JPH0228956A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
- Publication number
- JPH0228956A JPH0228956A JP17974488A JP17974488A JPH0228956A JP H0228956 A JPH0228956 A JP H0228956A JP 17974488 A JP17974488 A JP 17974488A JP 17974488 A JP17974488 A JP 17974488A JP H0228956 A JPH0228956 A JP H0228956A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- contact
- film
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 229910008479 TiSi2 Inorganic materials 0.000 abstract description 13
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 abstract description 13
- 230000010354 integration Effects 0.000 abstract description 5
- 239000004020 conductor Substances 0.000 abstract 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 32
- 238000009792 diffusion process Methods 0.000 description 14
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 239000007789 gas Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 235000002492 Rungia klossii Nutrition 0.000 description 1
- 244000117054 Rungia klossii Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、高集積の
半導体集積回路装置に適用して好適なものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a semiconductor integrated circuit device, and is particularly suitable for application to a highly integrated semiconductor integrated circuit device.
本発明は、絶縁膜に設けられたコンタクトホールを通し
て配線が導電層にコンタクトする半導体集積回路装置に
おいて、上記導電層に上記コンタクトホールに対して自
己整合的に凹部を設け、この凹部の底面及び側面で上記
配線を上記導電層にコンタクトさせることによって、導
電層に対する配線のコンタクト抵抗の低減を図ることが
できるようにしたものである。The present invention provides a semiconductor integrated circuit device in which wiring contacts a conductive layer through a contact hole provided in an insulating film, in which a recess is provided in the conductive layer in a self-aligned manner with respect to the contact hole, and the bottom and side surfaces of the recess are provided. By bringing the wiring into contact with the conductive layer, it is possible to reduce the contact resistance of the wiring to the conductive layer.
半導体集積回路装置においては、アルミニウム（ＡＩ）
等の配線と下地の拡散層とを導通させる場合、眉間絶縁
膜に形成したコンタクトホールを通して拡散層に配線を
コンタクトさせる。この場合、配線はこのコンタクトホ
ールの底面でのみ拡散層とコンタクトしている。In semiconductor integrated circuit devices, aluminum (AI)
When electrically conducting between a wiring such as the above and an underlying diffusion layer, the wiring is brought into contact with the diffusion layer through a contact hole formed in the glabella insulating film. In this case, the wiring contacts the diffusion layer only at the bottom of this contact hole.
ところで、近年、半導体集積回路装置の高集積化に伴い
コンタクトホールが微細化するにつれて、下地拡散層に
対する配線のコンタクト面積は極めて小さくなってきて
いる。Incidentally, in recent years, as contact holes have become finer with the increase in the degree of integration of semiconductor integrated circuit devices, the contact area of wiring with respect to the base diffusion layer has become extremely small.
上述のように下地拡散層に対する配線のコンタクト面積
が極めて小さくなってきていることから、配線のコンタ
クト抵抗は増大する傾向にある。このコンタクト抵抗の
増大は、トランジスタの動作速度の低下を招くため、こ
のコンタクト抵抗の低減は半導体集積回路装置を高集積
化する上で不可欠である。As described above, since the contact area of the wiring to the underlying diffusion layer has become extremely small, the contact resistance of the wiring tends to increase. Since this increase in contact resistance causes a decrease in the operating speed of the transistor, reduction in this contact resistance is essential for increasing the degree of integration of semiconductor integrated circuit devices.
従って本発明の目的は、配線がコンタクトホールを通し
て導電層にコンタクトする場合において、導電層に対す
る配線のコンタクト抵抗の低減を図ることができる半導
体集積回路装置を提供することにある。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor integrated circuit device that can reduce the contact resistance of a wiring to a conductive layer when the wiring contacts the conductive layer through a contact hole.
上記課題を解決するため、本発明は、絶縁膜（６）に設
けられたコンタクトホール（Ｃ）を通して配線（７）が
導電層（５）にコンタクトする半導体集積回路装置にお
いて、導電層（５）にコンタクトホール（Ｃ）に対して
自己整合的に凹部（５ａ）を設け、この凹部（５ａ）の
底面及び側面で配線（７）を導電層（５）にコンタクト
させている。In order to solve the above problems, the present invention provides a semiconductor integrated circuit device in which a wiring (7) contacts a conductive layer (5) through a contact hole (C) provided in an insulating film (6). A recess (5a) is provided in a self-aligned manner with respect to the contact hole (C), and the wiring (7) is brought into contact with the conductive layer (5) at the bottom and side surfaces of the recess (5a).
上記した手段によれば、凹部（５ａ）の側面の面積骨だ
け導電層（５）に対する配線（７）のコンタクト面積が
従来に比べて増大するので、その分だけ導電層（５）に
対する配線（７）のコンタクト抵抗の低減を図ることが
できる。According to the above-mentioned means, the contact area of the wiring (7) with respect to the conductive layer (5) increases by the area of the side surface of the recess (5a) compared to the conventional method. 7) The contact resistance can be reduced.
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、配線がバリアメタル膜を介して
拡散層にコンタクトする半導体集積回路装置に本発明を
適用した実施例である。An embodiment of the present invention will be described below with reference to the drawings. This embodiment is an embodiment in which the present invention is applied to a semiconductor integrated circuit device in which wiring contacts a diffusion layer through a barrier metal film.
第１図Ａ〜第１図Ｈは本発明の一実施例による半導体集
積回路装置の製造方法を工程順に示す。1A to 1H show a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention in order of steps.
本実施例においては、第１図Ａに示すように、まず例え
ばＰ型シリコン（Ｓｉ ）基板のような半導体基板１の
表面に例えば５ｉＯｚ膜のようなフィールド絶縁膜２を
選択的に形成して素子間分離を行った後、このフィール
ド絶縁膜２で囲まれた活性領域に例えばヒ素（Ａｓ）や
リン（Ｐ）のようなｎ型不純物をイオン注入することに
より例えばｎ゛型の拡散層３を形成する。この拡散層３
は例えばＭＯ３ＬＳＩにおいてはソース領域またはドレ
イン領域である。In this embodiment, as shown in FIG. 1A, first, a field insulating film 2 such as a 5iOz film is selectively formed on the surface of a semiconductor substrate 1 such as a P-type silicon (Si 2 ) substrate. After performing device isolation, an n-type impurity such as arsenic (As) or phosphorus (P) is ion-implanted into the active region surrounded by the field insulating film 2 to form an n-type diffusion layer 3. form. This diffusion layer 3
is, for example, a source region or a drain region in MO3LSI.
次に第１図Ｂに示すように、例えば蒸着により全面にチ
タン（Ｔｉ ）膜４を形成する。このＴｉ膜４の膜厚は
例えば８００人程度である。Next, as shown in FIG. 1B, a titanium (Ti) film 4 is formed over the entire surface by, for example, vapor deposition. The thickness of this Ti film 4 is, for example, about 800.
次に、例えば８００°Ｃ程度の゛温度でアニールを行う
ことによりＴｉ膜４と拡散層３とを反応させる。Next, the Ti film 4 and the diffusion layer 3 are reacted by annealing at a temperature of about 800° C., for example.
これによって、第１図Ｃに示すように、この拡散層３の
表面にバリアメタル膜としてのＴｉＳｉ２膜５が形成さ
れる。このＴｉ５ｉｚ膜５の膜厚は例えば２０００人程
度である。このＴｉ５ｉｚ膜５を介して後述の配線７が
拡散層３にコンタクトするので、このＴｉ５ｉｚ膜５に
よって、配線７と拡散層３とが反応して導通不良が生じ
るのが防止される。なお、上述のアニールは例えば赤外
線（ＩＲ）アニールにより行うことも可能である。As a result, a TiSi2 film 5 as a barrier metal film is formed on the surface of this diffusion layer 3, as shown in FIG. 1C. The thickness of this Ti5iz film 5 is, for example, about 2000. Since the later-described wiring 7 comes into contact with the diffusion layer 3 via this Ti5iz film 5, this Ti5iz film 5 prevents the wiring 7 and the diffusion layer 3 from reacting and causing a conduction failure. Note that the above-mentioned annealing can also be performed by, for example, infrared (IR) annealing.
次に、未反応のＴｉＨ１４をエツチング除去して第１図
りに示すようにＴｉ５ｉｚ膜５のみを残す。Next, unreacted TiH 14 is removed by etching, leaving only the Ti5iz film 5 as shown in the first diagram.
次に第１図Ｅに示すように、例えばＣＶＤにより全面に
例えばリンシリケートガラス（ＰＳＧ）膜のような層間
絶縁膜６を形成する。この眉間絶縁膜６の膜厚は例えば
０．５μｍ程度である。Next, as shown in FIG. 1E, an interlayer insulating film 6 such as a phosphosilicate glass (PSG) film is formed over the entire surface by, for example, CVD. The thickness of this glabellar insulating film 6 is, for example, about 0.5 μm.
次に、例えばエツチングガスとしてＣＨＦ、系のガスを
用いた反応性イオンエツチング（ＲＩＥ）により上記層
間絶縁膜６の所定部分をエツチング除去して、第１図Ｆ
に示すようにコンタクトホールＣを形成する。このコン
タクトホールＣは例えば円柱状の形状を有する。本実施
例においては、上述のエツチングの際にオーバーエツチ
ングを施すことによって、コンタクトホールＣに露出し
たＴｉＳｉ２膜５をその厚さ方向の途中までエツチング
する。これによって、第１図Ｇに示すように、このＴｉ
Ｓｉ２膜５にコンタクトホールＣに対して自己整合的に
凹部５ａが形成される。この凹部５ａの深さは後述の配
線７のコンタクト抵抗を低減するだめには深い方が良い
。しかし、この凹部５ａをあまり深くするとこの凹部５
ａにおけるＴｉ５ｉｚ膜５が薄くなり過ぎてバリアメタ
ルとしての機能を果たすことができなくなるおそれがあ
る。このため、実用上は、この凹部５ａの深さはこの凹
部５ａにおけるＴｉ５ｉｚ膜５の膜厚が例えば５００人
程皮取上になるように選ばれる。なお、眉間絶縁膜６の
エツチングに用いるガスではＴｉ５ｉｚ膜５をエツチン
グすることが困難である場合には、ＴｉＳｉ２膜５をエ
ツチングする時点でエツチングガスを切り替える必要が
ある。Next, a predetermined portion of the interlayer insulating film 6 is etched away by reactive ion etching (RIE) using, for example, CHF or other gases as an etching gas.
A contact hole C is formed as shown in FIG. This contact hole C has a cylindrical shape, for example. In this embodiment, the TiSi2 film 5 exposed in the contact hole C is etched halfway in its thickness direction by over-etching during the above-described etching. As a result, as shown in FIG. 1G, this Ti
A recess 5a is formed in the Si2 film 5 in a self-aligned manner with respect to the contact hole C. The depth of this recess 5a is preferably deep in order to reduce the contact resistance of wiring 7, which will be described later. However, if this recess 5a is made too deep, this recess 5
There is a possibility that the Ti5iz film 5 in a becomes too thin and cannot function as a barrier metal. For this reason, in practice, the depth of the recess 5a is selected so that the thickness of the Ti5iz film 5 in the recess 5a is, for example, about 500 layers thicker. Note that if it is difficult to etch the Ti5iz film 5 with the gas used for etching the glabellar insulating film 6, it is necessary to change the etching gas when etching the TiSi2 film 5.
次に、例えば平坦な膜形成が可能なバイアススパッター
により全面に例えばＡＩ膜を形成した後、このＡＩ膜を
エツチングにより所定形状にパターンニングして第１図
Ｈに示すように配線７を形成し、これによって目的とす
る半導体集積回路装置を完成させる。Next, for example, an AI film is formed on the entire surface by bias sputtering, which can form a flat film, and then this AI film is patterned into a predetermined shape by etching to form wiring 7 as shown in FIG. 1H. , thereby completing the desired semiconductor integrated circuit device.
以上のように、この実施例によれば、Ｔｉ５ｉｚ膜５に
コンタクトホールＣに対して自己整合的に凹部５ａを設
け、この凹部５ａの底面及び側面で配線７をＴｉ５ｉｚ
膜５にコンタクトさせているので、このＴｉＳｉ２膜５
に対する配線７のコンタクト面積はこの凹部５ａの側面
の面積分だけ従来に比べて増大する。このため、この分
だけＴｉＳｉ、膜５に対する配線７のコンタクト抵抗の
低減を図ることができる。これによって、半導体集積回
路装置の高集積化に伴いコンタクトホールＣが微細化し
ても、配線７のコンタクト抵抗の増大を抑えることがで
きるので、トランジスタの動作速度の低下を防止するこ
とができ、従って半導体集積回路装置の高集積化及び高
性能化を図ることができる。As described above, according to this embodiment, the recess 5a is provided in the Ti5iz film 5 in a self-aligned manner with respect to the contact hole C, and the wiring 7 is connected to the Ti5iz film 5 on the bottom and side surfaces of the recess 5a.
Since it is in contact with the film 5, this TiSi2 film 5
The contact area of the wiring 7 with respect to the recess 5a is increased compared to the conventional case by the area of the side surface of the recess 5a. Therefore, the contact resistance of the wiring 7 to the TiSi film 5 can be reduced by this amount. As a result, even if the contact hole C becomes finer due to higher integration of semiconductor integrated circuit devices, it is possible to suppress an increase in the contact resistance of the wiring 7, and therefore it is possible to prevent a decrease in the operating speed of the transistor. High integration and performance of a semiconductor integrated circuit device can be achieved.
さらに、配線７形成用のＡＩ膜を上述のようにバイアス
スパッターにより形成した場合には、第２図に示すよう
にコンタクトホールＣ内に空洞（巣）８が形成されるこ
とがあるが、本実施例によれば配線７は凹部５ａの側面
でＴｉ５ｉｚ膜５とコンタクトすることができるので、
従来はコンタクト不良となるこのような場合でも不良と
ならない。Furthermore, when the AI film for forming the wiring 7 is formed by bias sputtering as described above, a cavity (cavity) 8 may be formed in the contact hole C as shown in FIG. According to the embodiment, since the wiring 7 can contact the Ti5iz film 5 on the side surface of the recess 5a,
Conventionally, this type of case, which would result in a contact failure, does not result in a failure.
第３図は、配線７がコンタクトホールＣの底面でのみＴ
ｉＳｉ２膜５とコンタクトする従来の場合と配線７が凹
部５ａの底面及び側面でＴｉＳｉ２膜５とコンタクトす
る本実施例の場合とについてのコンタクトホール径とコ
ンタクト面積との関係を示す。In FIG. 3, the wiring 7 is connected only to the bottom of the contact hole C.
The relationship between the contact hole diameter and the contact area is shown for the conventional case where the wiring 7 contacts the TiSi2 film 5 at the bottom and side surfaces of the recess 5a and the case of this embodiment where the wiring 7 contacts the TiSi2 film 5 at the bottom and side surfaces of the recess 5a.
ここで、凹部５ａの深さは１０００人である。第３図か
ら明らかなように、従来の場合に比べて本実施例の場合
には凹部５ａの側面の面積分だけコンタクト面積が大き
く、コンタクトホール径が微細化するほど相対コンタク
ト面積は増加することがわかる。Here, the depth of the recess 5a is 1000 people. As is clear from FIG. 3, the contact area in this embodiment is larger by the area of the side surface of the recess 5a than in the conventional case, and as the contact hole diameter becomes smaller, the relative contact area increases. I understand.
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above-described embodiments, and various modifications can be made based on the technical idea of the present invention.
例えば、ＴｉＳｉ２膜５の代わりに、他の種類の金属シ
リサイド膜（Ｗ Ｓ ｉ ｚ膜、Ｐｔ５ｉｚ膜等）、金
属膜、ＴｉＮ膜等を用いることが可能である。For example, instead of the TiSi2 film 5, other types of metal silicide films (WSiz film, Pt5iz film, etc.), metal films, TiN films, etc. can be used.
また、上述の実施例においては、バリアメタル膜として
のＴｉＳｉ２膜５を介して拡散層３に配線７をコンタク
トさせる場合に本発明を通用した場合について説明した
が、本発明は例えば次のような場合にも適用することが
可能である。すなわち、例えば第４図に示すように、−
層目の眉間絶縁膜９の上に形成された一層目の配線１０
と、二層目の眉間絶縁膜１１の上に形成された二層目の
配線１２とを接続する場合において、配線１０にコンタ
クトホールＣに対して自己整合的に凹部１０ａを形成す
れば、この配線１０に対する配線１２のコンタクト面積
は大きくなるので、配線１０に対する配線１２のコンタ
クト抵抗の低減を図ることができる。Furthermore, in the above-mentioned embodiment, a case was explained in which the present invention is applied when the wiring 7 is brought into contact with the diffusion layer 3 via the TiSi2 film 5 as a barrier metal film, but the present invention can be applied to the following example. It can also be applied to cases where That is, for example, as shown in FIG.
First layer wiring 10 formed on the glabellar insulating film 9 of the first layer
When connecting the second-layer wiring 12 formed on the second-layer glabellar insulating film 11, if the recess 10a is formed in the wiring 10 in a self-aligned manner with respect to the contact hole C, this can be achieved. Since the contact area of the wiring 12 to the wiring 10 is increased, the contact resistance of the wiring 12 to the wiring 10 can be reduced.
また、第５図はＭＯ３ＬＳＩへの本発明の適用例を示す
。第５図に示すように、このＭＯ３ＬＳＩにおいては、
例えばＳｉＯ□膜のようなゲート絶縁膜１３の上に例え
ば不純物をドープした多結晶Ｓｉ膜のようなゲート電極
１４が形成されている。Further, FIG. 5 shows an example of application of the present invention to MO3LSI. As shown in Fig. 5, in this MO3LSI,
A gate electrode 14 such as a polycrystalline Si film doped with impurities is formed on a gate insulating film 13 such as a SiO□ film.
符号１５は例えばＳｉＯ□のような絶縁物から成る側壁
（サイドウオール）を示す。一方、フィールド絶縁膜２
で囲まれた活性類域中には、ゲート電極１４に関して自
己整合的に例えばｎ１型のソース領域１６及びドレイン
領域１７が形成されている、そして、これらのゲート電
極１４、ソース領域１６及びドレイン領域１７によりｎ
チャネルＭＯ３ＦＥＴが構成されている。これらのソー
ス領域１６及びドレイン領域１７は上記側壁１５の下方
に低不純物濃度部１６ａ、１７ａを有している。Reference numeral 15 indicates a side wall made of an insulating material such as SiO□. On the other hand, field insulating film 2
For example, an n1 type source region 16 and drain region 17 are formed in the active region surrounded by the gate electrode 14 in a self-aligned manner with respect to the gate electrode 14. 17 by n
A channel MO3FET is configured. These source region 16 and drain region 17 have low impurity concentration portions 16a and 17a below the sidewall 15.
従って、このｎチャネルＭＯ３ＦＥＴは、低不純物濃度
部１７ａによりドレイン領域近傍の電界を緩和した、い
わゆるＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造を有している。符号１８〜２０は例えば
ＴｉＳｉ２膜のようなバリアメタル膜を示す。また、符
号２１は例えばＳｉ０ｇ膜のような眉間絶縁膜を示す、
この眉間絶縁膜２１にはコンタクトホールＣ１〜Ｃ１が
形成されている。上記バリアメタル膜１８〜２０には、
これらのコンタクトホールＣ４〜Ｃ１のそれぞれに対し
て自己整合的にそれぞれ凹部１８ａ〜２０ａが形成され
ている。符号２２〜２４は配線を示す。そして、これら
の配線２２〜２４のそれぞれはこれらの凹部１８ａ〜２
０ａの底面及び側面でバリアメタル膜１８〜２０のそれ
ぞれにコンタクトしている。この場合においても、凹部
１８ａ〜２０ａの側面の面積分だけコンタクト面積が増
大するので、配線２２〜２４のコンタクト抵抗の低減を
図ることができる。Therefore, this n-channel MO3FET has a so-called LDD (Lightly Doped D
rain) structure. Reference numerals 18 to 20 indicate barrier metal films such as TiSi2 films, for example. Further, the reference numeral 21 indicates an insulating film between the eyebrows, such as a Si0g film, for example.
Contact holes C1 to C1 are formed in this glabellar insulating film 21. The barrier metal films 18 to 20 include
Recesses 18a to 20a are formed in self-alignment to each of these contact holes C4 to C1, respectively. Reference numerals 22 to 24 indicate wiring. Each of these wirings 22 to 24 is inserted into each of these recesses 18a to 2.
The bottom and side surfaces of 0a are in contact with each of the barrier metal films 18-20. Also in this case, the contact area increases by the area of the side surfaces of the recesses 18a to 20a, so it is possible to reduce the contact resistance of the wirings 22 to 24.
さらに、本発明は、ＭＯ３ＬＳＩ以外の半導体集積回路
装置、例えばバイポーラＬＳＩやバイポーラ−ＣＭＯ３
ＬＳＩにも適用することが可能である。Furthermore, the present invention applies to semiconductor integrated circuit devices other than MO3LSI, such as bipolar LSI and bipolar-CMO3
It is also possible to apply to LSI.
以上述べたように、本発明によれば、導電層にコンタク
トホールに対して自己整合的に凹部を設け、この凹部の
底面及び側面で配線を導電層にコンタクトさせているの
で、この凹部の側面の面積分だけ導電層に対する配線の
コンタクト面積が増大し、これによって導電層に対する
配線のコンタクト抵抗の低減を図ることができる。As described above, according to the present invention, the recess is provided in the conductive layer in a self-aligned manner with respect to the contact hole, and the wiring is brought into contact with the conductive layer at the bottom and side surfaces of the recess. The contact area of the wiring with respect to the conductive layer increases by the area of , thereby reducing the contact resistance of the wiring with the conductive layer.
第１図Ａ〜第１図Ｈは本発明の一実施例による半導体集
積回路装置の製造方法を工程順に示す断面図、第２図は
コンタクトホール内に空洞が形成される場合を示す断面
図、第３図はコンタクトホール径と配線のコンタクト面
積との関係を示すグラフ、第４図及び第５図は本発明の
変形例を示す断面図である。
図面における主要な符号の説明
ｌ：半導体基板、 ２：フィールド絶縁膜、３：拡散層
、 ５：Ｔｉ５ｉｔ膜、 ５ａ：凹部、６：眉間絶縁膜
、 ７：配線、 Ｃ：コンタクトホール。
代理人 弁理士 杉 浦 正 知
コツ２７トエールイ杢←μｍ）
コン２フ）↑−九雁Ｊコンタクト面ｌＩｔの関イ免第３
図
ｔＬ 形例
第４図1A to 1H are cross-sectional views showing a method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention in order of steps; FIG. 2 is a cross-sectional view showing a case where a cavity is formed in a contact hole; FIG. 3 is a graph showing the relationship between the contact hole diameter and the contact area of the wiring, and FIGS. 4 and 5 are cross-sectional views showing modifications of the present invention. Explanation of main symbols in the drawings 1: Semiconductor substrate, 2: Field insulating film, 3: Diffusion layer, 5: Ti5it film, 5a: Recess, 6: Glabella insulating film, 7: Wiring, C: Contact hole. Agent Patent Attorney Tadashi Sugiura Chikotsu 27 Toerui Moku ← μm) Con 2 F) ↑- Kugan J Contact Surface lIt Sekiimen No. 3
Figure tL Shape example Figure 4
Claims (1)
電層にコンタクトする半導体集積回路装置において、 上記導電層に上記コンタクトホールに対して自己整合的
に凹部を設け、この凹部の底面及び側面で上記配線を上
記導電層にコンタクトさせたことを特徴とする半導体集
積回路装置。[Claims] In a semiconductor integrated circuit device in which wiring contacts a conductive layer through a contact hole provided in an insulating film, a recess is provided in the conductive layer in a self-aligned manner with respect to the contact hole, and a bottom surface of the recess is provided. and a semiconductor integrated circuit device, characterized in that the wiring is in contact with the conductive layer on a side surface.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17974488A JPH0228956A (en) | 1988-07-19 | 1988-07-19 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17974488A JPH0228956A (en) | 1988-07-19 | 1988-07-19 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0228956A true JPH0228956A (en) | 1990-01-31 |
Family
ID=16071106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17974488A Pending JPH0228956A (en) | 1988-07-19 | 1988-07-19 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0228956A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05175504A (en) * | 1991-12-20 | 1993-07-13 | Mitsubishi Electric Corp | Field effect semiconductor device |
| JPH07183378A (en) * | 1993-12-24 | 1995-07-21 | Nec Corp | Multilayer wiring structure and fabrication thereof |
| JP2007214286A (en) * | 2006-02-08 | 2007-08-23 | Matsushita Electric Ind Co Ltd | Semiconductor device and its fabrication process |
| JP2009278053A (en) * | 2008-05-19 | 2009-11-26 | Renesas Technology Corp | Semiconductor device and manufacturing method thereof |
-
1988
- 1988-07-19 JP JP17974488A patent/JPH0228956A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05175504A (en) * | 1991-12-20 | 1993-07-13 | Mitsubishi Electric Corp | Field effect semiconductor device |
| JPH07183378A (en) * | 1993-12-24 | 1995-07-21 | Nec Corp | Multilayer wiring structure and fabrication thereof |
| JP2007214286A (en) * | 2006-02-08 | 2007-08-23 | Matsushita Electric Ind Co Ltd | Semiconductor device and its fabrication process |
| JP2009278053A (en) * | 2008-05-19 | 2009-11-26 | Renesas Technology Corp | Semiconductor device and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4392150A (en) | MOS Integrated circuit having refractory metal or metal silicide interconnect layer | |
| US5767004A (en) | Method for forming a low impurity diffusion polysilicon layer | |
| US5175118A (en) | Multiple layer electrode structure for semiconductor device and method of manufacturing thereof | |
| US4826781A (en) | Semiconductor device and method of preparation | |
| US5838051A (en) | Tungsten policide contacts for semiconductor devices | |
| US6329277B1 (en) | Method of forming cobalt silicide | |
| US5580806A (en) | Method of fabricating a buried contact structure for SRAM | |
| US6329251B1 (en) | Microelectronic fabrication method employing self-aligned selectively deposited silicon layer | |
| US5600170A (en) | Interconnection structure of semiconductor device | |
| US6630718B1 (en) | Transistor gate and local interconnect | |
| JP2000183337A (en) | Semiconductor device and its manufacture | |
| JPH07193024A (en) | Semiconductor device and its manufacture | |
| JP3173094B2 (en) | Method for manufacturing MOS transistor | |
| JPH06163578A (en) | Method for forming contact hole | |
| JPH0228956A (en) | Semiconductor integrated circuit device | |
| US6351038B1 (en) | Integrated circuitry | |
| US6225222B1 (en) | Diffusion barrier enhancement for sub-micron aluminum-silicon contacts | |
| JP2000228523A (en) | Field-effect transistor and manufacture thereof | |
| JPH06204173A (en) | Manufacture of semiconductor device | |
| JP3110054B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6521517B1 (en) | Method of fabricating a gate electrode using a second conductive layer as a mask in the formation of an insulating layer by oxidation of a first conductive layer | |
| KR940004419B1 (en) | Mos type semiconductor device and making method thereof | |
| JP2623711B2 (en) | Semiconductor device | |
| US5888895A (en) | Method for making titanium poly-silicide CMOS circuit contacts | |
| JPH08264482A (en) | Method of forming semiconductor device |