JPH05206260A - 改良された周波数応答を持つ半導体デバイスおよびその製作方法 - Google Patents
改良された周波数応答を持つ半導体デバイスおよびその製作方法Info
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- JPH05206260A JPH05206260A JP4270839A JP27083992A JPH05206260A JP H05206260 A JPH05206260 A JP H05206260A JP 4270839 A JP4270839 A JP 4270839A JP 27083992 A JP27083992 A JP 27083992A JP H05206260 A JPH05206260 A JP H05206260A
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】
【目的】 シリコンを半導体材料として採用としている
半導体デバイスの周波数応答を改良するための技術を提
供する。 【構成】 半導体デバイスに固有の寄生成分は高い周波
数におけるそうしたデバイスの性能を悪化させる。標準
として、寄生コンデンサは導電性相互接続（３１Ａ，３
１Ｂ）と基板（１０）又は底部接点（１８）との間に挟
まれた誘電体材料を含んでいる。また、過去において、
この誘電体材料の厚さは本発明の第３の誘電体材料（１
７）の厚さとほぼ同じであった。しかしながら、本発明
における誘電体材料の有効厚さは、第１および第２の誘
電体材料（１５，１６）並びに第３の誘電体材料（１
７）を含むことにより増大される。寄生コンデンサの誘
電体の厚さを増大させることで、寄生静電容量の値を下
げ、それにより、半導体デバイスのカットオフ周波数を
増大させている。
半導体デバイスの周波数応答を改良するための技術を提
供する。 【構成】 半導体デバイスに固有の寄生成分は高い周波
数におけるそうしたデバイスの性能を悪化させる。標準
として、寄生コンデンサは導電性相互接続（３１Ａ，３
１Ｂ）と基板（１０）又は底部接点（１８）との間に挟
まれた誘電体材料を含んでいる。また、過去において、
この誘電体材料の厚さは本発明の第３の誘電体材料（１
７）の厚さとほぼ同じであった。しかしながら、本発明
における誘電体材料の有効厚さは、第１および第２の誘
電体材料（１５，１６）並びに第３の誘電体材料（１
７）を含むことにより増大される。寄生コンデンサの誘
電体の厚さを増大させることで、寄生静電容量の値を下
げ、それにより、半導体デバイスのカットオフ周波数を
増大させている。
Description
【０００１】
【産業上の利用分野】この発明は一般に高周波半導体デ
バイスにかかわり、さらに特定するに、改良された周波
数応答を持つ半導体デバイスを作る方法にかかわる。
バイスにかかわり、さらに特定するに、改良された周波
数応答を持つ半導体デバイスを作る方法にかかわる。
【０００２】
【従来の技術】通信時代の出現と共に、個人部門での消
費者により利用される電子通信用機器の数は数限りなく
増大している。例えば、自動車電話のマーケットは、今
日における多くの電子産業により達成される販売及び収
益の大きな部分を占めている。残念なことに、通信機器
の増加は通信用信号を運ぶ利用可能な無線周波数の数の
減少を意味している。このため、電子通信機器の製造業
者はこのジレンマを解決する方法を追及している。
費者により利用される電子通信用機器の数は数限りなく
増大している。例えば、自動車電話のマーケットは、今
日における多くの電子産業により達成される販売及び収
益の大きな部分を占めている。残念なことに、通信機器
の増加は通信用信号を運ぶ利用可能な無線周波数の数の
減少を意味している。このため、電子通信機器の製造業
者はこのジレンマを解決する方法を追及している。
【０００３】幾つかの通信機器製造業者が取った方式は
製品をより高い周波数で動作するように設計することで
ある。かくして、通信機器で使用される半導体部品の製
造業者はそれにならって、そうした高い周波数に適応す
るように半導体デバイスを設計しなければならない。現
行の技術レベルにおいて、集積回路の製造業者は高い周
波数において動作できる半導体材料として、ヒ化ガリウ
ム（ｇａｌｌｉｕｍａｒｓｅｎｉｄｅ）及びシリコンの
２つが利用できる。ヒ化ガリウムは高周波を容易に取り
扱えるけれども、その価格は大抵の応用にとって受け入
れ難いものである。他方、シリコンは比較的康価である
が、高い周波数の下で動作させたときでのシリコン半導
体デバイスの表面に幾つかの寄生成分を生じ、そのうち
で最も油断にならないのはそこに生じる寄生静電容量の
多さである。従って、シリコンの持つ低価格という利点
を利用するには、シリコンで作られる半導体デバイスの
高周波特性を増大させる方法を持つことが有益であろ
う。
製品をより高い周波数で動作するように設計することで
ある。かくして、通信機器で使用される半導体部品の製
造業者はそれにならって、そうした高い周波数に適応す
るように半導体デバイスを設計しなければならない。現
行の技術レベルにおいて、集積回路の製造業者は高い周
波数において動作できる半導体材料として、ヒ化ガリウ
ム（ｇａｌｌｉｕｍａｒｓｅｎｉｄｅ）及びシリコンの
２つが利用できる。ヒ化ガリウムは高周波を容易に取り
扱えるけれども、その価格は大抵の応用にとって受け入
れ難いものである。他方、シリコンは比較的康価である
が、高い周波数の下で動作させたときでのシリコン半導
体デバイスの表面に幾つかの寄生成分を生じ、そのうち
で最も油断にならないのはそこに生じる寄生静電容量の
多さである。従って、シリコンの持つ低価格という利点
を利用するには、シリコンで作られる半導体デバイスの
高周波特性を増大させる方法を持つことが有益であろ
う。
【０００４】
【課題を解決するための手段および作用】端的にいっ
て、本発明は改良された周波数応答を持つ半導体デバイ
スを作る方法を提供する。この方法には、少なくとも１
つの頂面導電性相互接続とシリコン基板との間での誘電
体材料の厚さを増大させることが含まれる。厚い誘電体
材料には、第１の誘電体材料により裏打ちされて（ｌｉ
ｎｅｄ）、第２の誘電体材料で満たされたトラフが含ま
れる。さらに、導電性の相互接続は、第１の誘電体材料
と同じでも良い第３の誘電体材料によって誘電体で満た
されたトラフから分離されている。
て、本発明は改良された周波数応答を持つ半導体デバイ
スを作る方法を提供する。この方法には、少なくとも１
つの頂面導電性相互接続とシリコン基板との間での誘電
体材料の厚さを増大させることが含まれる。厚い誘電体
材料には、第１の誘電体材料により裏打ちされて（ｌｉ
ｎｅｄ）、第２の誘電体材料で満たされたトラフが含ま
れる。さらに、導電性の相互接続は、第１の誘電体材料
と同じでも良い第３の誘電体材料によって誘電体で満た
されたトラフから分離されている。
【０００５】
【実施例】半導体デバイスの高周波特性は、高い周波数
において動作されたときに生じる静電容量を含む多くの
寄生素子によって制限される。半導体デバイスの製造業
者はそうした寄生素子を減少又は除去するように努力
し、それにより、それらデバイスの周波数特性を改善し
ている。
において動作されたときに生じる静電容量を含む多くの
寄生素子によって制限される。半導体デバイスの製造業
者はそうした寄生素子を減少又は除去するように努力
し、それにより、それらデバイスの周波数特性を改善し
ている。
【０００６】図１〜図５は本発明の特徴を例示するため
に示されており、従って、それらの図は一定の割合で描
かれていない。図１〜図３は、本発明による製作シーケ
ンス中での半導体デバイスの一部分の拡大断面を例示し
ている。図１の実施例において、半導体基板１０は、Ｐ
＋＋伝導型の単結晶シリコンで、〈１００〉の結晶方向
を有している。また、この実施例において、Ｐ−−伝導
型のエピタキシャル層１１は基板１０上で成長される。
層１１は約１５マイクロメートルの厚さを持つことが好
ましい。第２の実施例での基板１０はＮ＋＋伝導型の単
結晶シリコンで、〈１００〉の結晶方向を有し、この場
合でのエピタキシャル層１１の伝導型はＮ−−である。
に示されており、従って、それらの図は一定の割合で描
かれていない。図１〜図３は、本発明による製作シーケ
ンス中での半導体デバイスの一部分の拡大断面を例示し
ている。図１の実施例において、半導体基板１０は、Ｐ
＋＋伝導型の単結晶シリコンで、〈１００〉の結晶方向
を有している。また、この実施例において、Ｐ−−伝導
型のエピタキシャル層１１は基板１０上で成長される。
層１１は約１５マイクロメートルの厚さを持つことが好
ましい。第２の実施例での基板１０はＮ＋＋伝導型の単
結晶シリコンで、〈１００〉の結晶方向を有し、この場
合でのエピタキシャル層１１の伝導型はＮ−−である。
【０００７】基板１０には、少なくとも１つのトラフ
（ｔｒｏｕｇｈ）１２が一般に受け入れられている製作
技術を使用して形成され、その少なくとも１つのトラフ
１２はエピタキシャル層１１の頂面（ｔｏｐ ｓｕｒｆ
ａｃｅ）から基板１０へと延在している。図１には、２
つのトラフ１２が例示されているけれども、トラフは１
つのみでも又は複数のいずれでも良い。さらに、トラフ
１２は、形状において円形であって、エピタキシャル層
１１の所定の部分を取り囲んで、ほり（ｍｏａｔ）とし
ての役割をしている。
（ｔｒｏｕｇｈ）１２が一般に受け入れられている製作
技術を使用して形成され、その少なくとも１つのトラフ
１２はエピタキシャル層１１の頂面（ｔｏｐ ｓｕｒｆ
ａｃｅ）から基板１０へと延在している。図１には、２
つのトラフ１２が例示されているけれども、トラフは１
つのみでも又は複数のいずれでも良い。さらに、トラフ
１２は、形状において円形であって、エピタキシャル層
１１の所定の部分を取り囲んで、ほり（ｍｏａｔ）とし
ての役割をしている。
【０００８】標準として、トラフ１２は約５マイクロメ
ートル、基板１０へと延在し、〈１００〉結晶面に沿っ
て優先的に腐食する（ｅｔｃｈｅｓ）エッチング液でも
って、エピタキシャル層１１の一部分と基板１０の一部
分とを腐食することにより形成され、それにより、エピ
タキシャル層１１の頂面に関して約５４度の角度が形成
される。この異方性腐食を達成するための適当な手段
は、水酸化カリウム（ｐｏｔａｓｓｉｕｍ ｈｙｄｒｏ
ｘｉｄｅ）、ノーマル・プロパノール（ｎｏｒｍａｌ
ｐｒｐａｎｏｌ）及び脱イオン水（ｄｅｉｏｎｉｚｅｄ
ｗａｔｅｒ）から成るウェットエッチング剤を採用す
ることである。ここから、トラフ１２に対する最大深さ
はＶ字状としたときに得られる。
ートル、基板１０へと延在し、〈１００〉結晶面に沿っ
て優先的に腐食する（ｅｔｃｈｅｓ）エッチング液でも
って、エピタキシャル層１１の一部分と基板１０の一部
分とを腐食することにより形成され、それにより、エピ
タキシャル層１１の頂面に関して約５４度の角度が形成
される。この異方性腐食を達成するための適当な手段
は、水酸化カリウム（ｐｏｔａｓｓｉｕｍ ｈｙｄｒｏ
ｘｉｄｅ）、ノーマル・プロパノール（ｎｏｒｍａｌ
ｐｒｐａｎｏｌ）及び脱イオン水（ｄｅｉｏｎｉｚｅｄ
ｗａｔｅｒ）から成るウェットエッチング剤を採用す
ることである。ここから、トラフ１２に対する最大深さ
はＶ字状としたときに得られる。
【０００９】さらに、腐食の角度は一定であるので、そ
の腐食の深さはエピタキシャル層１１の頂面におけるト
ラフの幅の関数となる。かくして、約２０マイクロメー
トルの深さを持つトラフ１２に対して、エピタキシャル
層１１の頂面におけるトラフ１２の幅は約４ミリメート
ルである。しかしながら、基板１０及びエピタキシャル
層１１の材質、伝導型及び寸法、並びにトラフ１２に対
する寸法は本発明を限定するものではない。
の腐食の深さはエピタキシャル層１１の頂面におけるト
ラフの幅の関数となる。かくして、約２０マイクロメー
トルの深さを持つトラフ１２に対して、エピタキシャル
層１１の頂面におけるトラフ１２の幅は約４ミリメート
ルである。しかしながら、基板１０及びエピタキシャル
層１１の材質、伝導型及び寸法、並びにトラフ１２に対
する寸法は本発明を限定するものではない。
【００１０】さて、図２を参照するに、第１の誘電体材
料１５がエピタキシャル層１１の頂面上に且つトラフ１
２に形成されている。第１の誘電体材料１５はエピタキ
シャル層１１の頂面及びトラフ１２をマスクする絶縁層
として作用する。好ましい実施例において、第１の誘電
体材料１５としては約１マイクロメートルの厚さの二酸
化ケイ素（ｓｉｌｉｃｏｎ ｄｉｏｘｉｄｅ）が使用さ
れた。さらに、第１の誘電体材料１５は、基板１０から
エピタキシャル層１１への不純物材料の拡散を回避する
ために十分に低い温度において成長され、これは一般に
オートドーピング（ａｕｔｏｄｏｐｉｎｇ）と称されて
いる現象である。オートドーピングはエピタキシャル層
１１の厚さを実効的に減少させる。
料１５がエピタキシャル層１１の頂面上に且つトラフ１
２に形成されている。第１の誘電体材料１５はエピタキ
シャル層１１の頂面及びトラフ１２をマスクする絶縁層
として作用する。好ましい実施例において、第１の誘電
体材料１５としては約１マイクロメートルの厚さの二酸
化ケイ素（ｓｉｌｉｃｏｎ ｄｉｏｘｉｄｅ）が使用さ
れた。さらに、第１の誘電体材料１５は、基板１０から
エピタキシャル層１１への不純物材料の拡散を回避する
ために十分に低い温度において成長され、これは一般に
オートドーピング（ａｕｔｏｄｏｐｉｎｇ）と称されて
いる現象である。オートドーピングはエピタキシャル層
１１の厚さを実効的に減少させる。
【００１１】第２の誘電体材料１６は、第１の誘電体材
料１５上に形成されて、トラフ１２を満たしそしてエピ
タキシャル層１１の頂面上に延びている。第２の誘電体
材料１６に対する好ましい材料としては、１００Ω−ｃ
ｍ以上の固有抵抗を持つ真性ポリシリコンが使用され
る。標準として、真性ポリシリコンはエピタキシャル状
に蒸着される。
料１５上に形成されて、トラフ１２を満たしそしてエピ
タキシャル層１１の頂面上に延びている。第２の誘電体
材料１６に対する好ましい材料としては、１００Ω−ｃ
ｍ以上の固有抵抗を持つ真性ポリシリコンが使用され
る。標準として、真性ポリシリコンはエピタキシャル状
に蒸着される。
【００１２】第２の誘電体材料１６としては多くの材料
のうちのいずれでも良いが、ポリシリコンを選ぶことに
は少なくとも３つの利点がある。第１の利点は、ポリシ
リコン結晶の無秩序な構造がノッチ・フィルタとして作
用する共振構造の形成を阻止することである。第２の利
点は、他の型式の誘電体材料をトラフ１２へと被着（ｄ
ｅｐｏｓｉｔ）したときに生じ得る尖った部分がポリシ
リコンでは生ぜす、それにより、第２の誘電体材料１６
における空所（ｖｏｉｄｓ）の形成が阻止できることで
ある。最後に、ポリシリコンは他の電気的コンポーネン
トをトラフ１２に製作することを可能にする。
のうちのいずれでも良いが、ポリシリコンを選ぶことに
は少なくとも３つの利点がある。第１の利点は、ポリシ
リコン結晶の無秩序な構造がノッチ・フィルタとして作
用する共振構造の形成を阻止することである。第２の利
点は、他の型式の誘電体材料をトラフ１２へと被着（ｄ
ｅｐｏｓｉｔ）したときに生じ得る尖った部分がポリシ
リコンでは生ぜす、それにより、第２の誘電体材料１６
における空所（ｖｏｉｄｓ）の形成が阻止できることで
ある。最後に、ポリシリコンは他の電気的コンポーネン
トをトラフ１２に製作することを可能にする。
【００１３】第３図に示されているように、第２の誘電
体材料１６の頂面は当業者にとって周知のプレーナ化技
術を採用することによりプレーナ化（平坦化）される。
さらに、このプレーナ化ステップにはエピタキシャル層
１１及び第１の誘電体材料１５の一部分を除去すること
を含んでいる。ここで、第２の誘電体材料１６の頂面
と、エピタキシャル層１１の頂面と、そして第１の誘電
体材料１５の露出された部分とは連続せる共面（ｃｏｐ
ｌａｎａｒ ｓｕｒｆａｃｅ）を形成する。プレーナ化
ステップはさらに、そこでの共面が磨かれる研磨ステッ
プを含んでいる。さらに別な実施例では、そのプレーナ
化ステップ中に約１マイクロメートルのエピタキシャル
層１１が除去される。
体材料１６の頂面は当業者にとって周知のプレーナ化技
術を採用することによりプレーナ化（平坦化）される。
さらに、このプレーナ化ステップにはエピタキシャル層
１１及び第１の誘電体材料１５の一部分を除去すること
を含んでいる。ここで、第２の誘電体材料１６の頂面
と、エピタキシャル層１１の頂面と、そして第１の誘電
体材料１５の露出された部分とは連続せる共面（ｃｏｐ
ｌａｎａｒ ｓｕｒｆａｃｅ）を形成する。プレーナ化
ステップはさらに、そこでの共面が磨かれる研磨ステッ
プを含んでいる。さらに別な実施例では、そのプレーナ
化ステップ中に約１マイクロメートルのエピタキシャル
層１１が除去される。
【００１４】第３の誘電体材料１７が連続せる共面上に
形成される。好ましい実施例では、厚さ１マイクロメー
タの二酸化ケイ素が第３の誘電体材料として使用されて
いる。第３の誘電体材料１７は、半導体デバイスがトラ
フ１２に隣接した能動領域に製作される引く続く処理ス
テップに対するフィールド酸化物として作用する。ま
た、第１及び第３の誘電体材料１５及び１７に対する材
料は同じでも、異なるものであっても良い。
形成される。好ましい実施例では、厚さ１マイクロメー
タの二酸化ケイ素が第３の誘電体材料として使用されて
いる。第３の誘電体材料１７は、半導体デバイスがトラ
フ１２に隣接した能動領域に製作される引く続く処理ス
テップに対するフィールド酸化物として作用する。ま
た、第１及び第３の誘電体材料１５及び１７に対する材
料は同じでも、異なるものであっても良い。
【００１５】図４には、本発明の電界効果トランジスタ
の実施例の拡大断面図が示されている。この実施例は基
板静電容量に対する寄生ドレインを減少させる。この実
施例において、通常、ＦＥＴとも呼ばれる電界効果トラ
ンジスタはトラフ１２間での能動領域に作られる。しか
しながら、ＦＥＴは単一のトラフ１２に隣接して作って
も良い。さらに、ＦＥＴは当業者にとって周知の一般に
受け入れられている製作技術を用いて製作される。
の実施例の拡大断面図が示されている。この実施例は基
板静電容量に対する寄生ドレインを減少させる。この実
施例において、通常、ＦＥＴとも呼ばれる電界効果トラ
ンジスタはトラフ１２間での能動領域に作られる。しか
しながら、ＦＥＴは単一のトラフ１２に隣接して作って
も良い。さらに、ＦＥＴは当業者にとって周知の一般に
受け入れられている製作技術を用いて製作される。
【００１６】ＦＥＴは、ドレイン領域２１と、ゲート領
域２２と、ソース領域２３と、底部接点１８と、第１の
導電性相互接続３１Ａと、第２の導電性相互接続３３
と、そして俗にプラグ２４と呼ばれているインプラント
領域２４とを備えている。ＦＥＴの好ましい実施例にお
いて、ドレイン領域２１及びソース領域２３の材料はＮ
＋伝導型のシリコンであり、ゲート領域２２はポリシリ
コン３４と、ゲート酸化物２０とを含んでいる。
域２２と、ソース領域２３と、底部接点１８と、第１の
導電性相互接続３１Ａと、第２の導電性相互接続３３
と、そして俗にプラグ２４と呼ばれているインプラント
領域２４とを備えている。ＦＥＴの好ましい実施例にお
いて、ドレイン領域２１及びソース領域２３の材料はＮ
＋伝導型のシリコンであり、ゲート領域２２はポリシリ
コン３４と、ゲート酸化物２０とを含んでいる。
【００１７】また、この実施例において、ソース領域２
３はプラグ２４と電気的に接触し、そこで、プラグ２４
は、Ｐ＋型伝導型のシリコンであって、基板材料１０内
へと延びている。プラグ２４は導電性材料３３によりソ
ース領域２３と短絡されており、かくして、プラグ２４
は基板１０とのソース領域２３の電気的結合を与えてい
る。さらに、基板１０における不純物材料の濃度は、基
板１０が電気的に導電性平面として挙動するようになっ
ている。ソース領域２３は底部接点１８と電気的に接触
している。
３はプラグ２４と電気的に接触し、そこで、プラグ２４
は、Ｐ＋型伝導型のシリコンであって、基板材料１０内
へと延びている。プラグ２４は導電性材料３３によりソ
ース領域２３と短絡されており、かくして、プラグ２４
は基板１０とのソース領域２３の電気的結合を与えてい
る。さらに、基板１０における不純物材料の濃度は、基
板１０が電気的に導電性平面として挙動するようになっ
ている。ソース領域２３は底部接点１８と電気的に接触
している。
【００１８】第１の導電性相互接続３１Ａの一部分が少
なくとも１つのトラフ１２上に形成されている実施例に
おいて、導電性相互接続３１Ａの一部分は頂面相互接続
として作用する。さらに、第１の導電性相互接続３１Ａ
はドレイン領域２１に結合されており、かくして、ドレ
イン領域２１と基板１０との間には、寄生の静電容量が
形成される。第１の導電性相互接続３１Ａと基板１０と
は寄生コンデンサのコンデンサ電極として作用し、そし
て第１、第２及び第３の誘電体材料１５，１６及び１７
はそれぞれ、誘電材料として作用する。
なくとも１つのトラフ１２上に形成されている実施例に
おいて、導電性相互接続３１Ａの一部分は頂面相互接続
として作用する。さらに、第１の導電性相互接続３１Ａ
はドレイン領域２１に結合されており、かくして、ドレ
イン領域２１と基板１０との間には、寄生の静電容量が
形成される。第１の導電性相互接続３１Ａと基板１０と
は寄生コンデンサのコンデンサ電極として作用し、そし
て第１、第２及び第３の誘電体材料１５，１６及び１７
はそれぞれ、誘電材料として作用する。
【００１９】標準として、従来のデバイスにおいて、ド
レイン領域２１と基板１０との間に形成される寄生容量
の誘電体材料の厚さは第３の誘電体材料１７の厚さにほ
ぼ等しい。かくして、本発明はドレイン相互接続３１Ａ
と基板１０との間に形成される寄生容量の誘電体厚さを
増大させる手段を与え、それにより、この寄生容量の値
を減少させ、そして本発明を導入している半導体デバイ
スの周波数特性を増大させる。
レイン領域２１と基板１０との間に形成される寄生容量
の誘電体材料の厚さは第３の誘電体材料１７の厚さにほ
ぼ等しい。かくして、本発明はドレイン相互接続３１Ａ
と基板１０との間に形成される寄生容量の誘電体厚さを
増大させる手段を与え、それにより、この寄生容量の値
を減少させ、そして本発明を導入している半導体デバイ
スの周波数特性を増大させる。
【００２０】図５は、本発明の実施例によるバイポーラ
接合トランジスタの拡大断面図を例示している。この実
施例は寄生コレクタ−ベース容量を減少させる。この実
施例でのバイポーラ接合トランジスタにおいて、一般に
バイポーラ・トランジスタと呼ばれているバイポーラ接
合トランジスタはトラフ１２間の能動領域に作られる。
前のＦＥＴの実施例のように、バイポーラ・トランジス
タは単一のトラフ１２に隣接した能動領域に作られても
良い。さらに、バイポーラ・トランジスタは当業者には
周知の一般に受け入れているい製作技術を用いて作られ
る。
接合トランジスタの拡大断面図を例示している。この実
施例は寄生コレクタ−ベース容量を減少させる。この実
施例でのバイポーラ接合トランジスタにおいて、一般に
バイポーラ・トランジスタと呼ばれているバイポーラ接
合トランジスタはトラフ１２間の能動領域に作られる。
前のＦＥＴの実施例のように、バイポーラ・トランジス
タは単一のトラフ１２に隣接した能動領域に作られても
良い。さらに、バイポーラ・トランジスタは当業者には
周知の一般に受け入れているい製作技術を用いて作られ
る。
【００２１】この実施例のバイポーラ・トランジスタに
おいて、半導体デバイスは、ベース領域２５と、エミッ
タ領域２７と、コレクタ領域２８と、そして底部接点１
８とを持つバイポーラ・トランジスタである。さらに、
コレクタ領域２８は底部接点１８に対して電気的に結合
されている。好ましいバイポーラ・トランジスタの実施
例において、基板１０はＮ＋＋伝導型の単結晶シリコン
であって、エピタキシャル層１１はＮ−−伝導型を有
し、ベース接点領域２６はＰ＋伝導型を有し、そしてエ
ミッタ領域２７はＮ−−伝導型を有している。
おいて、半導体デバイスは、ベース領域２５と、エミッ
タ領域２７と、コレクタ領域２８と、そして底部接点１
８とを持つバイポーラ・トランジスタである。さらに、
コレクタ領域２８は底部接点１８に対して電気的に結合
されている。好ましいバイポーラ・トランジスタの実施
例において、基板１０はＮ＋＋伝導型の単結晶シリコン
であって、エピタキシャル層１１はＮ−−伝導型を有
し、ベース接点領域２６はＰ＋伝導型を有し、そしてエ
ミッタ領域２７はＮ−−伝導型を有している。
【００２２】さらに、導電性相互接続３１Ｂの一部分は
トラフ１２の一部分上に形成されるが、導電性相互接続
３１Ｂの異なる部分はベース接点領域２６に結合されて
いる。かくして、寄生の静電容量は基板１０の一部分と
ベース相互接続３１Ｂとから形成される。導電性相互接
続３１Ｂ及び底部接点１８は寄生コンデンサのコンデン
サ電極として作用し、基板１０の一部分は強く（ｈｉｇ
ｈｌｙ）ドープされ、そして底部接点１８を含むコンデ
ンサ電極の一部分として作用する。第１、第２及び第３
の誘電体材料１５，１６及び１７はそれぞれ、その誘電
体材料として作用する。
トラフ１２の一部分上に形成されるが、導電性相互接続
３１Ｂの異なる部分はベース接点領域２６に結合されて
いる。かくして、寄生の静電容量は基板１０の一部分と
ベース相互接続３１Ｂとから形成される。導電性相互接
続３１Ｂ及び底部接点１８は寄生コンデンサのコンデン
サ電極として作用し、基板１０の一部分は強く（ｈｉｇ
ｈｌｙ）ドープされ、そして底部接点１８を含むコンデ
ンサ電極の一部分として作用する。第１、第２及び第３
の誘電体材料１５，１６及び１７はそれぞれ、その誘電
体材料として作用する。
【００２３】ＦＥＴの実施例と同様に、従来のデバイス
のベース相互接続３１Ｂとコレクタ２８との間に形成さ
れる寄生容量の誘電体材料の厚さは標準として、第３の
誘電体材料１７の厚さとなっている。かくして、本発明
は、ベース相互接続３１Ｂと底部接点１８との間に形成
される寄生容量の誘電体厚さを増大させる手段を与え、
それより、この寄生容量の値を減少させ、そして本発明
を導入している半導体デバイスの周波数特性を増大させ
る。
のベース相互接続３１Ｂとコレクタ２８との間に形成さ
れる寄生容量の誘電体材料の厚さは標準として、第３の
誘電体材料１７の厚さとなっている。かくして、本発明
は、ベース相互接続３１Ｂと底部接点１８との間に形成
される寄生容量の誘電体厚さを増大させる手段を与え、
それより、この寄生容量の値を減少させ、そして本発明
を導入している半導体デバイスの周波数特性を増大させ
る。
【００２４】さらに、図５に示されている実施例では、
少なくとも１つのトラフ１２に受動回路素子３０を含ん
でいる。受動コンポーネントがそこに作られる少なくと
も１つのトラフ１２の誘電体材料はポリシリコンであっ
て、不純物材料がそのポリシリコンへと導入される。１
つの実施例においては、抵抗器が受動コンポーネント３
０として使用されている。別な実施例では、少なくとも
１つのトラフ１２がコンデンサの一部分を形成してい
る。
少なくとも１つのトラフ１２に受動回路素子３０を含ん
でいる。受動コンポーネントがそこに作られる少なくと
も１つのトラフ１２の誘電体材料はポリシリコンであっ
て、不純物材料がそのポリシリコンへと導入される。１
つの実施例においては、抵抗器が受動コンポーネント３
０として使用されている。別な実施例では、少なくとも
１つのトラフ１２がコンデンサの一部分を形成してい
る。
【００２５】トラフ１２は、ほりのように、能動のデバ
イス領域を取り囲んで構成されても良い。さらに、ここ
で提示された実施例でのＦＥＴ及びバイポーラ・トラン
ジスタは底部接点デバイスを採用しているが、これは、
この発明がこうした型式のデバイスに特に適しているた
めである。また、図４及び図５における実施例は単なる
例として与えられていて、本発明を限定するものではな
い。
イス領域を取り囲んで構成されても良い。さらに、ここ
で提示された実施例でのＦＥＴ及びバイポーラ・トラン
ジスタは底部接点デバイスを採用しているが、これは、
この発明がこうした型式のデバイスに特に適しているた
めである。また、図４及び図５における実施例は単なる
例として与えられていて、本発明を限定するものではな
い。
【００２６】
【発明の効果】以上、ここでは、高い周波数において動
作できる改良された半導体集積回路が提供された。当業
者にとっては明らかなように、寄生コンデンサの静電容
量値は集積回路デバイスの周波数特性に逆比例的に関係
している。さらに、寄生コンデンサの静電容量値はその
コンデンサの誘導体厚さに逆比例している。ここから、
集積回路デバイスのカットオフ周波数も、その寄生コン
デンサの静電容量値に逆比例している。さらに、その静
電容量は寄生コンデンサの有効誘導体厚さの増大につれ
て減少し、それにより、半導体デバイスの周波数特性を
改善する。さらに、本発明は、いずれかの頂面相互接続
と下側に横たわる半導体基板との間における誘電体厚さ
を増大させて、関連せる寄生の静電容量を減少させるた
めに使用できる。
作できる改良された半導体集積回路が提供された。当業
者にとっては明らかなように、寄生コンデンサの静電容
量値は集積回路デバイスの周波数特性に逆比例的に関係
している。さらに、寄生コンデンサの静電容量値はその
コンデンサの誘導体厚さに逆比例している。ここから、
集積回路デバイスのカットオフ周波数も、その寄生コン
デンサの静電容量値に逆比例している。さらに、その静
電容量は寄生コンデンサの有効誘導体厚さの増大につれ
て減少し、それにより、半導体デバイスの周波数特性を
改善する。さらに、本発明は、いずれかの頂面相互接続
と下側に横たわる半導体基板との間における誘電体厚さ
を増大させて、関連せる寄生の静電容量を減少させるた
めに使用できる。
【００２７】さらに、本発明では、改良された周波応答
が比較的高価なヒ化ガリウムよりむしろシリコンを半導
体材料として使用することにより得られるために、価格
での利点を享受できる。
が比較的高価なヒ化ガリウムよりむしろシリコンを半導
体材料として使用することにより得られるために、価格
での利点を享受できる。
【図１】本発明に従った製作中における半導体デバイス
の一部分の拡大断面図を示している。
の一部分の拡大断面図を示している。
【図２】本発明に従った製作中における半導体デバイス
の一部分の拡大断面図を示している。
の一部分の拡大断面図を示している。
【図３】本発明に従った製作中における半導体デバイス
の一部分の拡大断面図を示している。
の一部分の拡大断面図を示している。
【図４】図３の半導体デバイスにおける電界効果トラン
ジスタを示す断面図である。
ジスタを示す断面図である。
【図５】図３の半導体デバイスにおけるバイポーラ接合
トランジスタを示す断面図である。
トランジスタを示す断面図である。
１０ 基板 １１ エピタキシャル層 １２ トラフ １５ 絶縁層 １６，１７ 誘電体材料 １８ 底部接点 ２１ ドレイン領域 ２２ ゲート領域 ２３ ソース領域 ２４ プラグ ２５ ベース領域 ２６ 接点領域 ２７ エミッタ領域 ２８ コレクタ領域 ３１Ａ，３１Ｂ 導電性相互接続
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・ビー・デイビース アメリカ合衆国アリゾナ州85281、テンペ、 イースト・マッキンレイ 433 (72)発明者 ポール・ダブリュ・サンダース アメリカ合衆国アリゾナ州85257、スコッ ツデイル、イースト・ルイス・アベニュー 5840
Claims (3)
- 【請求項１】 改良された周波数応答を持つ半導体デバ
イスを製作する方法において：エピタキシャル層（１
１）を頂面に持つ半導体基板（１０）を付与するステッ
プと；前記エピタキシャル層を通りそして前記半導体基
板（１０）へ少なくとも１つのトラフ（１２）を形成す
るステップであって、前記少なくとも１つのトラフ（１
２）は第１の誘電体材料（１５）により裏打ちされそし
て第２の誘電体材料（１６）でもって満たされ、前記第
２の誘電体材料（１６）の頂面は前記エピタキシャル層
（１１）の頂面と共面にあるものと；前記エピタキシャ
ル層（１１）の頂面及び第２の誘電体材料（１６）の頂
面を第３の誘電体材料（１７）でもってカバーするステ
ップと；そして前記少なくとも１つのトラフ（１２）に
隣接した能動領域に少なくとも１つの半導体デバイスを
製作するステップであって、少なくとも１つの半導体デ
バイスの導電性相互接続（３１Ａ、３１Ｂ）と半導体基
板との間における誘電体層の厚さが増大され、それによ
り、誘電体層に関連した静電容量を低下させて、前記少
なくとも１つの半導体デバイスの周波数応答を改善する
ものと；を具備することを特徴とする、改良された周波
数応答を持つ半導体デバイスを製作する方法。 - 【請求項２】 半導体デバイスに対する少なくとも１つ
の頂面相互接続と下に横たわる半導体基板（１０）との
間における誘電体材料の厚さを増大させる方法におい
て：半導体基板（１０）を付与するステップと；前記半
導体基板（１０）の頂面にエピタキシャル層（１１）を
成長させるステップと；前記エピタキシャル層（１１）
の頂面から半導体基板（１０）へ延在する少なくとも１
つのトラフ（１２）をその半導体基板に形成するステッ
プと；前記エピタキシャル層（１１）の頂面及び前記少
なくとも１つのトラフを、絶縁層（１５）でもってマス
クするステップと；前記少なくとも１つのトラフ（１
２）を満たしそして絶縁層（１５）上に延在する第２の
誘電体材料（１６）を絶縁層（１５）上に被着するステ
ップと；前記第２の誘電体材料（１６）を除去して研磨
する２−ステップ動作を利用して、第２の誘電体材料
（１６）の一部分を除去するステップと；前記第２の誘
電体材料（１６）の頂面にフィールド酸化物（１７）を
成長させるステップと；そして前記少なくとも１つのト
ラフ（１２）に隣接した領域に少なくとも１つの半導体
デバイスを製作するステップであって、少なくとも１つ
のトラフ（１２）上には、半導体デバイスに対する少な
くとも１つの頂面相互接続（３１Ａ，３１Ｂ）が設けら
れるものと；を具備することを特徴とする誘電体材料の
厚さを増大させる方法。 - 【請求項３】 半導体デバイスにおいて：頂面にエピタ
キシャル層（１１）を持つ半導体基板材料（１０）と；
エピタキシャル層（１１）の頂面から半導体基板（１
０）へと延在し、第１の誘電体材料（１５）と第２の誘
電体材料（１６）とを含む誘電体材料で満たされる少な
くとも１つのほり（１２）と；前記エピタキシャル層
（１１）の頂面及び第２の誘電体材料（１６）の頂面を
カバーする第３の誘電体材料（１７）と；そしてそれ自
体の導電性相互接続（３１Ａ，３１Ｂ）の一部分が前記
少なくとも１つのほり（１２）上に置かれる少なくとも
１つの半導体デバイスと；を備えていることを特徴とす
る半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/763,773 US5254491A (en) | 1991-09-23 | 1991-09-23 | Method of making a semiconductor device having improved frequency response |
| US763,773 | 1991-09-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206260A true JPH05206260A (ja) | 1993-08-13 |
| JP3359664B2 JP3359664B2 (ja) | 2002-12-24 |
Family
ID=25068773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27083992A Expired - Lifetime JP3359664B2 (ja) | 1991-09-23 | 1992-09-14 | 改良された周波数応答を持つ半導体デバイスおよびその製作方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5254491A (ja) |
| EP (1) | EP0534271B1 (ja) |
| JP (1) | JP3359664B2 (ja) |
| DE (1) | DE69232199T2 (ja) |
| SG (1) | SG44601A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964164A (ja) * | 1995-08-24 | 1997-03-07 | Nittetsu Semiconductor Kk | 半導体装置およびその製造方法 |
| US6274919B1 (en) | 1995-06-07 | 2001-08-14 | Nippon Steel Semiconductor Corporation | Semiconductor device having a field-shield device isolation structure |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457068A (en) * | 1992-11-30 | 1995-10-10 | Texas Instruments Incorporated | Monolithic integration of microwave silicon devices and low loss transmission lines |
| US5728507A (en) * | 1996-02-20 | 1998-03-17 | Motorola, Inc. | Method for planarizing a semiconductor layer |
| US6114716A (en) * | 1996-03-22 | 2000-09-05 | The Whitaker Corporation | Heterolithic microwave integrated circuits |
| DE69737211T2 (de) * | 1996-03-22 | 2007-11-08 | The Whitaker Corp., Wilmington | Integrierte mikrowellenschaltungen und verfahren zur herstellung derselben |
| US6014064A (en) * | 1996-07-28 | 2000-01-11 | The Whitaker Corporation | Heterolithic voltage controlled oscillator |
| US6379785B1 (en) | 1997-12-31 | 2002-04-30 | Tyco Electronic Corp | Glass-coated substrates for high frequency applications |
| US6191048B1 (en) | 1997-12-31 | 2001-02-20 | The Whitaker Corporation | Process for manufacturing composite glass/Si substrates for microwave integrated circuit fabrication |
| US6307247B1 (en) | 1999-07-12 | 2001-10-23 | Robert Bruce Davies | Monolithic low dielectric constant platform for passive components and method |
| DE10149195A1 (de) * | 2001-10-05 | 2003-04-24 | Infineon Technologies Ag | Verfahren zum Herstellen einer integrierten Schaltung mit einer auf einem Dielektrikum angeordneten leitfähigen Struktur |
| DE10160509A1 (de) | 2001-11-30 | 2003-06-12 | Ihp Gmbh | Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
| JP2007505505A (ja) | 2004-01-10 | 2007-03-08 | エイチブイブイアイ・セミコンダクターズ・インコーポレイテッド | パワー半導体装置およびそのための方法 |
| US8530963B2 (en) | 2005-01-06 | 2013-09-10 | Estivation Properties Llc | Power semiconductor device and method therefor |
| US7656003B2 (en) * | 2006-08-25 | 2010-02-02 | Hvvi Semiconductors, Inc | Electrical stress protection apparatus and method of manufacture |
| US7888746B2 (en) * | 2006-12-15 | 2011-02-15 | Hvvi Semiconductors, Inc. | Semiconductor structure and method of manufacture |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105551A (ja) * | 1981-11-20 | 1983-06-23 | Fujitsu Ltd | 半導体装置 |
| JPS5958838A (ja) * | 1982-09-29 | 1984-04-04 | Hitachi Ltd | 半導体装置 |
| JPS61154144A (ja) * | 1984-12-27 | 1986-07-12 | Nec Corp | 半導体装置及びその製造方法 |
-
1991
- 1991-09-23 US US07/763,773 patent/US5254491A/en not_active Expired - Lifetime
-
1992
- 1992-09-14 DE DE69232199T patent/DE69232199T2/de not_active Expired - Fee Related
- 1992-09-14 SG SG1996003547A patent/SG44601A1/en unknown
- 1992-09-14 JP JP27083992A patent/JP3359664B2/ja not_active Expired - Lifetime
- 1992-09-14 EP EP92115706A patent/EP0534271B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274919B1 (en) | 1995-06-07 | 2001-08-14 | Nippon Steel Semiconductor Corporation | Semiconductor device having a field-shield device isolation structure |
| JPH0964164A (ja) * | 1995-08-24 | 1997-03-07 | Nittetsu Semiconductor Kk | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| SG44601A1 (en) | 1997-12-19 |
| EP0534271A3 (ja) | 1995-01-25 |
| EP0534271A2 (en) | 1993-03-31 |
| EP0534271B1 (en) | 2001-11-14 |
| US5254491A (en) | 1993-10-19 |
| DE69232199T2 (de) | 2002-06-06 |
| DE69232199D1 (de) | 2001-12-20 |
| JP3359664B2 (ja) | 2002-12-24 |
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