JPH05204756A - デジタルプロセッサ - Google Patents

デジタルプロセッサ

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JPH05204756A
JPH05204756A JP4298234A JP29823492A JPH05204756A JP H05204756 A JPH05204756 A JP H05204756A JP 4298234 A JP4298234 A JP 4298234A JP 29823492 A JP29823492 A JP 29823492A JP H05204756 A JPH05204756 A JP H05204756A
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JP4298234A
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Michael Kagan
マイケル・カガン
David Perlmutter
デビッド・パールムッター
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Original Assignee
Intel Corp
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    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
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Abstract

(57)【要約】 【目的】 データを生成された順序で確実に主メモリに
書込むメカニズムを提供する。 【構成】 物理タグと仮想タグの双方を記憶するマイク
ロプロセッサの改良されたキャッシュメモリ。仮想タグ
についてヒットが見出されない場合には、変換装置の出
力を使用して物理タグを検査する。これは、１つの物理
アドレスがいくつかの物理アドレスと関連していること
がありうる文脈変更に関して特に有用である。さらに、
物理アドレスタグ記憶部はデュアルポート形アレイであ
るので、処理装置をサーブしつつ外部バスアドレスのス
ヌーピングを実行することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はキャッシュメモリの分野
に関し、特に、多重プロセッサ環境において動作するキ
ャッシュメモリに関する。
【０００２】
【従来の技術】本発明は、ＲＩＳＣマイクロプロセッサ
で実現されるキャッシュメモリ及びその関連論理におけ
るいくつかの改良を説明する。このＲＩＳＣプロセッサ
は市販のＩｎｔｅｌ ８６０プロセッサの改良型であ
る。改良されたキャッシュメモリ及び関連論理は、共用
バスを採用する多重プロセッサ環境に適用可能である。
Ｉｎｔｅｌ ８６０マイクロプロセッサは既に市販され
ているが、１９９０年にＯｓｂｏｒｎｅ ＭｃＧｒａｗ
−Ｈｉｌｌより刊行されたＮｅａｌ Ｍａｒｇｕｌｉｓ
の「ｉ８６０ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ａｒｃ
ｈｉｔｅｃｔｕｒｅ」などの数多くの印刷物にも記載さ
れている。
【０００３】キャッシュメモリを有するＩｎｔｅｌ ８
６０マイクロプロセッサやその他のマイクロプロセッサ
は処理装置から得た仮想アドレスによってそれらのメモ
リをアクセスする。仮想アドレスは変換装置により物理
アドレスへ変換され、ミスが起こると、外部メモリサイ
クルが開始され、物理アドレスを使用して主メモリをア
クセスする。通常、仮想アドレスから物理アドレスへの
変換を待たずにアクセスを実行できるので、キャッシュ
メモリを仮想アドレスによってアクセスするほうが望ま
しい。多重プロセッサ環境、あるいは多重タスク環境の
下では、いくつかの仮想アドレスを単一の物理アドレス
にマッピングすることがある。従来の技術ではこれによ
って克服できないほどの問題が起こることはないが、こ
の環境で従来の仮想アドレスに基づくキャッシュメモリ
を使用する場合には不利益がある。以下の説明からわか
るように、本発明は多重プロセッサ／多重タスク環境に
より適するキャッシュメモリを提供する。
【０００４】キャッシュメモリを編成するときには、行
サイズ、タグフィールドのサイズ、オフセットフィール
ドのサイズなどについていくつかの妥協点を見出す。多
くの場合、それらの妥協を行った結果、１行はデータバ
スよりかなり広い大きさになり、通常は１つのキャッシ
ュ行がいくつかの命令を含む。たとえば、Ｉｎｔｅｌ８
６０マイクロプロセッサの場合、キャッシュ行は３２バ
イト、データバスは８バイト、そして、命令は４バイト
である。命令取り出しについてミスが起こると、キャッ
シュメモリから処理装置へ命令を供給する前に、キャッ
シュメモリが完全な１行分の命令（８つの命令）を受信
するまで処理装置は待機しなければならない。以下の説
明からわかるように、本発明はこの待機時間を０にする
ラインバッファを提供する。
【０００５】特に多重プロセッサ環境においてキャッシ
ュコヒーレンシーを提供するための周知のプロトコルは
数多くある。キャッシュメモリを含むプロセッサ（たと
えば、Ｉｎｔｅｌ ４８６）の中には、ライトスループ
ロトコルを使用するものがある。キャッシュメモリに対
して書込みが起こると、書込みサイクルは主メモリへ
「ライトスルー」する。従って、主メモリは常に現在デ
ータの真のコピーを有していることになる。（このプロ
トコルの場合、キャッシュメモリはデータを無効又はこ
の特許の用語に従った「共用」のいずれかとして分類す
る。）他のプロセッサでは、Ｉｎｔｅｌ ８６０で使用
しているライトバックプロトコルのような遅延書込みプ
ロトコルを採用する。その場合、キャッシュメモリのデ
ータを無効、排他又は修正済（ダーティ）として分類す
る。いくつかのシステムで採用されている遅延書込みの
もう１つのプロトコルはライトワンスプロトコルであ
る。このプロトコルの場合には、キャッシュメモリのデ
ータを無効、排他、修正済又は共用のいずれかとして分
類する。これらのプロトコルとその変形は、米国特許第
４，７５５，９３０号に記載されている。
【０００６】以下の説明からわかるように、本発明によ
れば、ユーザーは上記の３つのプロトコルから１つを選
択することができる。本発明を採用するプロセッサは他
のプロセッサとの相互接続のためのいくつかの端子（ピ
ン）を含み、それにより、プロセッサの外部の最小限の
回路を使用して多重プロセッサ環境の中でキャッシュコ
ヒーレンシーを実現することができるのである。特に共
用バスを介してメモリをアクセスする場合には、主メモ
リに書込まれるデータの順序を維持することが問題にな
ることは多い。「書込み内容」を都合の良いときに主メ
モリに書込めるように、書込み内容を記憶するためのバ
ッファを使用することもある。それに伴う問題は、デー
タを生成された順序で確実に主メモリに書込むために何
らかのメカニズムをもうけなければならないという点で
ある。
【０００７】
【発明が解決しようとする課題】以下の説明からわかる
ように、本発明は、いくつかの条件に基づいて書込みの
強い順序付けと、弱い順序付けの双方を可能にするとい
う点で適応性をもつメカニズムを提供する。
【０００８】
【課題を解決するための手段】処理装置と、キャッシュ
メモリと、変換装置とを有するデジタルプロセッサにお
ける改良を説明する。キャッシュメモリは、プロセッサ
からキャッシュメモリに結合される仮想アドレスタグフ
ィールドを記憶する記憶部を有する。それらの仮想アド
レスは変換装置にも結合し、物理アドレスに変換され
る。キャッシュメモリは、物理アドレスのタグフィール
ドを記憶する物理アドレスタグ記憶部を含む。変換装置
からのアドレスと、外部アドレスバスからのアドレスと
は（「スヌーピング」のために）この記憶部に結合す
る。仮想アドレスについてミスが起こった場合、このア
ドレスを変換し、対応する物理アドレスタグフィールド
を物理アドレスタグ記憶部に記憶されているタグフィー
ルドと比較する。そこで一致が起これば、関連するデー
タ（有効である場合）を提供し、仮想アドレスタグ記憶
部を仮想アドレスタグフィールドによって更新する。一
致が見出されなければ、通常のメモリサイクルで物理ア
ドレスを使用して主メモリをアクセスする。本発明の他
の面は以下の本発明の詳細な説明から明白になるであろ
う。
【０００９】
【実施例】改良されたキャッシュメモリとそれに関連す
る論理を説明する。以下の説明中、本発明を完全に理解
させるために、特定のビット数などの特定の詳細な事項
を数多く挙げるが、そのような特定の詳細な事項を含ま
ずとも本発明を実施しうることは当業者には自明であろ
う。また、場合によっては、本発明を無用にあいまいに
しないために周知の回路をブロック線図の形態で示すこ
とがある。この出願を通して使用する用語「データ」は
２進情報を指示している。場合によっては、「データ」
を幾分か総称的な意味で使用しており、たとえば、メモ
リに記憶されている定数、命令又は無数の他のフィール
ドを含むこともある。本発明の好ましい実施例では、命
令（データ）は非命令データとは別個にキャッシュメモ
リに記憶される。本発明のキャッシュメモリの現時点で
好ましい実施例はシングルチップ、６４ビットＲＩＳＣ
マイクロプロセッサに組込まれている。プロセッサは周
知の相補形金属酸化物半導体（ＣＭＯＳ）技術又は他の
技術を採用して実現されれば良い。プロセッサを製造す
るために使用するこの特定の技術は本発明には重大な意
味をもっていない。さらに、本発明はマイクロプロセッ
サと共に使用するのに適するキャッシュメモリを目指し
ている。以下の説明の大部分において、本発明を指向す
るプロセッサの部分のみを説明する。〔従来の技術〕の
項で述べた通り、本発明のキャッシュメモリを組込んだ
プロセッサは改良形のＩｎｔｅｌ ８６０である。本発
明のキャッシュメモリを組込んだプロセッサにおいて
は、この市販のＲＩＳＣプロセッサの入力と出力の多く
を使用する。前述の通り、Ｉｎｔｅｌ ８６０を説明す
るすぐれた参考文献は、１９９０年にＯｓｂｏｒｎｅ
ＭｃＧｒａｗ−Ｈｉｌｌより刊行されているＮｅａｌ
Ｍａｒｇｕｌｉｓの「ｉ８６０ Ｍｉｃｒｏｐｒｏｃｅ
ｓｓｏｒ Ａｒｃｈｉｔｅｃｔｕｒｅ」である。
【００１０】本発明のキャッシュメモリはデータ（非命
令）キャッシュと、命令キャッシュとに分割される。共
に３２バイトの行幅をもつ四重セットアソシエイティブ
である。共に１６ＫＢのデータを記憶する。各タグフィ
ールドは２０ビットであり、エントリ番号を複数のデー
タ記憶バンクとして形成するために７ビットのオフセッ
トフィールドを使用する。以下に説明するが、非命令デ
ータ記憶装置の場合、物理タグと仮想タグの双方を記憶
する。物理タグは、外部バスのアドレスの検査（スヌー
ピング）と、変換装置からの物理アドレスの検査とを可
能にするデュアルポート形記憶装置アレイに記憶され
る。このアレイや、付随する回路で使用され、１サイク
ルの読取り／修正／書込みサイクルを可能にするセル
は、１９８９年１２月２９日出願の同時係属出願第４５
８，９８５号、名称「Ｄｕａｌ Ｐｏｒｔ Ｓｔａｔｉ
ｃ Ｍｅｍｏｒｙ ｗｉｔｈ Ｏｎｅ Ｃｙｃｌｅ Ｒ
ｅａｄ−Ｍｏｄｉｆｙ−Ｗｒｉｔｅ Ｏｐｅｒａｔｉｏ
ｎ」に記載されている。尚、この出願は本発明と同一の
譲受人に譲渡されている。キャッシュメモリの記憶装置
の残る部分は、マスター・スレーブセルを使用するライ
ンバッファを除いて、普通の６トランジスタセル（静的
フリップフロップセル）によって実現される。仮想アド
レスと物理アドレスは、共に、Ｉｎｔｅｌ ８６０の場
合と同様にそれぞれ３２個のビットから構成される。
【００１１】仮想タグ及び物理タグ記憶装置の全体的ア
ーキテクチャと、その動作 図１を参照すると、処理装置１５が示されている。この
処理装置はＩｎｔｅｌ８６０のような従来のプロセッサ
に見られる処理装置と同じであっても良い。この処理装
置は双方向データバスと、仮想アドレスバスとに結合し
ている。データバスは外部データバス２６に結合し、仮
想アドレスはバスを介してキャッシュメモリと、変換装
置２０とに結合する。アドレスのタグフィールドは仮想
アドレスタグ記憶部２２に結合する。アドレスのオフセ
ットフィールドはデータキャッシュ２３に結合する。オ
フセットフィールドはエントリ番号（行選択）をデータ
キャッシュ２３の複号のバンクに供給する。インデック
スフィールドは図示されていない。仮想タグを記憶する
のに加えて、物理タグも物理アドレスタグ記憶部２１に
記憶する。各物理タグは対応する仮想タグと関連してい
る。変換装置２０は処理装置１５から得た仮想アドレス
を通常通りに物理アドレスに変換する。変換装置２０の
出力端子、すなわち、バス２４は外部アドレスバス２５
に結合している。物理アドレス（タグフィールド）は物
理アドレスタグ記憶部２１に結合する。
【００１２】図１に示すように、主メモリ１８と、アド
レスバス２５と、データバス２６は「オフチップ」であ
る。すなわち、現時点で好ましい実施例では、それらは
プロセッサのその他の部分と共に単一の基板の上に形成
されるのではない。Ｉｎｔｅｌ ８６０の場合と同様
に、キャッシュメモリと、処理装置と、変換装置と、そ
の他の装置は単一の基板の上に形成される。
【００１３】動作中、処理装置１５がデータを要求する
と、そのデータに関わる仮想アドレスがタグ記憶部２２
へ送信される。処理装置からのタグフィールドと、記憶
部２２に記憶されているタグフィールドとの間に一致が
存在しないと仮定すれば、その結果、ミス条件が生じ
る。タグ記憶部２２における比較プロセスと同時に、変
換装置２０は仮想アドレスを物理アドレスに変換する。
次に、物理アドレスのタグフィールドをタグ記憶部２１
に結合する（非命令データの場合）。それをタグ記憶部
２１に記憶されている物理タグフィールドのそれぞれと
再び比較する。同じように、一致が存在せず、ミス条件
が起こったと仮定すると、そこでメモリ読取りサイクル
が開始され、物理アドレスを使用して主メモリ１８をア
クセスする。シークしているデータが「キャッシュ可
能」であれば、そのデータの対応する仮想アドレスと物
理アドレスを記憶部２２及び２１にそれぞれ記憶し、主
メモリから得たデータをデータキャッシュ２３に記憶す
る。
【００１４】図２を参照して説明する。同様に、処理装
置はブロック２８により指示するように仮想アドレスを
供給すると仮定する。このアドレスは前述のように仮想
アドレスタグ記憶部２２に結合する。ブロック３０によ
り指示するように、処理装置１５から得た仮想アドレス
の２０ビットタグフィールドを仮想アドレスタグ記憶部
２２に記憶されている２０ビットタグフィールドと比較
する。一致が起これば、ブロック３３により指示するよ
うに、当該技術で良く知られている通り、オフセットビ
ット及びインデックスビットを使用して通常の方式によ
りデータキャッシュ２３からデータ（有効である場合）
を得る。仮想タグについて比較が行われている間、図２
にブロック２９により指示するように、変換装置２０は
仮想アドレスを物理アドレスに変換している。物理アド
レスのタグフィールドを物理アドレスタグ記憶部２１に
結合し、そこに記憶されている２０ビットタグフィール
ドと比較する。仮想タグについてはミスが起こったが、
物理タグについてはヒットである場合には、物理タグ記
憶部におけるヒットに基づいて、再びオフセットビット
とインデックスビットを使用してデータキャッシュから
データを選択する。（オフセットビットとインデックス
ビットは仮想アドレスと物理アドレスの双方に対して同
一である。）この条件の場合にも、ブロック３５により
指示するように、仮想アドレスタグ記憶部２２の、ヒッ
トを発生させた物理アドレスのタグフィールドに対応す
る記憶場所に仮想アドレスタグフィールドを導入する。
【００１５】仮想タグと物理タグの双方についてミスが
あるならば、通常のメモリサイクルを開始し、主メモリ
からデータを読取る。データがキャッシュ可能であれ
ば、ブロック３２により指示するように、データ自体に
加えて、仮想アドレスタグ記憶部と物理アドレスタグ記
憶部を更新する。プロセッサに関してテキスト／文脈変
更がある場合、記憶部２２の全ての仮想タグを無効にす
る。データキャッシュ２３のデータと、記憶部２１の物
理タグとはそのまま残る。この時点で、新たなタスクの
ためのマッピングによって変換装置を再プログラムす
る。処理装置１５が次に仮想アドレスを生成すると、記
憶部２２の中ではヒットは起こりえない。ところが、記
憶部２１ではヒットが起こりうる。そこで、ヒットが起
これば、データキャッシュからデータを供給し、仮想ア
ドレスに関わるタグフィールドを記憶部２２の、ヒット
を発生させた物理タグフィールドに対応する記憶場所に
ロードする。
【００１６】１つのプロセッサで２つ以上のタスクがラ
ンしているとき、単一の物理アドレスが２つ以上の対応
する仮想アドレスを有していることは珍しくない。従っ
て、１つのタスクから別のタスクへの変更がある場合、
ある仮想アドレスに関連して先にデータキャッシュ２３
に記憶されていたデータを異なる仮想アドレスが要求し
ていることもあるかもしれない。物理タグを比較するの
で、主メモリ１８を頼らずにデータはデータキャッシュ
２３において求められる。図１に示すメモリキャッシュ
について、特にマイクロプロセッサに適用する場合に得
られるもう１つの利点は、外部アドレスバス２５の物理
アドレスを記憶部２１のタグと比較でき、後述するよう
に、ある特定のキャッシュがデータの最新バージョンを
有するか否かを容易に判定できることである。物理タグ
記憶部２１は、上述の機能を実行しつつスヌーピングを
可能にするデュアルポート形記憶装置アレイである。
【００１７】ラインバッファ 現時点で好ましい実施例では、図１に関連して説明した
ように仮想タグフィールドと物理タグフィールドを使用
するのはキャッシュメモリの非命令データ部分にのみ限
られる。しかしながら、命令記憶部分にもこれを利用す
ることは可能であろう。これに対し、図３に示すライン
バッファの改良は命令記憶と関連して使用されるもの
で、非命令データ記憶には使用されないが、同じように
非命令データの記憶に利用することも可能であろう。
【００１８】図３のラインバッファを説明するのに先立
って、処理装置が命令を取り出そうとし、キャッシュメ
モリでミスがあったときに何が起こるかを検討しておく
と有益である。先に説明したキャッシュメモリの場合、
各行のデータの幅は命令８つに相当する３２バイトであ
る。ミスが起こると、キャッシュメモリの行１つ分が充
填され、そこで、処理装置はその行の中で要求した命令
（４バイト）を検索することができる。従って、ミスが
起こってしまうと、プロセッサが要求した命令を検索で
きるようになる前に、直ちに必要とされるバイトより多
くのバイトをキャッシュメモリへ伝送することが必要に
なるであろう。
【００１９】図３に示すラインバッファはこの問題を緩
和する。図３の破線の下方に示すキャッシュメモリの部
分は、命令データキャッシュ３８（命令記憶部を除いて
データキャッシュ２３と同様）と、命令タグ記憶部３７
とを含む普通のキャッシュメモリである。処理装置から
得た仮想アドレスのタグフィールドは命令タグ記憶部に
結合し、通常通りに記憶されているタグフィールドと比
較される。一致が起これば、オフセットにより選択した
行の１つは通常通りに命令を提供する。尚、タグ記憶部
３７で比較プロセスが実行されているのと同時に適切な
行を選択できるように、オフセットをキャッシュ３８に
供給するのも通常通りである。本発明のラインバッファ
の場合、実際には、完全に連想型である追加の１行キャ
ッシュメモリが加わるのであるが、そのメモリでは、１
つのデータ行に記憶されているデータのフィールドをそ
の行の残り部分が存在していなくとも選択できる。ライ
ンバッファは仮想アドレス（２７ビットと、後述するよ
うな少なくとも１つの追加ビット）を記憶する第１の記
憶手段４２と、データ（３２バイト＋後述する追加のビ
ット）を記憶する第２の記憶手段４４とから構成され
る。
【００２０】現時点で好ましい実施例の記憶手段４２及
び４４は、当該技術では良く知られているマスター・ス
レーブフリップフロップを使用して製造される。この構
成によれば、読取りと書込みを１つのメモリサイクルで
実行できるので、以下の説明からわかるように、記憶手
段４２及び４４からアドレスとデータを読取る動作と、
新たなアドレスとデータをラインバッファに書込む動作
とを単一のサイクルで実行することが可能である。記憶
手段４２はタグフィールド（２０ビット）と、オフセッ
トフィールド（７ビット）の双方を記憶する。これは、
２０ビットのタグフィールドのみを記憶する記憶部３７
とは対照的である。処理装置がキャッシュメモリから命
令をシークすると、記憶部３７の中でタグフィールドの
比較が行われるばかりでなく、処理装置から得たタグフ
ィールドとオフセットフィールドの双方を記憶手段４２
に記憶されているタグフィールド及びオフセットフィー
ルドと比較する動作も起こる。この目的のために、記憶
手段４２には通常の比較手段が含まれている。
【００２１】記憶手段４２は追加ビット４３、すなわ
ち、「有効ビット」を記憶している。以下にさらに詳細
に説明するが、ミスが起こると、記憶手段４２の内容
（タグ部分のみ）は記憶部３７へ伝送され、そこでオフ
セットを使用してキャッシュメモリ３８内部の行を選択
する。次に、記憶手段４４のデータがキャッシュメモリ
３８へ伝送される。その後に処理装置から得たタグフィ
ールドとオフセットフィールドを記憶手段４２にロード
する。この時点で有効ビットは無効にセットされる。こ
こで通常のメモリサイクルを使用して主メモリをアクセ
スする。主メモリのアクセス中のデータが「キャッシュ
可能」であることを指示する信号を主メモリが戻すと、
有効ビット４３はその有効状態にセットされる。処理装
置がキャッシュ可能データを要求したことを指示する信
号はＫＥＮ／として表わされる。この信号は、現在、Ｉ
ｎｔｅｌ ８６０で使用されているが、ラインバッファ
と共に使用されているのではない。この有効ビットの使
用については後に図１２に関連して説明する。
【００２２】記憶手段４４はそれぞれ６４ビット幅の４
つのセクションに分割されている。さらに、各セクショ
ンは、その中に記憶されているデータが有効であるか否
かを指示するために使用される追加ビットを含む。たと
えば、セクション４５には８つのバイト（命令２つ）が
記憶されている。ビット４９は、セクション４５のデー
タが有効であるか否かを指示するために使用される。同
様に、セクション４６，４７及び４８と関連するビット
がある。また、行全体の有効性を指示するために使用さ
れる追加ビット５１が１つある。このビットはキャッシ
ュメモリ３８で使用される有効ビットに対応する。現時
点で好ましい実施例では、データバスの幅は６４ビット
であるので、メモリサイクルごとに記憶手段４４のセク
ションが１つずつ充填されることになる。典型的な行充
填の場合にデータを記憶手段４４に左から右へロードす
るものと仮定すると、まず、第１のメモリサイクルで記
憶セクション４５を充填し、有効ビット４９をその有効
状態にセットする。記憶手段４４と関連する他の全ての
有効ビットは無効状態のままである。さらに多くのメモ
リサイクルが発生するにつれて、セクション４６，４７
及び４８にもデータはロードされてゆき、それらのセク
ションとそれぞれ関連する有効ビットは有効状態に変わ
る。全てのセクションが有効データを得たならば、ビッ
ト５１は有効状態にセットされる。
【００２３】後述するように、第１の記憶手段４４から
キャッシュメモリ３８へデータを伝送しても良い。伝送
を実行するときには、記憶手段４２から得たオフセット
フィールドをキャッシュ３８へのエントリ番号として使
用し、記憶手段４４のデータをキャッシュ３８へ伝送す
る。後述するように、たとえば、セクション４５及び４
６にしかデータがなくても、キャッシュ３８へのデータ
の伝送は可能である。その後、続く２つのメモリサイク
ルの中で、行の残り半分に関わるデータをキャッシュ３
８へ直接伝送する。行全体の充填が起こる前に処理装置
が記憶手段からデータを読取れることは重要である。た
とえば、第１のメモリサイクルにおいてセクション４５
が主メモリから２つの命令を受信した後、無効ビット４
９は有効状態にセットされる。処理装置は、仮想アドレ
スのインデックスフィールドを使用することによって、
セクション４５から一方の命令、もしくは双方の命令を
選択し、そこで、残るセクション４６，４７及び４８が
主メモリからの命令によって充填されていなくとも動作
を継続する。これは、従来の技術におけるようにアクセ
スが可能になる前にキャッシュ３８の行全体を充填して
しまう動作とは対照的である。実際には、これを「第５
の」セットアソシエイティブ方式とみなしても良い。
【００２４】次に図１２を参照して説明する。ブロック
５５により示すように、処理装置は１つの命令を読取ろ
うとしていると仮定する。この命令に関わるアドレス
（タグフィールドとオフセットアドレスの双方）を記憶
手段４２に結合し、記憶手段の内容と比較する。同時
に、命令のタグフィールドを通常の方式によって記憶部
３７に記憶されているタグフィールドと比較すると共
に、オフセットフィールドに基づいてキャッシュメモリ
３８の行を選択する。記憶部３７又は記憶手段４２のい
ずれかでヒットが起こりうる。記憶部３７でヒットが起
これば、キャッシュ３８から通常通りに命令を供給す
る。記憶手段４２の内容によってヒットが起こる場合
（タグフィールドとオフセットフィールドの双方が一致
しなければならない）には、言うまでもなく記憶手段４
４のデータが有効であると仮定して、そこから適切なデ
ータを選択する。
【００２５】ブロック５５により示した取り出しの結
果、記憶手段４２と記憶部３７の双方でミスが起こった
と仮定する。このミスは外部メモリサイクルを開始させ
る。すなわち、プロセッサは主メモリからその命令を得
ようとするのである。これが起こっている間、記憶手段
４２に有効な内容が存在していれば、それらの内容は記
憶手段から移動する。（実際には、ラインバッファの次
の行充填を実行している間にラインバッファの内容をキ
ャッシュに書込むことになる。）タグフィールドは記憶
部３７へ伝送され、所定の置き換えアルゴリズム（たと
えば、ランダム置き換え）の下に、記憶部３７に記憶さ
れていたタグフィールドと置き換えられる。記憶手段４
２からのオフセットフィールドは、記憶手段４４のデー
タをキャッシュメモリ３８へ伝送させるためのエントリ
番号となる。そこで、ミスを起こさせたアドレスのタグ
フィールドとオフセットフィールドを記憶手段４２へ伝
送するのである。このことはブロック５６により表わさ
れている。
【００２６】ここで、記憶手段４２にロードされたアド
レスはキャッシュ可能であると仮定する。ＫＥＮ＼信号
が戻れば、ビット４３は有効状態にセットされる。シー
クしたデータがキャッシュ不可能である場合には、次の
ミスの時点で記憶手段４２に新たなアドレスをロード
し、先の内容を放棄する。主メモリからデータが戻さ
れ、記憶手段４４の少なくとも１つのセクションにロー
ドされたならば、先に述べた通り、処理装置はそのデー
タを利用できる。通常、プロセッサの動作中には、パイ
プライン方式をとっているために、主メモリから先の命
令が戻って来る前に次の命令を取り出すようになってい
る。このことは図１２のブロック５８により表わされて
いる。この次の命令取り出しが行われたときに起こりう
る２つの状態が示されている。その１つは、ラインバッ
ファにおけるヒットであり、第２はラインバッファにお
けるミスである。別の可能性として記憶部３７における
ヒットがあり、その場合には、主メモリから先の命令が
戻って来た後に記憶部３８から命令を選択する。
【００２７】ここで、ラインバッファでミスが起こった
と仮定する。ブロック５９により示すように、データ内
容があれば、それらをキャッシュ３８へ移動させる。そ
の際、記憶手段４２から得たオフセットフィールドは前
述のようにエントリ番号となり、記憶手段４２から得た
タグフィールドは記憶部３７に入力する。これにより、
新たな命令アドレスを記憶手段４２に導入するための経
路が開かれる。外部メモリサイクルが始まり、主メモリ
からデータが戻ったならば、そのデータを記憶手段４４
に導入する。次の命令取り出しに関してラインバッファ
でヒットが起こる場合には、そのようなヒットは先の命
令が戻る前又は戻った後のいずれかで起こると考えられ
る。ブロック６０により示すように先の命令が戻る前に
ヒットが起こったならば、次の標識が現れる。まず、ア
ドレス有効ビット４３は有効状態にあり、先に要求され
た命令と関連する有効ビットは無効状態にある。そのよ
うな条件の下では、処理装置は先の命令が主メモリから
戻る途上にあり、ブロック６０により指示するようにそ
の命令を待つべきであることを認識している。これに対
し、命令が戻った後にヒットが起こる場合には、命令と
関連する有効ビット、たとえば、ビット４９は有効状態
にあり、当然のことながら、処理装置は先の命令を取り
上げた後に記憶手段４４から命令を読取ることができ
る。このように、図３のラインバッファは行全体を充填
する前に処理装置の動作を進行させることができるの
で、通常はキャッシュメモリにおいて１つの行全てを充
填することと関連して費やしていた時間は節約されるの
である。
【００２８】キャッシュコヒーレンシープロトコルの実
現 以下の説明の中では、ライトスルー、ライトバック及び
ライトワンスという周知のプロトコルについて論じる。
それに関連して「Ｍ」，「Ｅ」，「Ｓ」及び「Ｉ」の４
文字を使用するが、時によってはそれらの文字を合わせ
て「ＭＥＳＩ」とすることもある。ライトワンスプロト
コルの場合、「Ｉ」はデータが無効であることを示し、
「Ｓ」はデータが共用であること、たとえば、データが
主メモリにあるのに加えて別のキャッシュメモリにもあ
ることを示す。「Ｅ」はデータが排他的であること、す
なわち、データは唯一つのキャッシュメモリと主メモリ
にのみにあり、他のキャッシュメモリにはないことを示
す。「Ｍ」はデータが修正されており、主メモリのデー
タは不正確であることを示す。現時点での実現形態によ
れば、それぞれのデータ行（非命令データの行）は４つ
のプロトコル状態「Ｍ」，「Ｅ」，「Ｓ」，「Ｉ」の中
の１つを指示するためのビットを含んでいる。ライトス
ループロトコルの場合、「Ｉ」と「Ｓ」の２つの状態の
みを使用する。ライトバックプロトコルの場合には、
「Ｉ」，「Ｅ」及び「Ｍ」の状態を使用する。
【００２９】以下の説明からわかる通り、プロセッサが
３つのプロトコルのいずれをも実現できることは重要で
ある。図８は、本発明で可能であるようにライトワンス
プロトコルを実行するために相互接続された２つのプロ
セッサを示す。この点に関して、Ｉｎｔｅｌ ８６０に
は見られないようなプロセッサと関連するいくつかの端
子、すなわち、ピンがある。まず、図４を参照すると、
様々なプロトコルを理解する上で必要な範囲内で、プロ
セッサの端子とそれらの端子における信号が示されてい
る。図中の線６２はプロセッサ（チップ）とその外部環
境との境界線を表わすべきものである。従って、この線
６２の上方はプロセッサの内部，線の下方はプロセッサ
の外部ということになる。
【００３０】最も左側の部分から見てみると、双方向デ
ータバスが示されている。また、双方向アドレスバスも
あるが、前述の通り、このバスは外部アドレスバスのア
ドレスを感知することができ、その意味で双方向バスで
ある。アドレスストローブにはＥＡＤＳ＼と、ＡＤＳ＼
の２つがある。ＥＡＤＳ＼信号がローであるとき、外部
アドレスは有効である。同様に、ＡＤＳ＼信号がローで
あるとき、内部アドレスは有効である。プロトコルの選
択を行うためのプロトコル選択端子が設けられている。
この端子はＷＢ／ＷＴ＼（ライトバック／非ライトスル
ー）として表わされている。この端子に対する接続につ
いては後に説明する。メモリサイクルが書込みサイクル
であるか又は読取りサイクルであるかを指示するために
一般に使用される信号（Ｗ／Ｒ＼）についても後に説明
するので、その端子も図４に示されている。プロセッサ
は、プロセッサがデータを無効化すべきであることを指
示する信号を受信する。この信号は「ＩＮＶ」として示
されている。プロセッサが外部アドレスを感知している
（スヌーピング）ときにこの信号がハイである場合に
は、プロセッサは対応するデータ（キャッシュメモリで
見出されれば）を無効「Ｉ」状態にする。「ＢＯＦＦ
＼」信号は、プロセッサに印加されると、プロセッサを
メモリサイクルの完了から撤退させる。この信号の用途
については後に説明する。プロセッサはＥＷＢＥ＼信
号、すなわち、「外部書込みバッファは空でない」こと
を表わす信号を受信する。外部書込みバッファが空であ
るときには、この信号はローである。ＨＩＴ＼信号は、
外部で感知されたアドレスについてヒットが起こったと
きにプロセッサにより供給される。この信号は通常はハ
イであり、ヒットが起こり且つ対応するデータが
「Ｅ」，「Ｓ」又は「Ｍ」状態であるときにその電位は
降下する。ＨＩＴＭ＼信号の電位は、外部で感知された
アドレスについてヒットが起こり且つ対応するデータが
「Ｍ」状態にあるときに降下する。従って、プロセッサ
がスヌーピングを行っている間に対応するデータが
「Ｍ」状態にある場合には、ＨＩＴ＼信号とＨＩＴＭ＼
信号の双方の電位は降下する。最後に、ＨＯＬＤ＼信号
はプロセッサに実際に動作を停止させる。この信号はバ
スアービトレータと関連して使用される。この信号につ
いては図８を参照しながら説明する。
【００３１】以下の説明中、「Ｍ」，「Ｅ」，「Ｓ」及
び「Ｉ」を表わすビットの状態をそれぞれのプロトコル
に関してそれらのビットが変化する条件と共に論じる。
これを、たとえば、ゲートではなく状態図によって示す
が、それは本発明をさらに明瞭に理解させるためであ
る。状態図を実現するために通常の論理を使用しても良
いことは当業者には自明であろう。図５、図６及び図７
は、異なるプロトコルを得るためにＷＢ／ＷＴ＼端子に
対して成される接続を示す。それらの図は、１つのシス
テムにおいて単一のプロセッサを使用する場合に適用さ
れる。まず、図５を参照する。本発明のキャッシュメモ
リと、それに関連する論理とを含むプロセッサ６３のＷ
Ｂ／ＷＴ＼端子が接地点に接続していると仮定する。こ
のことは、ライトスルーが真であり、従って、ライトス
ループロトコルが実現されることを示唆する。ライトス
ループロトコルの場合、データは無効「Ｉ」状態又は共
用「Ｓ」状態のいずれかであり、それは、単一プロセッ
サ環境について、キャッシュメモリのデータが有効であ
ることを示す。信号線６６に接地電位が結合していると
き、キャッシュメモリは各データ行を「Ｉ」又は「Ｓ」
状態と関連させるのみである。プロセッサが読取りサイ
クルを開始させると、キャッシュメモリに読込まれるデ
ータは図５に示す「Ｉ」から「Ｓ」への状態の変化（矢
印７１）により指示するように有効である。プロセッサ
がキャッシュメモリからデータを読取る場合には、矢印
７３により指示する通り、データは「Ｓ」状態にとどま
る。たとえば、キャッシュメモリからのデータのパージ
によって、データを矢印７２により示すように無効化す
ることができる。
【００３２】図６に示すプロセッサ６４は、そのＷＢ／
ＷＴ＼端子が信号線６５によりＶｃｃ（たとえば、５ボ
ルト）に接続している点を除いて、プロセッサ６３と同
一であって良い。このことはライトバックプロトコルが
使用中であり、従って、データ行ごとに「Ｉ」，「Ｅ」
又は「Ｍ」を示すビットが適用されることを示唆してい
る。行充填が起こると、状態は無効から「Ｅ」へ変化
し、それはプロセッサが主メモリで見出されるのと同じ
良いコピーを有することを表わしている。書込みヒット
が起こると、状態は「Ｅ」から「Ｍ」へ変化する。ライ
トバックプロトコルに関わる状態とその遷移は、Ｉｎｔ
ｅｌ ８６０において現在使用されているのと同じであ
る。
【００３３】次に図７を参照すると、プロセッサ６３又
は６４と同一であって良いプロセッサ６５が示されてい
る。この時点で、ＷＢ／ＷＴ＼端子は信号線６６により
信号線６７に接続している。尚、信号線６６はＷ／Ｒ＼
端子である。この接続はライトワンスプロトコルを実行
させる。たとえば、行充填が終了するたびに、読取りサ
イクルについてはＷ／Ｒ＼はローであるのでその行は
「Ｓ」状態になる。このことは図７に矢印７４により示
されており、信号線６６がロー電位（接地点）に接続す
る図５の矢印７１に相当する。その後に続いてこの行に
書込むと、「Ｓ」状態であるため、それは主メモリへの
ライトスルーになる。１度目の書込みを実行していると
き、プロセッサはＷＢ／ＷＴ＼端子をサンプリングし、
書込みサイクルであるためにその信号はハイであると判
定し、矢印７５により示すように状態を「Ｅ」状態に変
化させる（ライトワンス）。その後のこの行に対するあ
らゆる書込みは、矢印７６により示すように「Ｍ」状態
に変化するために、バスには現れない。そこで、ライト
ワンスプロトコルが実現されるのである。
【００３４】次に図８を参照すると、共用データバス８
１と、共用アドレスバス８２とに結合する２つのプロセ
ッサ７６（Ｐ１）及び７７（Ｐ２）が示されている。プ
ロセッサ７６及び７７は先に述べたプロセッサと同一で
あっても良い。すなわち、プロセッサは本発明のキャッ
シュメモリと、それに関連する論理とを含んでいる。共
用バス８１及び８２は主メモリ７９と、以下に説明する
外部書込みバッファ７８とに結合している。図８には、
共用データについてライトワンスプロトコルを実現する
（スヌーピングを実行しているプロセッサに対してＨＩ
Ｔ＼を印加する一方で、他方のプロセッサは行充填を実
行している）プロセッサ７６及び７７の様々な相互接続
を示す。以下の説明からわかるように、図示する相互接
続により、最小限のグルー論理でコヒーレントキャッシ
ングが可能になる。
【００３５】信号線８４及び８６により示すように、一
方のプロセッサの出力アドレスストローブ端子（ＡＤＳ
＼）は他方のプロセッサの外部のアドレスストローブ端
子に結合している。これにより、各プロセッサは１つお
きのサイクルでスヌープすることが保証される。すなわ
ち、プロセッサＰ１がバス８１へアドレスを出力すると
き、信号線８６のＡＤＳ＼ストローブ信号はプロセッサ
Ｐ２ ７７にアドレスを読取らせる。尚、このストロー
ブ信号はバッファ７８やメモリ７９などのシステム中の
他の構成要素に結合されても良い。一方のプロセッサの
このＨＩＴ＼端子は信号線８２及び８５により他方のプ
ロセッサのＷＢ／ＷＴ＼端子に結合している。これによ
り、一方のプロセッサがそのキャッシュメモリで行を充
填するためにデータを読取っており、他方のプロセッサ
が同一のデータを有しているとき、プロセッサはデータ
が「Ｓ」状態にあることを確実に指示するようになる。
このことは、以下にＢＯＦＦ＼信号に関連して説明する
ように、ＨＩＴＭ＼信号がローである場合には起こらな
い。
【００３６】プロセッサ７６がそのキャッシュメモリに
ついて主メモリから１つのデータ行を読取っており、そ
の行がプロセッサ７７にも存在しているものと仮定す
る。さらに、プロセッサ７７の行は「Ｅ」状態にあると
仮定する。信号線８２のヒット信号の電位が降下する
と、図９の線９３により示すように、プロセッサ７６に
読込まれるデータを「Ｓ」状態にさせる。スヌープ中で
あるプロセッサ７７の場合、「Ｅ」状態は図１０ｂの線
１００により指示するように「Ｓ」状態に変化する。プ
ロセッサ７７の場合、ＨＩＴ＼信号はデータがプロセッ
サ７７に存在していることを指示するローである。とこ
ろが、データは「Ｍ」状態でないので、ＨＩＴＭ＼信号
はハイである。また、これはプロセッサ７６による読取
りサイクルであるので、信号線８７の無効信号はローの
ままである。従って、２つのプロセッサは、共に、デー
タが「Ｓ」状態にあることを指示する。すなわち、デー
タはキャッシュメモリにより共用されているのである。
一方のプロセッサのＷ／Ｒ＼信号は他方のプロセッサの
ＩＮＶ端子に接続している。これにより、他方のプロセ
ッサが書込んでいる間に一方のプロセッサのデータの無
効化は保証される。これを実行するのは図８の信号線８
３及び８７である。
【００３７】プロセッサ７６は書込み中であり、そのア
ドレスのデータがプロセッサ７７で見出されるものと仮
定する。信号線８７の信号はハイになるので、プロセッ
サ７７の対応するデータは「Ｉ」状態をとる。このこと
は図１０ａに矢印９７により示され、図１０ｂに矢印９
８により示され、図１０ｃに矢印９９により示されてい
る。また、図１０ａに示す通り、上述の条件についてプ
ロセッサ７７のデータが「Ｓ」状態にあるとき、キャッ
シュメモリのデータは「Ｍ」状態ではなく、「Ｓ」状態
にあるので、ＨＩＴ＼信号はローになり、ＨＩＴＭ＼信
号はハイになる。図１０ｂでは、データが「Ｅ」状態で
あるとき、矢印９８により指示するように、これもまた
「Ｉ」状態に変化し、この場合にも同様にＨＩＴ＼信号
はハイである。ＩＮＶピンがＥＡＤＳ＼によって活動状
態である場合、「Ｍ」から「Ｓ」への状態の遷移が起こ
る。図１０ｃにおいて、プロセッサ７７のデータが偶然
に「Ｍ」状態になると、矢印９９により指示するように
データは無効化される。尚、ＨＩＴ＼信号とＨＩＴＭ＼
信号は共にロー状態にある。プロセッサがスヌープ中で
あり、別のプロセッサはデータを読取っていることを感
知したとき、プロセッサが既に「Ｓ」状態にあれば、図
１０ａの矢印７６により示すように「Ｓ」状態はそのま
ま変わらない。従って、スヌープ中のプロセッサはヒッ
トが起こったこと及びデータは修正状態にないことを指
示する。
【００３８】図８に示すように、一方のプロセッサのＨ
ＩＴＭ＼端子は信号線９１及び９２により他方のプロセ
ッサのバックオフ端子と、バスアービトレータとに結合
している。これにより、一方のプロセッサが修正済デー
タを記憶しているとき、他方のプロセッサは主メモリか
ら無効データを読取ることを確実に阻止されるようにな
る。たとえば、プロセッサ７６が修正済データを記憶し
ている場合、主メモリ７９の対応するアドレスのデータ
は不正確である。プロセッサ７７がそのデータを読取ろ
うとすれば、信号線９１のＨＩＴＭ＼信号はローにな
り、その結果、プロセッサ７７はバックオフする。この
ことについては後に説明する。
【００３９】図９のその他の部分は、プロセッサ７６又
は７７のようなプロセッサが読取り及び書込みを実行し
ているときのライトワンスプロトコルの標準的な更新を
示す。矢印９４により指示する通り、「Ｓ」状態になる
と、プロセッサは「Ｓ」の状態を変えることなくそのキ
ャッシュメモリから読取れる。矢印９５により指示する
ように、プロセッサがキャッシュに書込むと（最初の書
込み）、状態は「Ｅ」に変化し、主メモリからデータが
読取られる。その記憶場所に対して再び書込みが起こる
と、矢印１０１により指示するように、状態はキャッシ
ュメモリにデータの唯一の真のコピーが記憶されている
ことを示す「Ｍ」へ変化する。この「Ｍ」状態、特にＨ
ＩＴＭ＼信号は他方のプロセッサが主メモリから不正確
なデータを読取るのを阻止する。
【００４０】説明の便宜上、プロセッサ７６は「Ｍ」状
態のデータを記憶しており、プロセッサ７７は主メモリ
７９からそのアドレスのデータを読取ろうとしているも
のと仮定する。この時点ではプロセッサ７６はスヌープ
モードにあり、主バスにおけるアドレスを認識する。Ｈ
ＩＴ＼信号及びＨＩＴＭ＼信号の双方の電位は降下す
る。これにより、プロセッサ７７は主メモリが既に古く
なっていることを報知される。詳細にいえば、信号線９
１の信号はプロセッサ７７に主メモリからデータを読取
らせるのではなく、バックオフさせる。信号線９１及び
９２に結合しているバスアービトレータ８０は信号線９
１の信号を感知し、プロセッサ７７の読取りが可能にな
る前にデータをプロセッサ７６からフラッシュさせなけ
ればならないことを知る。バスアービトレータ８０は、
名目上は、双方のプロセッサのホールド端子を介してそ
れらを進行させる。ところが、先に説明したようないく
つかの条件の下では、アービトレータ８０は一方のプロ
セッサをホールドする一方で、他方のプロセッサを進行
させる。この場合、アービトレータはプロセッサ７７を
ホールドする一方、プロセッサ７６には主メモリ７９を
更新させる。次にプロセッサ７７は解放されるので、プ
ロセッサ７７はシークしているデータを主メモリから読
取ることができる。通常、バスアービトレータ８０は他
の周知の機能を実行するが、この明細書には、本発明に
関連する機能のみを説明する。
【００４１】主メモリへの書込みの強い順序付けと弱い
順序付け 本発明のプロセッサは図１に示す内部書込みバッファ１
７を採用する。このバッファは、周知のように、以下に
述べる場合を除いて外部メモリへの書込みのためのデー
タとアドレスを記憶するように動作する。さらに、本発
明のプロセッサは図８の外部バッファ７８と共に動作す
るように動作する。このバッファは主メモリ７９に書込
むべきデータを一時的に記憶する。このバッファは、バ
スが使用中ではないときに、データを主メモリに書込ま
せる。外部バッファ７８は、外部書込みバッファが空で
ある時点を指示する信号（ＥＷＢＥ＼）を信号線８８
（図１１及び図１３）に供給する。図示するように、信
号は図１３の信号線１２１を介して書込み順序付け制御
回路１２０に書込まれる。同様に信号線１２２を介して
回路１２０に結合する信号ＩＷＢＥ＼は、内部書込みバ
ッファが空である時点を指示する信号である。
【００４２】書込みバッファを使用する場合に前述のよ
うにキャッシュメモリがスヌープを実行すると、固有の
問題が起こる。この問題はメモリに書込まれるデータの
順序付けに関わるものである。問題が起こるのは、外部
から観察するという立場からいうと、スヌーピングを実
行しているキャッシュの（「他方のプロセッサ」の）ア
クセスは主メモリのアクセスと同等であるためである。
これに対し、書込みバッファの（主メモリへの書込みを
待機している）データは主メモリ更新としてはみなされ
ない。そのため、書込みバッファを伴うキャッシュがス
ヌープすることにより、メモリアクセスの順序付けの問
題が生じて来るのである。ライトバックプロトコルの場
合、連続する書込みが問題を悪化させるので、問題は一
層深刻になる。
【００４３】本発明は２つの明確に異なる書込み順序付
けモードを実行する。その１つは弱い順序付けモードと
呼ばれ、他方は強い順序付けモード（ＳＯＭ）と呼ばれ
る。リセット期間の終わりの３つのクロックサイクルの
間にＥＷＢＥ＼信号線が活動状態である場合にプロセッ
サは強い順序付けモードにロックされ、そうでない場合
には弱い順序付けモードに入る。モードを変更するとき
にはリセットが必要である。ソフトウェアが順序付けモ
ードを検査できるように、内部制御レジスタにＳＯＭビ
ットが挿入されている。図１３を参照して説明すると、
書込み順序付け制御回路１２０はリセット信号を受信
し、リセット期間中に、選択されたのが強い順序付けモ
ードであるか又は弱い順序付けモードであるかを判定す
るために信号線８８を検査する。弱い順序付けモードで
は、バッファのデータについてさえキャッシュへの書込
みが許可される。データキャッシュから修正行をフラッ
シュするとき、処理装置は同一の行と関連するデータに
ついて書込みバッファの係属中の書込みサイクルを検査
する。そのようなデータが見出されれば、データは無効
化される。従って、弱い順序付けモードにおいては、修
正行は係属中の書込みデータを含んでおり、二重記憶は
阻止される。以下の説明から明らかになるであろうが、
それは強い順序付けモードの動作とは対照的である。
【００４４】図１１を参照すると、ブロック１０２から
１０７は強い順序付けモードの間の総体的な動作を示
す。まず、ブロック１０２により示すように、プロセッ
サが書込みサイクルを要求したと仮定する。その上に、
ブロック１０３により示すように、そのプロセッサのキ
ャッシュメモリでミスが起こったと仮定する。次に、ブ
ロック１０５により示すように、データが外部バッファ
７８に書込まれるものと仮定する。このような条件の下
では、ＥＷＢＥ＼信号はハイである。そこで、ブロック
１０６により示すように、同じプロセッサ又は別のプロ
セッサが書込みサイクルを要求し、また、ブロック１０
７により示すように、そのキャッシュメモリでヒットが
起こったものとさらに仮定する。ヒットが起こると、ブ
ロック１０８により示すように、プロセッサはＥＷＢＥ
＼信号を感知することにより外部書込みバッファにデー
タが存在するか否かを判定し、さらに、ＩＷＢＥ＼信号
を感知することによりその内部書込みバッファにデータ
が存在しているか否かを判定する。上述の条件にあるよ
うにいずれかの信号がハイであれば、プロセッサはブロ
ック１０９に「ＰＵを凍結する」により示すように停止
される。ブロック１１０により示すように、全てのデー
タが外部書込みバッファ及び内部書込みバッファから主
メモリに書込まれるまで、キャッシュメモリは更新され
ない。内部書込みバッファと外部書込みバッファが空に
なれば、ブロック１１１により示すようにキャッシュを
更新して良い。
【００４５】要求された書込みが進行してキャッシュを
更新する前に、全てのバッファは空になっていなければ
ならない。ミスと関連する先の書込みが外部書込みバッ
ファに到達する前にキャッシュから主メモリへキャッシ
ュの「Ｍ」データがフラッシュされることもあるので、
内部検査を実行する。前述のように、ブロック１０７に
ついて示すヒットと関連するキャッシュの更新は、バッ
ファが空になるまで、さらには、このヒットと関連する
データが外部メモリに安全に記憶されるまでキャッシュ
には書込まれない。これは、プロセッサが書込みバッフ
ァが空になるのを待機している期間の中で行を無効化す
るのを回避するためである。
【００４６】次の例を考慮してみる。まず、書込みバッ
ファは空であると仮定する。１つのキャッシュメモリに
おける１つのデータ行は「Ｍ」状態にあり、その仮想タ
グは「Ｉ」状態にある。１度目の書込みサイクルはこの
行の物理タグをヒットし、そのためにデータキャッシュ
は更新され、データは外部バスへも送り出される。そこ
で、２度目の書込みについてこの修正行に対しヒットが
起こると仮定するが、強い順序付けを確保するために
は、まず第１にデータを外部メモリに書込まなければな
らないので、データはキャッシュメモリに書込まれな
い。そこで、スヌーピングの結果をとして修正行に対し
ヒットが起こり、そのためにその行はデータキャッシュ
から外部メモリへフラッシュされ、それによって先に述
べた２つの係属中の書込みサイクルをバイパスするもの
と仮定する。ライトバックされる行は第１の書込みデー
タを含むが第２の書込みデータを含んでおらず、データ
キャッシュのエントリは無効化される。１度目の書込み
と関連するデータは二重記憶として識別されて、要求は
打ち切られる。２度目の書込み要求は新たな記憶として
識別されて、行フラッシュの後に進行してゆく。２度目
の書込みと関連するデータはデータキャッシュをルック
アップすることを継続し、この時点では行は無効状態に
あるので、外部書込みが完了した後に、内部要求は打ち
切られる。
【００４７】図１３を参照すると、線１２５はプロセッ
サの輪郭を表わす。アドレスバスとデータバスはバス１
３０により示されている。前述の通り、ＥＷＢＥ＼信号
は信号線８８を介して回路１２０に結合し、内部書込み
バッファ空信号ＩＷＢＥ＼は信号線１２２を介して回路
１２０に結合する。回路は、キャッシュメモリ内部でヒ
ットが起こる時点を指示する入力と、書込みサイクルを
指示するための信号とをさらに受信す。強い順序付けを
選択した場合、バッファが空でない状態で書込みサイク
ルについてヒットが起こると、処理装置１５は信号線１
２４の信号により示すように凍結される。先に説明した
ように、バッファが空になれば、回路１２０は処理装置
１５を解放し、キャッシュメモリの書込みが許可され
る。以上、キャッシュメモリが処理装置及び関連装置と
共に単一の基板の上に形成されるマイクロプロセッサに
おいて特に有用である改良されたキャッシュメモリ及び
関連する回路を説明した。
【図面の簡単な説明】
【図１】本発明のキャッシュメモリと処理装置、変換装
置及び主メモリとの結合を示し、さらに、仮想タグ記憶
部と、物理タグ記憶部とを示す本発明のキャッシュメモ
リの一部のブロック線図。
【図２】図１のブロック線図により実現される論理を示
す流れ図。
【図３】本発明のキャッシュメモリで採用するラインバ
ッファを示すブロック線図。
【図４】プロセッサインタフェース、特に、本発明のキ
ャッシュメモリを含むプロセッサに印加される信号及び
そのプロセッサにより供給される信号のいくつかを示す
図。
【図５】本発明のキャッシュメモリを含むプロセッサの
端子に対してなされる接続を示す図並びにそのプロセッ
サにおけるライトスループロトコルの実現を示す状態
図。
【図６】本発明のキャッシュメモリを含むプロセッサの
端子に対してなされる接続を示す図並びにそのプロセッ
サにおけるライトバックプロトコルの実現を示す状態
図。
【図７】本発明のキャッシュメモリを含むプロセッサの
端子に対してなされる接続を示す図並びにそのプロセッ
サにおけるライトワンスプロトコルの実現を示す状態
図。
【図８】それぞれが本発明によるキャッシュメモリを含
む２つのプロセッサと、それらの相互接続を示す図。
【図９】図８のプロセッサの動作を説明するために使用
される状態図。
【図１０】Ｓ状態に対するスヌープヒットの場合の図８
のプロセッサの動作を説明するために使用される状態図
（ａ）と、Ｅ状態に対するスヌープヒットの場合の図８
のプロセッサの動作を説明するために使用される状態図
（ｂ）と、Ｅ状態に対するスヌープヒットの無効化の場
合の図８のプロセッサの動作を説明するために使用され
る状態図（ｃ）。
【図１１】強い順序付けモードの場合に図１３のブロッ
ク線図で実現される論理を示す流れ図。
【図１２】図３のラインバッファで実現される論理を示
す流れ図。
【図１３】順序付けモードの場合のキャッシュメモリ及
び関連する論理を示すブロック線図。
【符号の説明】
１５ 処理装置 １７ 内部書込みバッファ １８ 主メモリ ２０ 変換装置 ２１ 物理アドレスタグ記憶部 ２２ 仮想アドレスタグ記憶部 ２３ データキャッシュ ２５ 外部アドレスバス ２６ 外部データバス ３７ 命令タグ記憶部 ３８ 命令データキャッシュ ４２，４４ 記憶手段 ７６，７７ プロセッサ ７８ 外部書込みバッファ ７９ キャッシュメモリ ８０ バスアービトレータ ８１ 共用データバス ８２ 共用アドレスバス １２０ 書込み順序付け制御回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 処理装置と、キャッシュメモリと、前記
    処理装置からの仮想アドレスを物理アドレスに変換する
    変換装置とを有するデジタルプロセッサにおいて、 前記キャッシュメモリは、前記処理装置から仮想アドレ
    スタグフィールドを受信するように結合された仮想アド
    レスタグ記憶部を有し、その仮想アドレスタグ記憶部に
    ある仮想タグフィールドに対して一致が起こった場合に
    はデータメモリ部のアクセスをイネーブルするもので、 前記キャッシュメモリは、前記変換装置から物理アドレ
    スタグフィールドを受信するように結合された物理アド
    レスタグ記憶部をも有し、その物理アドレスタグ記憶部
    で一致が起こった場合には前記データメモリ部のアクセ
    スをイネーブルするものであることを特徴とするデジタ
    ルプロセッサ。
  2. 【請求項２】 処理装置と、キャッシュメモリと、前記
    処理装置からの仮想アドレスを物理アドレスに変換する
    変換装置とを有するデジタルプロセッサにおいて、 前記キャッシュメモリは、前記処理装置から仮想アドレ
    スタグフィールドを受信するように結合された仮想アド
    レスタグ記憶部を有し、その仮想アドレスタグ記憶部で
    一致が起こった場合にはデータメモリ部のアクセスをイ
    ネーブルするもので、 前記キャッシュメモリは、前記変換装置から物理アドレ
    スタグフィールドを受信するように結合された物理アド
    レスタグ記憶部をも有し、その物理アドレスタグ記憶部
    で一致が起こった場合には前記データメモリ部のアクセ
    スをイネーブルするもので、 前記仮想アドレスタグ記憶部と前記物理アドレスタグ記
    憶部は、前記物理アドレスタグ記憶部で一致が起こった
    ときに、仮想アドレスタグ記憶部の対応する記憶場所が
    識別されるように編成されており；前記仮想アドレスタ
    グ記憶部は、前記物理アドレスタグ記憶部が前記プロセ
    ッサの外部にあるアドレスバスから前記物理アドレスタ
    グフィールドを受信している間に、同時に前記処理装置
    から前記アドレスタグフィールドを受信することができ
    るようにしたことを特徴とするデジタルプロセッサ。
JP4298234A 1991-10-11 1992-10-12 デジタルプロセッサ Pending JPH05204756A (ja)

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