JPH05198178A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH05198178A JPH05198178A JP4156031A JP15603192A JPH05198178A JP H05198178 A JPH05198178 A JP H05198178A JP 4156031 A JP4156031 A JP 4156031A JP 15603192 A JP15603192 A JP 15603192A JP H05198178 A JPH05198178 A JP H05198178A
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- bit line
- sense amplifier
- sbl1
- capacitor
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Abstract
(57)【要約】
【目的】 センスアンプ内の各配線に付随する容量をほ
ぼ均一化した半導体メモリ装置を得る。 【構成】 センスアンプの２つのトランジスタのゲート
Ｇ１，Ｇ２をアルミ配線ＳＢＬ１，／ＳＢＬ１の延長線
上に沿って配置し、ソースＳ１，Ｓ２及びドレインＤ
１，Ｄ２をゲート電極に関してそれぞれ同一の側に設
け、ソースＳ１，Ｓ２同士をアルミ配線２で接続すると
ともに、ドレインＤ１，Ｄ２及びゲートＧ２，Ｇ１をア
ルミ配線ＳＢＬ１，／ＳＢＬ１に接続してセンスアンプ
を構成する。
ぼ均一化した半導体メモリ装置を得る。 【構成】 センスアンプの２つのトランジスタのゲート
Ｇ１，Ｇ２をアルミ配線ＳＢＬ１，／ＳＢＬ１の延長線
上に沿って配置し、ソースＳ１，Ｓ２及びドレインＤ
１，Ｄ２をゲート電極に関してそれぞれ同一の側に設
け、ソースＳ１，Ｓ２同士をアルミ配線２で接続すると
ともに、ドレインＤ１，Ｄ２及びゲートＧ２，Ｇ１をア
ルミ配線ＳＢＬ１，／ＳＢＬ１に接続してセンスアンプ
を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、大規模集積回路化され
た半導体メモリ装置に関し、特にダイナミック・ランダ
ム・アクセス・メモリ（以下ダイナミックＲＡＭと称す
る）に関するものである。
た半導体メモリ装置に関し、特にダイナミック・ランダ
ム・アクセス・メモリ（以下ダイナミックＲＡＭと称す
る）に関するものである。
【０００２】
【従来の技術】まず一般的なダイナミックＲＡＭの配置
について、図２を参照しながら説明する。図において、
ＭＣＡはメモリセルアレイ、ＷＬはワード線、ＢＬはビ
ット線、ＳＡＡはセンスアンプ列であり、ワード線ＷＬ
及びビット線ＢＬはメモリ容量に応じてメモリセルアレ
イＭＣＡ内に複数本設けられるが、ここでは各々１本の
み図示している。
について、図２を参照しながら説明する。図において、
ＭＣＡはメモリセルアレイ、ＷＬはワード線、ＢＬはビ
ット線、ＳＡＡはセンスアンプ列であり、ワード線ＷＬ
及びビット線ＢＬはメモリ容量に応じてメモリセルアレ
イＭＣＡ内に複数本設けられるが、ここでは各々１本の
み図示している。
【０００３】図２のａ，ｂ，ｃ，ｄで囲まれるセンスア
ンプ列ＳＡＡの端の部分のセンスアンプについて従来の
ものの等価回路を図３に示す。図において、ＳＢＬ１，
／ＳＢＬ１，／ＳＢＬ２は各々ビット線と接続されたセ
ンスアンプ列内のアルミ配線、１は図示しないメモリセ
ルのセルプレートを短絡するアルミ配線、ＱＳ１および
ＱＳ２はセンスアンプを構成する絶縁ゲート電界効果ト
ランジスタ（以下、ＦＥＴと称す）、Ｄ１，Ｇ１および
Ｓ１は各々ＦＥＴＱＳ１のドレイン，ゲートおよびソー
ス、Ｄ２，Ｇ２およびＳ２は各々ＦＥＴＱＳ２のドレイ
ン，ゲートおよびソース、２はセンスアンプ活性化信号
に接続されたアルミ配線であり、アルミ配線ＳＢＬ１，
／ＳＢＬ１がセンスアンプを構成するＦＥＴのドレイン
Ｄ１およびＤ２に、アルミ配線２がそのソースＳ１およ
びＳ２に接続されている。ＢＬ１及び／ＢＬ１は各々ア
ルミ配線ＳＢＬ１及び／ＳＢＬ１と接続されるビット
線、Ｓはセンスアンプ活性化信号である。なお図中のＦ
ＥＴはＮチャンネルエンハンスメント型とする。またＷ
Ｌ１及びＷＬ２はワード線であり、ＤＷＬ１及びＤＷＬ
２はダミーワード線である。ＱＣ１，ＱＣ２及びＣＣ
１，ＣＣ２はメモリセルを構成するＦＥＴ及びコンデン
サであり、ＱＤ１，ＱＤ２及びＣＤ１，ＣＤ２はダミー
セルを構成するＦＥＴ及びコンデンサである。また、Ｑ
Ｒ１及びＱＲ２はダミーセル放電用ＦＥＴであり、各々
のゲートにはダミーセルリセット信号ＲＳＴが接続され
ている。なお、アルミ配線ＳＢＬ１及び／ＳＢＬ１には
接地電位に対する浮遊容量ＣＳ１０及びＣＳ２０とアル
ミ配線ＳＢＬ１，／ＳＢＬ１相互間の線間容量ＣＳ１２
とが電気的に接続され、さらにアルミ配線ＳＢＬ１には
外側のアルミ配線１に対する線間容量ＣＳ１１が接続さ
れ、アルミ配線／ＳＢＬ１には隣りのアルミ配線／ＳＢ
Ｌ２に対する線間容量ＣＳ２３が接続される。
ンプ列ＳＡＡの端の部分のセンスアンプについて従来の
ものの等価回路を図３に示す。図において、ＳＢＬ１，
／ＳＢＬ１，／ＳＢＬ２は各々ビット線と接続されたセ
ンスアンプ列内のアルミ配線、１は図示しないメモリセ
ルのセルプレートを短絡するアルミ配線、ＱＳ１および
ＱＳ２はセンスアンプを構成する絶縁ゲート電界効果ト
ランジスタ（以下、ＦＥＴと称す）、Ｄ１，Ｇ１および
Ｓ１は各々ＦＥＴＱＳ１のドレイン，ゲートおよびソー
ス、Ｄ２，Ｇ２およびＳ２は各々ＦＥＴＱＳ２のドレイ
ン，ゲートおよびソース、２はセンスアンプ活性化信号
に接続されたアルミ配線であり、アルミ配線ＳＢＬ１，
／ＳＢＬ１がセンスアンプを構成するＦＥＴのドレイン
Ｄ１およびＤ２に、アルミ配線２がそのソースＳ１およ
びＳ２に接続されている。ＢＬ１及び／ＢＬ１は各々ア
ルミ配線ＳＢＬ１及び／ＳＢＬ１と接続されるビット
線、Ｓはセンスアンプ活性化信号である。なお図中のＦ
ＥＴはＮチャンネルエンハンスメント型とする。またＷ
Ｌ１及びＷＬ２はワード線であり、ＤＷＬ１及びＤＷＬ
２はダミーワード線である。ＱＣ１，ＱＣ２及びＣＣ
１，ＣＣ２はメモリセルを構成するＦＥＴ及びコンデン
サであり、ＱＤ１，ＱＤ２及びＣＤ１，ＣＤ２はダミー
セルを構成するＦＥＴ及びコンデンサである。また、Ｑ
Ｒ１及びＱＲ２はダミーセル放電用ＦＥＴであり、各々
のゲートにはダミーセルリセット信号ＲＳＴが接続され
ている。なお、アルミ配線ＳＢＬ１及び／ＳＢＬ１には
接地電位に対する浮遊容量ＣＳ１０及びＣＳ２０とアル
ミ配線ＳＢＬ１，／ＳＢＬ１相互間の線間容量ＣＳ１２
とが電気的に接続され、さらにアルミ配線ＳＢＬ１には
外側のアルミ配線１に対する線間容量ＣＳ１１が接続さ
れ、アルミ配線／ＳＢＬ１には隣りのアルミ配線／ＳＢ
Ｌ２に対する線間容量ＣＳ２３が接続される。
【０００４】従来、ダイナミックＲＡＭの読出し動作時
における誤動作を防止するために、対をなすビット線Ｂ
Ｌと／ＢＬの容量を平衡させることが行なわれている。
における誤動作を防止するために、対をなすビット線Ｂ
Ｌと／ＢＬの容量を平衡させることが行なわれている。
【０００５】例えば、特開昭５８−１１１１８３号公報
にも、対をなすビット線ＢＬと／ＢＬに付随する容量の
平衡化が考慮され、さらに、メモリセル及びセンスアン
プが接続されているダミービット線を配置することによ
って、メモリセルアレイの最側端のビット線に付随する
容量を、隣接のビット線に付随する容量と等しくしよう
とする考え方が示されている。
にも、対をなすビット線ＢＬと／ＢＬに付随する容量の
平衡化が考慮され、さらに、メモリセル及びセンスアン
プが接続されているダミービット線を配置することによ
って、メモリセルアレイの最側端のビット線に付随する
容量を、隣接のビット線に付随する容量と等しくしよう
とする考え方が示されている。
【０００６】しかるに、本件発明者が種々検討を行なっ
たところ、対をなすビット線ＢＬと／ＢＬに付随する容
量の平衡をとるには、メモリアレイ内に位置するビット
線ＢＬと／ＢＬだけを考慮したのでは不十分であり、セ
ンスアンプ列内に配置されるアルミ配線ＳＢＬ１と／Ｓ
ＢＬ１に付随する容量についても考慮しなければ、結果
としてビット線ＢＬと／ＢＬに付随する容量に不平衡が
生じてしまうことが分かった。
たところ、対をなすビット線ＢＬと／ＢＬに付随する容
量の平衡をとるには、メモリアレイ内に位置するビット
線ＢＬと／ＢＬだけを考慮したのでは不十分であり、セ
ンスアンプ列内に配置されるアルミ配線ＳＢＬ１と／Ｓ
ＢＬ１に付随する容量についても考慮しなければ、結果
としてビット線ＢＬと／ＢＬに付随する容量に不平衡が
生じてしまうことが分かった。
【０００７】この点について、例えば、アルミ配線ＳＢ
Ｌ１に付随する容量がアルミ配線／ＳＢＬ１に付随する
容量より大きく、結果としてビット線ＢＬに付随する容
量がビット線／ＢＬより大きくなってしまった場合につ
いて、ダイナミックＲＡＭの動作を図３のメモリセルの
コンデンサＣＣ１の記憶内容を読み出す場合について、
図３及びビット線と／ビット線に接続されたアルミ配線
の動作波形図である図４を参照しながら説明する。
Ｌ１に付随する容量がアルミ配線／ＳＢＬ１に付随する
容量より大きく、結果としてビット線ＢＬに付随する容
量がビット線／ＢＬより大きくなってしまった場合につ
いて、ダイナミックＲＡＭの動作を図３のメモリセルの
コンデンサＣＣ１の記憶内容を読み出す場合について、
図３及びビット線と／ビット線に接続されたアルミ配線
の動作波形図である図４を参照しながら説明する。
【０００８】ここではまず、コンデンサＣＣ１の記憶内
容が“１”であるとする。最初にダミーセルリセット信
号ＲＳＴが“Ｈ”になり、ＦＥＴＱＲ１及びＱＲ２がオ
ンしてコンデンサＣＤ１及びＣＤ２が放電される。ま
た、ビット線ＢＬ１及び／ＢＬ１は図示しないプリチャ
ージ手段により“Ｈ”レベルにプリチャージされる。次
にダミーセルリセット信号ＲＳＴが“Ｌ”になった後、
時刻ｔ０においてワード線ＷＬ１及びダミーワード線Ｄ
ＷＬ２が“Ｈ”になりＦＥＴＱＣ１及びＱＤ２がオンし
てビット線ＢＬ１及びアルミ配線ＳＢＬ１とコンデンサ
ＣＣ１，ビット線／ＢＬ１及びアルミ配線／ＳＢＬ１と
コンデンサＣＤ２とが接続される。この動作によりアル
ミ配線ＳＢＬ１に接続された浮遊容量ＣＳ１０，線間容
量ＣＳ１１及びＣＳ１２に蓄えられた電荷とコンデンサ
ＣＣ１に蓄えられた電荷とが平均化され、同時にアルミ
配線／ＳＢＬ１に接続された浮遊容量ＣＳ２０，線間容
量ＣＳ２３及びＣＳ１２に蓄えられた電荷とコンデンサ
ＣＤ２に蓄えられた電荷とが平均化される。なおこのと
き、アルミ配線ＳＢＬ１及び／ＳＢＬ１部分を除くビッ
ト線ＢＬ１及び／ＢＬ１に付随する容量はほぼ等しくな
るように配置されているためにこれらの容量については
ここでは特に考慮していない。
容が“１”であるとする。最初にダミーセルリセット信
号ＲＳＴが“Ｈ”になり、ＦＥＴＱＲ１及びＱＲ２がオ
ンしてコンデンサＣＤ１及びＣＤ２が放電される。ま
た、ビット線ＢＬ１及び／ＢＬ１は図示しないプリチャ
ージ手段により“Ｈ”レベルにプリチャージされる。次
にダミーセルリセット信号ＲＳＴが“Ｌ”になった後、
時刻ｔ０においてワード線ＷＬ１及びダミーワード線Ｄ
ＷＬ２が“Ｈ”になりＦＥＴＱＣ１及びＱＤ２がオンし
てビット線ＢＬ１及びアルミ配線ＳＢＬ１とコンデンサ
ＣＣ１，ビット線／ＢＬ１及びアルミ配線／ＳＢＬ１と
コンデンサＣＤ２とが接続される。この動作によりアル
ミ配線ＳＢＬ１に接続された浮遊容量ＣＳ１０，線間容
量ＣＳ１１及びＣＳ１２に蓄えられた電荷とコンデンサ
ＣＣ１に蓄えられた電荷とが平均化され、同時にアルミ
配線／ＳＢＬ１に接続された浮遊容量ＣＳ２０，線間容
量ＣＳ２３及びＣＳ１２に蓄えられた電荷とコンデンサ
ＣＤ２に蓄えられた電荷とが平均化される。なおこのと
き、アルミ配線ＳＢＬ１及び／ＳＢＬ１部分を除くビッ
ト線ＢＬ１及び／ＢＬ１に付随する容量はほぼ等しくな
るように配置されているためにこれらの容量については
ここでは特に考慮していない。
【０００９】一般にメモリセルのコンデンサＣＣ１の容
量はダミーセルのコンデンサＣＤ２より大きく作られて
おり、かつメモリセルのコンデンサＣＣ１の記憶内容が
“１”，ダミーセルのコンデンサＣＤ２は放電されて
“０”と同様の状態であるので、ビット線ＢＬ１の電位
はビット線／ＢＬ１の電位よりも高くなる。このとき、
上記のようにビット線ＢＬ１に接続された全容量ＣＢＬ
１はビット線／ＢＬ１に接続された全容量／ＣＢＬ１よ
りも大きいため、“Ｈ”レベルにプリチャージされたビ
ット線ＢＬ１の電位は変動を受けにくい。
量はダミーセルのコンデンサＣＤ２より大きく作られて
おり、かつメモリセルのコンデンサＣＣ１の記憶内容が
“１”，ダミーセルのコンデンサＣＤ２は放電されて
“０”と同様の状態であるので、ビット線ＢＬ１の電位
はビット線／ＢＬ１の電位よりも高くなる。このとき、
上記のようにビット線ＢＬ１に接続された全容量ＣＢＬ
１はビット線／ＢＬ１に接続された全容量／ＣＢＬ１よ
りも大きいため、“Ｈ”レベルにプリチャージされたビ
ット線ＢＬ１の電位は変動を受けにくい。
【００１０】次に時刻ｔ１においてセンスアンプ駆動信
号Ｓが“Ｌ”になりセンスアンプが活性化されると、こ
のとき上記のように、ビット線ＢＬ１、即ちＦＥＴＱＳ
２のゲート電位はビット線／ＢＬ１、即ちＦＥＴＱＳ１
のゲート電位よりも高いため、ＦＥＴＱＳ２はオン、Ｆ
ＥＴＱＳ１はオフして図４(a) に示すようにビット線／
ＢＬ１の電位はさらに低くなり、その結果、ビット線Ｂ
Ｌ１にメモリセルのコンデンサＣＣ１の記憶内容“１”
が正しく読み出される。
号Ｓが“Ｌ”になりセンスアンプが活性化されると、こ
のとき上記のように、ビット線ＢＬ１、即ちＦＥＴＱＳ
２のゲート電位はビット線／ＢＬ１、即ちＦＥＴＱＳ１
のゲート電位よりも高いため、ＦＥＴＱＳ２はオン、Ｆ
ＥＴＱＳ１はオフして図４(a) に示すようにビット線／
ＢＬ１の電位はさらに低くなり、その結果、ビット線Ｂ
Ｌ１にメモリセルのコンデンサＣＣ１の記憶内容“１”
が正しく読み出される。
【００１１】次にメモリセルのコンデンサＣＣ１の記憶
内容が“０”である場合の読み出し動作について説明す
る。この場合のダミーセルのコンデンサの放電，ビット
線のプリチャージ，ワード線及びダミーワード線が
“Ｈ”になる動作は上記の場合と同様に行われる。
内容が“０”である場合の読み出し動作について説明す
る。この場合のダミーセルのコンデンサの放電，ビット
線のプリチャージ，ワード線及びダミーワード線が
“Ｈ”になる動作は上記の場合と同様に行われる。
【００１２】今、ビット線ＢＬ１及びアルミ配線ＳＢＬ
１とコンデンサＣＣ１とが接続され、ビット線／ＢＬ１
及びアルミ配線／ＳＢＬ１とコンデンサＣＤ２とが接続
されると、コンデンサＣＣ１の記憶内容は“０”であ
り、またコンデンサＣＤ２も放電されて“０”と同様の
状態であるので、ビット線ＢＬ１及びビット線／ＢＬ１
の電位はともに低くなる。このとき、コンデンサＣＣ１
の容量はコンデンサＣＤ２の容量に比べ大きく作られて
いるが、上記のようにビット線／ＢＬ１に付随する容量
Ｃ／ＢＬ１とビット線ＢＬ１に付随する容量ＣＢＬ１と
の間にＣＢＬ１＞Ｃ／ＢＬ１なる関係があり、この差が
大きい場合には図４(b) に示すようにビット線ＢＬ１の
電位がビット線／ＢＬ１の電位よりも高くなってしま
う。従ってＦＥＴＱＳ２がオン，ＦＥＴＱＳ１がオフし
てしまうために、ビット線ＢＬ１の電位は図４(b) の破
線のようにはならず、逆にビット線／ＢＬ１の電流がさ
らに低くなり、その結果、ビット線ＢＬ１は“１”が読
み出されてしまい、読み出しエラーがおこる。
１とコンデンサＣＣ１とが接続され、ビット線／ＢＬ１
及びアルミ配線／ＳＢＬ１とコンデンサＣＤ２とが接続
されると、コンデンサＣＣ１の記憶内容は“０”であ
り、またコンデンサＣＤ２も放電されて“０”と同様の
状態であるので、ビット線ＢＬ１及びビット線／ＢＬ１
の電位はともに低くなる。このとき、コンデンサＣＣ１
の容量はコンデンサＣＤ２の容量に比べ大きく作られて
いるが、上記のようにビット線／ＢＬ１に付随する容量
Ｃ／ＢＬ１とビット線ＢＬ１に付随する容量ＣＢＬ１と
の間にＣＢＬ１＞Ｃ／ＢＬ１なる関係があり、この差が
大きい場合には図４(b) に示すようにビット線ＢＬ１の
電位がビット線／ＢＬ１の電位よりも高くなってしま
う。従ってＦＥＴＱＳ２がオン，ＦＥＴＱＳ１がオフし
てしまうために、ビット線ＢＬ１の電位は図４(b) の破
線のようにはならず、逆にビット線／ＢＬ１の電流がさ
らに低くなり、その結果、ビット線ＢＬ１は“１”が読
み出されてしまい、読み出しエラーがおこる。
【００１３】
【発明が解決しようとする課題】従来の半導体メモリ装
置は以上のように構成されており、前記のようにメモリ
セルアレイ内のビット線に付随する容量が平衡化されて
いても、センスアンプ内の配線に付随する容量が平衡化
されていないために、ビット線に付随する容量が異なっ
てしまい、読出しエラーがおこるという問題があった。
置は以上のように構成されており、前記のようにメモリ
セルアレイ内のビット線に付随する容量が平衡化されて
いても、センスアンプ内の配線に付随する容量が平衡化
されていないために、ビット線に付随する容量が異なっ
てしまい、読出しエラーがおこるという問題があった。
【００１４】本発明はかかる問題点に鑑みてなされたも
ので、センスアンプ内のビット線に接続された配線に付
随する容量を平衡化させることにより、メモリセルの内
容を読出す場合のエラーの発生を抑制できる半導体メモ
リ装置を提供することを目的とする。
ので、センスアンプ内のビット線に接続された配線に付
随する容量を平衡化させることにより、メモリセルの内
容を読出す場合のエラーの発生を抑制できる半導体メモ
リ装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明に係る半導体メモ
リ装置は、各センスアンプの第１及び第２のトランジス
タを対応したビット線対の延長線上に沿って配置すると
ともに、各センスアンプの第１及び第２のトランジスタ
におけるゲート電極をともに同一方向に延在して配置
し、かつ各センスアンプの第１及び第２のトランジスタ
におけるソース領域をともにそれぞれのゲート電極に対
して同一側である第１の側に設けるとともに、各センス
アンプの第１及び第２のトランジスタにおけるドレイン
領域をともにそれぞれのゲート電極に対して同一側であ
る第２の側に設け、さらに、各センスアンプの第１及び
第２のトランジスタにおけるソース領域を電気的に接続
し、かつ、各センスアンプの第１のトランジスタのドレ
イン領域及び第２のトランジスタのゲート電極を、対応
したビット線対の一方のビット線に、第１及び第２のト
ランジスタ上に配置される第１の配線層によって電気的
に接続し、さらに、各センスアンプの第２のトランジス
タのドレイン領域及び第１のトランジスタのゲート電極
を、対応したビット線対の他方のビット線に、第１及び
第２のトランジスタ上に配置される第２の配線層によっ
て電気的に接続することにより、各センスアンプを構成
するようにしたものである。
リ装置は、各センスアンプの第１及び第２のトランジス
タを対応したビット線対の延長線上に沿って配置すると
ともに、各センスアンプの第１及び第２のトランジスタ
におけるゲート電極をともに同一方向に延在して配置
し、かつ各センスアンプの第１及び第２のトランジスタ
におけるソース領域をともにそれぞれのゲート電極に対
して同一側である第１の側に設けるとともに、各センス
アンプの第１及び第２のトランジスタにおけるドレイン
領域をともにそれぞれのゲート電極に対して同一側であ
る第２の側に設け、さらに、各センスアンプの第１及び
第２のトランジスタにおけるソース領域を電気的に接続
し、かつ、各センスアンプの第１のトランジスタのドレ
イン領域及び第２のトランジスタのゲート電極を、対応
したビット線対の一方のビット線に、第１及び第２のト
ランジスタ上に配置される第１の配線層によって電気的
に接続し、さらに、各センスアンプの第２のトランジス
タのドレイン領域及び第１のトランジスタのゲート電極
を、対応したビット線対の他方のビット線に、第１及び
第２のトランジスタ上に配置される第２の配線層によっ
て電気的に接続することにより、各センスアンプを構成
するようにしたものである。
【００１６】
【作用】本発明においては、半導体メモリ装置に含まれ
る各センスアンプを、上述のような配置，接続により構
成することにより、各センスアンプの第１，第２のトラ
ンジスタのゲート電極が対応するビット線対の延長線上
に沿って配置され、しかもその延在する２つのゲート電
極の一方の側および他方の側に各トランジスタのソース
およびドレインが、対応するビット線対の延長線上に沿
って配置されるようにしたので、センスアンプ内の各配
線に付随する容量がほぼ均一化され、読出しエラーの発
生がより抑制される。
る各センスアンプを、上述のような配置，接続により構
成することにより、各センスアンプの第１，第２のトラ
ンジスタのゲート電極が対応するビット線対の延長線上
に沿って配置され、しかもその延在する２つのゲート電
極の一方の側および他方の側に各トランジスタのソース
およびドレインが、対応するビット線対の延長線上に沿
って配置されるようにしたので、センスアンプ内の各配
線に付随する容量がほぼ均一化され、読出しエラーの発
生がより抑制される。
【００１７】
【実施例】以下、本発明の一実施例を図について説明す
る。図１は本発明の一実施例による半導体メモリ装置の
構成を示す平面図であり、図２のように配置されたダイ
ナミックＲＡＭのセンスアンプ列ＳＡＡの端のａ，ｂ，
ｃ，ｄで囲まれた部分を示している。図１において、Ｓ
ＢＬ１、／ＳＢＬ１，…，／ＳＢＬ３は各々ビット線と
接続された、センスアンプ内のアルミ配線、３は図示し
ないメモリセルのセルプレートを短絡するアルミ配線、
Ｇ１，…，Ｇ６はセンスアンプを構成するＦＥＴのゲー
ト、Ｄ１，…，Ｄ６はセンスアンプを構成するＦＥＴの
ドレイン、Ｓ１，…，Ｓ６はセンスアンプを構成するＦ
ＥＴのソース、２はセンスアンプを構成するＦＥＴのソ
ースを共通にセンスアンプ活性化信号に接続するアルミ
配線であり、アルミ配線ＳＢＬ１、／ＳＢＬ１，…，／
ＳＢＬ３がセンスアンプを構成するＦＥＴのドレインに
接続されている。
る。図１は本発明の一実施例による半導体メモリ装置の
構成を示す平面図であり、図２のように配置されたダイ
ナミックＲＡＭのセンスアンプ列ＳＡＡの端のａ，ｂ，
ｃ，ｄで囲まれた部分を示している。図１において、Ｓ
ＢＬ１、／ＳＢＬ１，…，／ＳＢＬ３は各々ビット線と
接続された、センスアンプ内のアルミ配線、３は図示し
ないメモリセルのセルプレートを短絡するアルミ配線、
Ｇ１，…，Ｇ６はセンスアンプを構成するＦＥＴのゲー
ト、Ｄ１，…，Ｄ６はセンスアンプを構成するＦＥＴの
ドレイン、Ｓ１，…，Ｓ６はセンスアンプを構成するＦ
ＥＴのソース、２はセンスアンプを構成するＦＥＴのソ
ースを共通にセンスアンプ活性化信号に接続するアルミ
配線であり、アルミ配線ＳＢＬ１、／ＳＢＬ１，…，／
ＳＢＬ３がセンスアンプを構成するＦＥＴのドレインに
接続されている。
【００１８】なお、図１の図示から明らかな如く、各ビ
ット線対に対応した各センスアンプを構成する２つのト
ランジスタ、例えば、ゲートＧ１とソースＳ１とドレイ
ンＤ１とによって構成されるトランジスタと、ゲートＧ
２とソースＳ２とドレインＤ２とによって構成されるト
ランジスタは、対応したビット線対の延長線上に沿って
配置されているものである。
ット線対に対応した各センスアンプを構成する２つのト
ランジスタ、例えば、ゲートＧ１とソースＳ１とドレイ
ンＤ１とによって構成されるトランジスタと、ゲートＧ
２とソースＳ２とドレインＤ２とによって構成されるト
ランジスタは、対応したビット線対の延長線上に沿って
配置されているものである。
【００１９】本実施例のダイナミックＲＡＭでは図１に
示すように、ある繰り返し周期をもって隣りあうセンス
アンプ内のアルミ配線同士の間隔ｄ１，ｄ２及びｄ３が
各センスアンプ同士で等しくなるように配置されてお
り、さらにセンスアンプ列ＳＡＡの最も外側のセンスア
ンプのアルミ配線ＳＢＬ１と、さらにその外側に配置さ
れたアルミ配線３との間隔もｄ１，ｄ２及びｄ３に等し
くなるように配置されている。
示すように、ある繰り返し周期をもって隣りあうセンス
アンプ内のアルミ配線同士の間隔ｄ１，ｄ２及びｄ３が
各センスアンプ同士で等しくなるように配置されてお
り、さらにセンスアンプ列ＳＡＡの最も外側のセンスア
ンプのアルミ配線ＳＢＬ１と、さらにその外側に配置さ
れたアルミ配線３との間隔もｄ１，ｄ２及びｄ３に等し
くなるように配置されている。
【００２０】また、図１に示されるように、互いに並行
して配置された構成の対をなすビット線に接続されるセ
ンスアンプを構成する２つのＦＥＴは、そのゲートはと
もに同一方向、図１の図示から明らかな如く、アルミ配
線の延長線方向に延在して配置され、しかもゲートに対
してドレインおよびソースが同じ側に配置されている。
すなわち、対をなすアルミ配線ＳＢＬ１および／ＳＢＬ
１が接続されるＦＥＴのドレインＤ１およびＤ２は、と
もにゲートＧ１およびＧ２の一方の側、つまり図１の図
示から明らかな如く、図示下側に配置され、ソースＳ１
およびＳ２はともに反対側、つまり図１の図示から明ら
かな如く、図示上側に配置されている。また、他の対を
なすアルミ配線についても同様に配置されている。これ
によって、製造に際して、図中破線で示す拡散領域と斜
線で示すゲートとのマスクのずれが発生した場合でも、
対をなすアルミ配線、例えばＳＢＬ１と／ＳＢＬ１に接
続されるドレイン領域、例えばＤ１とＤ２の面積がとも
に増減するため、同じ面積になり、容量に不平衡を生じ
ない。
して配置された構成の対をなすビット線に接続されるセ
ンスアンプを構成する２つのＦＥＴは、そのゲートはと
もに同一方向、図１の図示から明らかな如く、アルミ配
線の延長線方向に延在して配置され、しかもゲートに対
してドレインおよびソースが同じ側に配置されている。
すなわち、対をなすアルミ配線ＳＢＬ１および／ＳＢＬ
１が接続されるＦＥＴのドレインＤ１およびＤ２は、と
もにゲートＧ１およびＧ２の一方の側、つまり図１の図
示から明らかな如く、図示下側に配置され、ソースＳ１
およびＳ２はともに反対側、つまり図１の図示から明ら
かな如く、図示上側に配置されている。また、他の対を
なすアルミ配線についても同様に配置されている。これ
によって、製造に際して、図中破線で示す拡散領域と斜
線で示すゲートとのマスクのずれが発生した場合でも、
対をなすアルミ配線、例えばＳＢＬ１と／ＳＢＬ１に接
続されるドレイン領域、例えばＤ１とＤ２の面積がとも
に増減するため、同じ面積になり、容量に不平衡を生じ
ない。
【００２１】従って、図３に示すセンスアンプ部の等価
回路図において、センスアンプ内のアルミ配線ＳＢＬ１
及び／ＳＢＬ１に付随する容量はほぼ等しくなり、ひい
ては、ビット線ＢＬ１に付随する全容量ＣＢＬ１とビッ
ト線／ＢＬ１に付随する全容量Ｃ／ＢＬ１とはほぼ等し
くなる。
回路図において、センスアンプ内のアルミ配線ＳＢＬ１
及び／ＳＢＬ１に付随する容量はほぼ等しくなり、ひい
ては、ビット線ＢＬ１に付随する全容量ＣＢＬ１とビッ
ト線／ＢＬ１に付随する全容量Ｃ／ＢＬ１とはほぼ等し
くなる。
【００２２】次に、本実施例によるダイナミックＲＡＭ
の動作を図３のメモリセルのコンデンサＣＣ１の記憶内
容を読み出す場合について、図３及びビット線の動作波
形図である図５を参照しながら説明する。
の動作を図３のメモリセルのコンデンサＣＣ１の記憶内
容を読み出す場合について、図３及びビット線の動作波
形図である図５を参照しながら説明する。
【００２３】ここではまずコンデンサＣＣ１の記憶内容
が“１”であるとする。最初にダミーリセット信号ＲＳ
Ｔが“Ｈ”になり、ＦＥＴＱＲ１及びＱＲ２がオンして
コンデンサＣＤ１及びＣＤ２が放電され、また、ビット
線ＢＬ１及び／ＢＬ１は図示しないプリチャージ手段に
より“Ｈ”レベルにプリチャージされる。次に、ダミー
セルリセット信号ＲＳＴが“Ｌ”になった後、時刻ｔ０
において、ワード線ＷＬ１及びダミーワード線ＤＷＬ２
が“Ｈ”になり、ＦＥＴＱＣ１及びＱＤ２がオンしてビ
ット線ＢＬ１及びアルミ配線ＳＢＬ１とコンデンサＣＣ
１とが接続され、また、ビット線／ＢＬ１及びアルミ配
線／ＳＢＬ１とコンデンサＣＤ２とが接続される。この
動作によりアルミ配線ＳＢＬ１に接続された浮遊容量Ｃ
Ｓ１０，線間容量ＣＳ１１及びＣＳ１２に蓄えられた電
荷とコンデンサＣＣ１に蓄えられた電荷とが平均化さ
れ、同時にアルミ配線／ＳＢＬ１に接続された浮遊容量
ＣＳ２０，線間容量ＣＳ２３及びＣＳ１２に蓄えられた
電荷とコンデンサＣＤ２に蓄えられた電荷とが平均化さ
れる。このとき、アルミ配線ＳＢＬ１及び／ＳＢＬ１部
分を除くビット線ＢＬ１及び／ＢＬ１に付随する容量は
既にほぼ等しくなるように配置されているためにこれら
についてはここでは考慮していない。
が“１”であるとする。最初にダミーリセット信号ＲＳ
Ｔが“Ｈ”になり、ＦＥＴＱＲ１及びＱＲ２がオンして
コンデンサＣＤ１及びＣＤ２が放電され、また、ビット
線ＢＬ１及び／ＢＬ１は図示しないプリチャージ手段に
より“Ｈ”レベルにプリチャージされる。次に、ダミー
セルリセット信号ＲＳＴが“Ｌ”になった後、時刻ｔ０
において、ワード線ＷＬ１及びダミーワード線ＤＷＬ２
が“Ｈ”になり、ＦＥＴＱＣ１及びＱＤ２がオンしてビ
ット線ＢＬ１及びアルミ配線ＳＢＬ１とコンデンサＣＣ
１とが接続され、また、ビット線／ＢＬ１及びアルミ配
線／ＳＢＬ１とコンデンサＣＤ２とが接続される。この
動作によりアルミ配線ＳＢＬ１に接続された浮遊容量Ｃ
Ｓ１０，線間容量ＣＳ１１及びＣＳ１２に蓄えられた電
荷とコンデンサＣＣ１に蓄えられた電荷とが平均化さ
れ、同時にアルミ配線／ＳＢＬ１に接続された浮遊容量
ＣＳ２０，線間容量ＣＳ２３及びＣＳ１２に蓄えられた
電荷とコンデンサＣＤ２に蓄えられた電荷とが平均化さ
れる。このとき、アルミ配線ＳＢＬ１及び／ＳＢＬ１部
分を除くビット線ＢＬ１及び／ＢＬ１に付随する容量は
既にほぼ等しくなるように配置されているためにこれら
についてはここでは考慮していない。
【００２４】一般にメモリセルのコンデンサＣＣ１の容
量はダミーセルのコンデンサＣＤ２よりも大きく作られ
ており、メモリセルのコンデンサＣＣ１の記憶内容が
“１”であり、ダミーセルのコンデンサＣＤ２は放電さ
れて“０”と同様の状態になっているので、ビット線Ｂ
Ｌ１の電位はビット線／ＢＬ１の電位よりも高くなる。
量はダミーセルのコンデンサＣＤ２よりも大きく作られ
ており、メモリセルのコンデンサＣＣ１の記憶内容が
“１”であり、ダミーセルのコンデンサＣＤ２は放電さ
れて“０”と同様の状態になっているので、ビット線Ｂ
Ｌ１の電位はビット線／ＢＬ１の電位よりも高くなる。
【００２５】時刻ｔ１においてセンスアンプ活性化信号
Ｓが“Ｌ”になりセンスアンプが活性化される。このと
き、上記のようにビット線ＢＬ１の電位、即ちＦＥＴＱ
Ｓ２のゲート電位はビット線／ＢＬ１の電位、即ちＦＥ
ＴＱＳ１のゲート電位よりも高いため、ＦＥＴＱＳ２は
オン，ＦＥＴＱＳ１はオフして図５(a) に示すようにビ
ット線／ＢＬ１の電位はさらに低くなり、ビット線ＢＬ
１にメモリセルのコンデンサＣＣ１の記憶内容“１”が
正しく読み出される。
Ｓが“Ｌ”になりセンスアンプが活性化される。このと
き、上記のようにビット線ＢＬ１の電位、即ちＦＥＴＱ
Ｓ２のゲート電位はビット線／ＢＬ１の電位、即ちＦＥ
ＴＱＳ１のゲート電位よりも高いため、ＦＥＴＱＳ２は
オン，ＦＥＴＱＳ１はオフして図５(a) に示すようにビ
ット線／ＢＬ１の電位はさらに低くなり、ビット線ＢＬ
１にメモリセルのコンデンサＣＣ１の記憶内容“１”が
正しく読み出される。
【００２６】次にメモリセルのコンデンサＣＣ１の記憶
内容が“０”である場合の読み出し動作について説明す
る。この場合の、ダミーセルのコンデンサの放電，ビッ
ト線のプリチャージ，ワード線及びダミーワード線が
“Ｈ”になる動作は上記と同様に行われる。今、ビット
線ＢＬ１及びアルミ配線ＳＢＬ１とコンデンサＣＣ１と
が接続され、ビット線／ＢＬ１及びアルミ配線／ＳＢＬ
１とコンデンサＣＤ２とが接続されると、コンデンサＣ
Ｃ１の記憶内容は“０”であり、またコンデンサＣＤ２
も放電されて“０”と同様の状態であるので、ビット線
ＢＬ１及び／ＢＬ１の電位はともに低くなる。
内容が“０”である場合の読み出し動作について説明す
る。この場合の、ダミーセルのコンデンサの放電，ビッ
ト線のプリチャージ，ワード線及びダミーワード線が
“Ｈ”になる動作は上記と同様に行われる。今、ビット
線ＢＬ１及びアルミ配線ＳＢＬ１とコンデンサＣＣ１と
が接続され、ビット線／ＢＬ１及びアルミ配線／ＳＢＬ
１とコンデンサＣＤ２とが接続されると、コンデンサＣ
Ｃ１の記憶内容は“０”であり、またコンデンサＣＤ２
も放電されて“０”と同様の状態であるので、ビット線
ＢＬ１及び／ＢＬ１の電位はともに低くなる。
【００２７】このとき、コンデンサＣＣ１の容量はコン
デンサＣＤ２の容量に比べて大きく作られており、ま
た、上記のようにビット線ＢＬ１及びビット線／ＢＬ１
に付随する容量はほぼ等しいので、ビット線ＢＬ１の電
位はビット線／ＢＬ１の電位よりも確実に低くなる。従
って図５(b) に示すようにビット線ＢＬ１の電位はビッ
ト線／ＢＬ１の電位より低くなり、従ってビット線ＢＬ
１にはメモリセルのコンデンサＣＣ１の記憶内容“０”
が正常に読み出される。
デンサＣＤ２の容量に比べて大きく作られており、ま
た、上記のようにビット線ＢＬ１及びビット線／ＢＬ１
に付随する容量はほぼ等しいので、ビット線ＢＬ１の電
位はビット線／ＢＬ１の電位よりも確実に低くなる。従
って図５(b) に示すようにビット線ＢＬ１の電位はビッ
ト線／ＢＬ１の電位より低くなり、従ってビット線ＢＬ
１にはメモリセルのコンデンサＣＣ１の記憶内容“０”
が正常に読み出される。
【００２８】なお、上記実施例ではビット線，センスア
ンプ内の配線及びその外側の配線がアルミニウムで形成
されたものの場合について説明したが、他の材料で形成
するようにしてもよく、上記実施例と同様の効果を奏す
る。
ンプ内の配線及びその外側の配線がアルミニウムで形成
されたものの場合について説明したが、他の材料で形成
するようにしてもよく、上記実施例と同様の効果を奏す
る。
【００２９】また上記実施例ではビット線及びセンスア
ンプ内の配線とその外側の配線とを同一材料により形成
したが、該外側の配線の位置及び側辺形状を適宜選択す
ることにより、該外側の配線のみビット線及びセンスア
ンプ内の配線とは異なる材料で形成することもできる。
ンプ内の配線とその外側の配線とを同一材料により形成
したが、該外側の配線の位置及び側辺形状を適宜選択す
ることにより、該外側の配線のみビット線及びセンスア
ンプ内の配線とは異なる材料で形成することもできる。
【００３０】また、上記実施例ではＦＥＴはＮチャンネ
ルＦＥＴであるとしたが、ＰチャンネルＦＥＴやコンプ
リメンタリＭＩＳＦＥＴ，さらにはバイポーラトランジ
スタであってもよく、上記実施例と同様の効果が得られ
る。
ルＦＥＴであるとしたが、ＰチャンネルＦＥＴやコンプ
リメンタリＭＩＳＦＥＴ，さらにはバイポーラトランジ
スタであってもよく、上記実施例と同様の効果が得られ
る。
【００３１】また、上記実施例ではダイナミックＲＡＭ
を例にとって説明したが、スタティックＲＡＭ等の他の
メモリであってもよく、上記実施例と同様の効果が得ら
れる。
を例にとって説明したが、スタティックＲＡＭ等の他の
メモリであってもよく、上記実施例と同様の効果が得ら
れる。
【００３２】
【発明の効果】以上のように、この発明に係る半導体メ
モリ装置によれば、メモリセルアレイ内の各ビット線に
付随する容量がほぼ等しいメモリ装置において、センス
アンプ内の各配線に付随する容量をほぼ均一化するよう
にしたので、各ビット線に付随する容量がより均一化さ
れ、ビット線に接続されたメモリセルの内容を読み出す
場合のエラーの発生をより完全に抑制できる効果があ
る。
モリ装置によれば、メモリセルアレイ内の各ビット線に
付随する容量がほぼ等しいメモリ装置において、センス
アンプ内の各配線に付随する容量をほぼ均一化するよう
にしたので、各ビット線に付随する容量がより均一化さ
れ、ビット線に接続されたメモリセルの内容を読み出す
場合のエラーの発生をより完全に抑制できる効果があ
る。
【図１】本発明の一実施例による半導体メモリ装置を示
す平面図。
す平面図。
【図２】ダイナミックＲＡＭの配置図。
【図３】メモリセルとセンスアンプとの接続を示す等価
回路図。
回路図。
【図４】従来のダイナミックＲＡＭの動作の一部を示す
波形図。
波形図。
【図５】図１の装置の動作の一部を示す波形図。
ＭＣＡ メモリセルアレイ ＳＡＡ センスアンプ列 ＢＬ１，／ＢＬ１ ビット線 ＳＢＬ１，／ＳＢＬ１，…，／ＳＢＬ３ ビット線に
接続された配線 ３ 配線 ＣＣ１，ＣＣ２ メモリセルのコンデンサ
接続された配線 ３ 配線 ＣＣ１，ＣＣ２ メモリセルのコンデンサ
Claims (1)
- 【請求項１】 それぞれに複数のメモリセルが接続さ
れ、互いに並行して配置された第１及び第２のビット線
からなるビット線対を複数有するとともに、これら複数
のビット線対に対応して設けられ、それぞれが第１及び
第２のトランジスタを有する複数のセンスアンプを備え
た半導体メモリ装置において、 各センスアンプの第１及び第２のトランジスタは対応し
たビット線対の延長線上に沿って配置され、 各センスアンプの第１及び第２のトランジスタにおける
ゲート電極はともに同一方向に延在して配置され、 各センスアンプの第１及び第２のトランジスタにおける
ソース領域はともにそれぞれのゲート電極に対して同一
側である第１の側に設けられるとともに、各センスアン
プの第１及び第２のトランジスタにおけるドレイン領域
はともにそれぞれのゲート電極に対して同一側である第
２の側に設けられ、 各センスアンプの第１及び第２のトランジスタにおける
ソース領域は電気的に接続され、 各センスアンプの第１のトランジスタのドレイン領域及
び第２のトランジスタのゲート電極は、対応したビット
線対の一方のビット線に、第１及び第２のトランジスタ
上に配置される第１の配線層によって電気的に接続さ
れ、 各センスアンプの第２のトランジスタのドレイン領域及
び第１のトランジスタのゲート電極は、対応したビット
線対の他方のビット線に、第１及び第２のトランジスタ
上に配置される第２の配線層によって電気的に接続され
てなることを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156031A JPH07111832B2 (ja) | 1992-05-22 | 1992-05-22 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156031A JPH07111832B2 (ja) | 1992-05-22 | 1992-05-22 | 半導体メモリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60047240A Division JPH0666442B2 (ja) | 1985-03-08 | 1985-03-08 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198178A true JPH05198178A (ja) | 1993-08-06 |
| JPH07111832B2 JPH07111832B2 (ja) | 1995-11-29 |
Family
ID=15618804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4156031A Expired - Lifetime JPH07111832B2 (ja) | 1992-05-22 | 1992-05-22 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07111832B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7030437B2 (en) | 2003-01-31 | 2006-04-18 | Renesas Technology Corp. | Semiconductor device having sense amplifier including paired transistors |
| US7227768B2 (en) * | 2005-07-01 | 2007-06-05 | Spansion Llc | Power interconnect structure for balanced bitline capacitance in a memory array |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56134756A (en) * | 1980-03-26 | 1981-10-21 | Nec Corp | Semiconductor device |
-
1992
- 1992-05-22 JP JP4156031A patent/JPH07111832B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56134756A (en) * | 1980-03-26 | 1981-10-21 | Nec Corp | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7030437B2 (en) | 2003-01-31 | 2006-04-18 | Renesas Technology Corp. | Semiconductor device having sense amplifier including paired transistors |
| US7227768B2 (en) * | 2005-07-01 | 2007-06-05 | Spansion Llc | Power interconnect structure for balanced bitline capacitance in a memory array |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07111832B2 (ja) | 1995-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |