JPH05197566A - プログラム可能な割込み優先度コード化方法及び装置 - Google Patents

プログラム可能な割込み優先度コード化方法及び装置

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JPH05197566A
JPH05197566A JP4231595A JP23159592A JPH05197566A JP H05197566 A JPH05197566 A JP H05197566A JP 4231595 A JP4231595 A JP 4231595A JP 23159592 A JP23159592 A JP 23159592A JP H05197566 A JPH05197566 A JP H05197566A
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icb
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JP4231595A
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Joseph M Lamb
ジョゼフ・エム・ラム
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control

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Abstract

(57)【要約】 【目的】 複数の割込みの処理及び優先順位をプログラ
ム可能に調整する多レベルの割込み優先度エンコーダを
提供する。 【構成】 ＤＭＡエンジン、スキャナ、タイマー等のデ
バイス１０８と関連した割込み制御ブロック１０２、レ
ベル割込みエンコーダ１０４、ベクトルコード化回路１
０５等により割込み優先度エンコーダ１００を構成す
る。このエンコーダ１００は複数のデバイスからの割込
みをさばき、そのデバイスとプログラム可能に関連した
割込み値、又は優先度レベルを発生する。これらレベル
はＣＰＵ１０６によって使用され、蓄積されたいくつか
の割込みの中で最も高いプログラムされた優先度の割込
みを選択する。次の割込みを処理する準備ができると、
ＣＰＵは質問信号を発生し、この質問信号にマッチング
する適当なデバイスを明確に識別できるようにする。等
位の優先度の複数の割込みはエンコーダの固定の二次レ
ベル優先度配置によってＣＰＵを通じて選択される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はディジタルデータの処理
に関し、詳しく言うと、複数デバイス割込みの処理及び
優先度の付与をプログラム可能に調整する装置に関す
る。本発明は、例えば、ＣＰＵ（中央処理装置）の時間
に対して競合する低レベルデバイスによる割込みを等位
化するための非常に融通性のある手段として応用でき
る。
【０００２】
【従来の技術】コンピュータの処理時間に対するリクエ
スト（要求）についての衝突（コンフリクト）は避ける
ことができない。クロック速度及びデータ転送速度に過
去数年にわたって大きな進歩があったとしても、コンピ
ュータは無限に早く動作することはできない。このよう
に、ＣＰＵに対するリクエスト、又は「割込み」リクエ
ストは累積する傾向がある。同時割込みは、いくつかの
リクエスト間で選択が行なわれなければならないことが
明らかであるので、この問題を実証するものである。コ
ンピュータは、例えば、文書を印刷する前にシステムの
破壊（クラッシュ）を防止するように、選択すべきであ
る。かくして、未決の割込みは、一般的には、最も緊急
な割込みが最初に応答されるように優先順位が付けられ
るべきである。
【０００３】デバイス割込みに対する優先度の割り当て
は発生されたリクエストの原点を正しく考慮する。割込
みの衝突はいくつかのレベルで生じ得る。大部分のユー
ザはプリンタ或は二次ディスクドライブのようないくつ
かの周辺デバイスと関連した高レベルの衝突になれてい
る。ＣＰＵの時間に対して待ち行列状態にある複数の接
続された周辺デバイスは現代のコンピュータシステムの
典型例である。しかしながら、これらのデバイス割込み
の発生は比較的稀である。例えば、プリンタ割込みは、
通常、ユーザがシステムを作動させた後で生じる。
【０００４】これに対し、ＣＰＵに対する低レベルのリ
クエストはオペレータに殆ど目に付かないように生じ
る。それらリクエストはまた、ダイナミックで、かつし
ばしば起る。タイマー、スキャナ、及びダイレクト・メ
モリ・アクセス（ＤＭＡ）エンジンはＣＰＵに割込みリ
クエストを発生する内部接続されたデバイスの代表例で
ある。これらデバイスの機能は、物理的な位置はさらに
接近しているが、ＣＰＵと非常に密接な関係がある。
【０００５】それ故、複数のデバイス割込みに優先度レ
ベルを割り当てる際の解決策及び利益は衝突するデバイ
スが生じるレベルにある程度依存する。周辺デバイス割
込みの優先度を調整することは、例えば、ＤＭＡエンジ
ン及びタイマーの低レベルのダイナミックなデバイス割
込みとは全く異なる設計方法を必要とするであろう。例
えば、周辺デバイスをそれらの所望の相対優先度に従っ
てハードワイヤードすることで十分であるかもしれな
い。
【０００６】実際に、デバイス割込みに優先度を与える
いくつかの方法が存在するが、しかし、それらは代表的
には低レベル割込みの衝突に対してではなくて外部又は
周辺デバイスの高レベルリクエストの衝突に対して適合
されるものである。それら方法は一般に固定レベルの優
先度を含み、従ってデバイス又はデータチャネルのいず
れかがラベルを付けられるか、或は発生の時間のような
暫定の基準に頼ることになる。さらに、相対割込み優先
度の割り当ては通常煩雑であり、そして直列の単一レベ
ルの優先度に制限される。
【０００７】例えば、「ダイナミックに可変の優先度ア
クセスシステム」と題する米国特許第３，９２５，７６
６号はデータ処理メモリへのアクセスに対して割込み優
先度の割り当てをどのように行なうかについて記載して
いる。１つの情報交換制御ユニットがＣＰＵにフックア
ップ（接続）され、かつ適当な周辺割込みに対して優先
度ネットワークをゲート動作させる一連のフリップフロ
ップを含む。この方法は優先度選択マトリックスを表わ
す一定組の伝送ラインへの経路を再構築して割込み信号
を送るものである。従って、この方法は等位の又は二次
的優先度を考慮に入れていない。
【０００８】同様に、「データエレメントのマルチレベ
ルダイナミック優先度セレクタグループ」と題する米国
特許第４，６４４，４６７号は予め定められたアドレス
コードの発生を通じて優先度コードをプログラム可能に
割り当てられる外部割込み発生デバイスに特有のデージ
ーチェーンインタフェース回路を記載している。コード
モニタがその後最も高い優先度を持つエレメントを捜し
出す。この方法もまた、等位の又は二次的優先度につい
て記載していない。
【０００９】
【発明が解決しようとする課題】これら及びその他の教
示は低レベルデバイス優先度の操作には適用することが
困難であるか、或は融通性がなさ過ぎる。それにもかか
わらず、ユーザ或はシステム設計者は手もとで所望のプ
ロセスタスクに依存して低レベル割込みの優先度を調整
することは非常に有益であると思うであろう。例えば、
ＤＭＡエンジンは、システムメモリと接続された１つの
デバイスとの間で大きなブロックのデータを直接移動さ
せる入出力プロセッサ（ＩＯＰ）に対する内部の論理で
ある。ある種の環境下では、これはユーザにとって臨界
的な機能となる。それ故、そのユーザはそのときにＤＭ
Ａエンジンに対する高い優先度を好むであろう。割込み
の発生は非常にしばしば生じるから、かなりの量の処理
時間が、例えばＩＯＰタイマーの恩恵でＤＭＡエンジン
に割り当てることができる。ＤＭＡエンジンの優先度を
プログラム可能に調整することは有益である。
【００１０】この目的のために、この技術分野で発展し
た優先度付与方法は不適当なものである。従って、接続
された低レベルデバイスの割込み優先度を比較的簡単に
変更することができる割込み優先度コントローラの必要
性が依然として存在する。従って、本発明の１つの目的
は改良された割込み優先度エンコーダを提供することで
ある。
【００１１】本発明の他の目的は、接続されたデバイス
の一次及び二次優先度の指定を可能にする割込み優先度
コントローラを提供することである。
【００１２】本発明のさらに他の目的は、システムユー
ザが所望のタスクに従ってシステム性能を微細に調整す
ることを可能にする優先度割込みエンコーダを提供する
ことである。本発明のその他の目的は以下の記載から明
白になる。
【００１３】
【課題を解決するための手段】上記目的は、本発明の１
つの態様においては、多段になっており、かつプログラ
ム可能である改良された割込み優先度エンコーダを提供
することによって達成される。このエンコーダは、接続
されたデバイス、例えばＤＭＡエンジン、スキャナ、及
びタイマーからの割込みをさばき、そしてそのデバイス
とプログラム可能に関連した割込み値、又は優先度レベ
ルを発生する。これらレベルは、蓄積されたいくつかの
割込みの中で最も高いプログラムされた優先度の割込み
を選択するために、ＣＰＵによって使用される。ＣＰＵ
が次の割込みリクエストを処理する準備ができると、Ｃ
ＰＵは、割込み優先度エンコーダが適当なデバイスを明
確に識別するために突き合わせ（マッチング）を行なう
質問信号を発生する。ＣＰＵはそのデバイスにサービス
することができる。等位の優先度の複数の割込みはエン
コーダにおける固定の二次レベル優先度配置によってＣ
ＰＵを介して選択される。
【００１４】上述した割込み優先度エンコーダは、割込
み信号を主張する１つ又はそれ以上のデバイスを有する
形式のディジタル信号処理装置、及び割込み信号を受信
し、処理するためのＣＰＵに適用することができる。こ
のエンコーダは、一面においては、予め定められた順序
で互いにチェーン結合された複数の割込み制御ブロック
（ＩＣＢ）素子を提供し、各ＩＣＢ素子は割込み発生デ
バイスに接続される。これらＩＣＢ素子はプログラム可
能なレベル記憶素子を含み、そのＩＣＢと関連したデバ
イスに対するオペレータ選択可能な優先度レベル、又は
割込み値を記憶する。各ＩＣＢはオペレータによって選
択的にプログラム可能であるから、各デバイスと関連し
た割込み値は、ＩＣＢからデバイスの結合を物理的に断
つことなしに、変更することができる。１つのデバイス
が割込みを主張すると、各ＩＣＢ素子はレベル割込みデ
バイスを駆動し、そのプログラム可能に記憶された割込
み優先度値を表わす信号（ＤＶＬ）を発生させる。
【００１５】例えば、割込み優先度エンコーダを利用す
る構成においては、ＤＭＡエンジン、スキャナ、及びタ
イマーはそれぞれ関連するＩＣＢ素子を持つであろう。
オペレータは、所望ならば、ＤＭＡエンジンＩＣＢをプ
ログラムすることによってＤＭＡエンジンに最も高い相
対優先度を持つように優先順位を付けることができる。
各ＤＭＡエンジンの割込みリクエストに対して、ＤＶＬ
信号が最も高い相対優先度を含むレベル割込みエンコー
ダによって発生されるであろう。オペレータは、例えば
タイマーと対照するように、ＤＭＡエンジンのハウスキ
ーピングメモリ管理機能により迅速に応答するようにシ
ステムを最適化することができる。
【００１６】各ＩＣＢ素子はまた、ＣＰＵによって発生
されてＩＣＢ素子に送られる質問信号を受信し、処理す
る。この機能を達成するため、まず、ＩＣＢはその関連
するデバイスが割込みを発生したか否かを決定する。割
込みが発生されなかった場合には、ＩＣＢはＣＨ ＯＵ
Ｔ信号における他のＩＣＢ素子に対するＣＰＵの質問に
移行する。割込みが発生された場合には、ＩＣＢはＣＰ
Ｕの質問信号の割込みレベルをその関連したデバイスの
記憶された割込み値と比較する。この比較がマッチング
しない場合には、ＩＣＢは再びＣＨ ＯＵＴ信号におけ
る他のＩＣＢ素子に対するＣＰＵの質問に移行する。し
かしながら、比較がマッチングした場合には、ＩＣＢは
突き合わせ信号（ＤＥＶ ＡＣＫ）を発生する。この突
き合わせ応答信号は、特定のデバイスが必要な優先度の
割込みを発生したということ、及びＣＰＵが今そのレベ
ルの割込みリクエストを処理する用意ができているとい
うことを表わす。
【００１７】突き合わせ信号と関連したデバイス、即
ち、ＣＰＵによってまさに処理されようとしている割込
みレベルを主張したデバイスを明確に識別するために、
本発明はそのデバイスを表わす信号ベクトルをコード化
する。このベクトルコード化回路はＤＥＶ ＡＣＫ、即
ち突き合わせ信号に応答する。ベクトルそれ自体はＣＰ
Ｕへのデータ帰路に入力され、ＣＰＵが正しいデバイス
割込みリクエストを処理できるようにする。
【００１８】かくして、上記の例では、ＤＭＡエンジン
がいったん割込みリクエストを発生すると、ＤＶＬ信号
が直ちに関連するＩＣＢ及びレベル割込みデバイスを通
じて作成され、ＣＰＵに送られる。ＤＭＡエンジンは最
も高い相対優先度でプログラムされたから、ＣＰＵはこ
の割込み信号を次に処理するであろう。ＣＰＵは単に蓄
積されたリクエストを比較し、最も高い優先度の割込み
値（ＤＭＡエンジン）を選択し、そして質問信号、又は
割込み確認（ＩＡＣＫ）を、ＣＰＵが処理するために選
択した割込みレベルとともに、発生するだけである。こ
の質問信号はＣＨ ＯＵＴ信号を通じて又はＤＭＡエン
ジンと関連したＩＣＢがＤＥＶ ＡＣＫ突き合わせ信号
を発生するまで引き続くＩＣＢ素子に送られる。ＤＥＶ
ＡＣＫ信号はＤＭＡエンジンを明確に識別するベクト
ルに変換される。このベクトルは次にＤＭＡエンジンの
割込みリクエストを処理するのにＣＰＵによって必要と
される情報を供給する。
【００１９】本発明の他の態様においては、割込み優先
度エンコーダのＩＣＢ素子は互いに直列の通信状態にあ
り、その結果これらＩＣＢ素子はすぐ前のＩＣＢ素子か
ら信号を受信する。第１のＩＣＢはＩＡＣＫ質問信号を
ＣＰＵから直接受信し、処理する。マッチングしない場
合には、或は関連するデバイスから主張された割込みが
存在しなかった場合には、ＣＨ ＯＵＴ信号が発生さ
れ、次に続くＩＣＢに送られる。このＣＨ ＯＵＴ信号
はＣＰＵから送られたＩＡＣＫ質問信号を等価的に表わ
し、後続のＩＣＢによってＩＡＣＫ質問信号として処理
される。一連のＩＣＢの任意の点において、ＩＡＣＫ又
は引き続くＣＨ ＯＵＴ信号とのマッチングがあると、
ＩＣＢシーケンスに沿ってのさらにその上の伝送は必要
でなくなる。そのＩＣＢからのマッチングしたＤＥＶ
ＡＣＫ信号は、それがＣＰＵ束縛ベクトルとしてコード
化される割込み優先度エンコーダの他の回路に送られ
る。
【００２０】この態様においては、デバイスは二次優先
度、最も高い優先権を有するＣＰＵに直列で最も近いＩ
ＣＢ、及び最も低い優先権を有するＣＰＵから直列で最
も遠いＩＣＢに従って配置できる。この態様のもとで、
万一２つ又はそれ以上のデバイスが等価のプログラムさ
れた優先度、即ちオペレータのリクエストで利用できる
プログラム可能な特徴、を持った場合には、二次の権利
がエンコーダの第２の段の優先度の選択を行なう。
【００２１】本発明の他の態様においては、ＩＣＢ素子
の直列配置は互いにチェーン結合され、この場合、再び
ＣＰＵに直列で最も近いＩＣＢ素子が最も高い二次の権
利を有し、そしてチェーンに沿って直列で最も遠いＩＣ
Ｂ素子が最も低い二次の権利を有する。
【００２２】本発明の他の態様によれば、直列配置の又
はチェーン構成の第１のＩＣＢ素子はプログラム可能で
はない。この配置における第１のＩＣＢは直列又はリン
グにおける任意の他のＩＣＢ素子の優先度レベルより高
い固定の優先度レベルを持つことが好ましい。そのよう
なＩＣＢは、システムの破壊（クラッシュ）のように非
常に高い優先度の割込み事象を有効に処理することがで
きる。本発明のこれら及びその他の態様は以下の記述及
び図面から明白となる。
【００２３】
【実施例】以下、本発明の実施例について添付図面を参
照して詳細に説明する。簡単に説明すると、図１に示す
ように、本発明に従って構成された割込み優先度エンコ
ーダ１００は割込み制御ブロック（ＩＣＢ）１０２Ａ〜
１０２Ｄを含み、各割込み制御ブロックはＤＭＡエンジ
ン、スキャナ、タイマーなどのようなデバイス１０８Ａ
〜１０８Ｄと関連している。また、このエンコーダ１０
０はレベル割込みエンコーダ１０４及びベクトルコード
化回路１０５を含む。図１はまた、割込み優先度エンコ
ーダ１００の機能的用途を例示している。このエンコー
ダによって発生される信号のうちのいくつかは図示され
ており、それらはデバイス１０８からの割込みリクエス
ト１０１、レベル割込みエンコーダ１０４からの３ビッ
トレベル優先度信号（ＤＶＬ）１０７、種々のＩＣＢ素
子１０２を通るＣＰＵ１０６割込み確認信号（ＩＡＣ
Ｋ）１２０、正しい優先度レベルとともにＩＣＢ１０２
によって発生される突き合わせ信号（ＣＢＡＣＫ）１０
３、及び割込みデバイス１０８を特定するエンコーダの
戻りベクトル（ＶＣＴ）１１１を含む。
【００２４】動作時に、一例として、デバイス１０８Ｃ
が割込み信号１０１ＣをＣＰＵ１０６に送ると、その信
号は初めにこのデバイス１０８Ｃと関連したＩＣＢ１０
２Ｃによって受信される。その後ＩＣＢ１０２Ｃはレベ
ル割込みエンコーダ１０４を駆動して、その関連するデ
バイス１０８Ｃから主張された割込み優先度を特徴付け
るプログラムされたレベルを表わす３ビット数、即ちＤ
ＶＬ信号を発生させる。ＩＣＢ１０２Ｃ内に記憶される
このプログラムされたレベルは遠隔のオペレータによっ
て特定の関連するデバイス１０８Ｃに対してプログラム
可能に割り当てられる。デバイス１０８Ａ〜１０８Ｄに
割り当てられるレベルは独特のものであっても、或は所
望の動作特性に依存してオーバラップするものであって
もよい。ＩＣＢ１０２Ｃに対して割り当てられた優先度
は最も高いレベルの優先度を識別する７を持つ３ビット
数であることが好ましい。
【００２５】レベル割込みエンコーダ１０４から発生さ
れた３ビット割込み信号１０７はＣＰＵ１０６へ伝送さ
れる。受信したときに、ＣＰＵ１０６は割込み確認サイ
クルに入り、デバイス１０８が割込みを主張したか否か
を決定する。ＣＰＵ１０６は蓄積された割込みの中から
選択されたレベルを含む質問信号１２０（割込み確認Ｉ
ＡＣＫ信号）を発生し、それをＩＣＢ素子１０２に送
る。この質問信号１２０は、割込み信号を発したデバイ
ス１０８Ｃと関連したＩＣＢが「突き合わせ」信号１０
３Ｃにより質問を確認するまで、ＩＣＢのシーケンス、
例えば１０２Ａ〜１０２Ｄによって決定された順序で各
ＩＣＢ素子１０２に送られる。確認した時点でその信号
はベクトルコード化回路１０５に送られる。このベクト
ル１１１はＣＰＵ１０６に送られ、かつデバイス１０８
Ｃの割込みリクエストを正しく処理するのに必要な特定
の情報、例えばトラップ処理コードのアドレスに対する
ポインタ、を含む。
【００２６】エンコーダ１００は固定の第２レベルの優
先度を含むことによって複数のデバイスが同じ割り当て
られた優先度レベルを持つことを可能にする。複数のデ
バイス１０８Ａ〜１０８Ｄが同じプログラム可能に割り
当てられた優先度レベルを持ち、かつサービスを受ける
べき未決定の割込み１０１Ａ〜１０１Ｄを持つときに
は、そのレベルの割込みに対する割込み確認サイクル中
に戻されるベクトルは固定の第２レベルの優先度手法に
よって決定されるであろう。第２レベルの優先度は一般
には、ＩＣＢ素子１０２又はＣＰＵ１０６に関するデバ
イス１０８の物理的な位置（ロケーション）と関連して
いる。第２レベルの優先度はＩＣＢ素子１０２の直列の
リンクによって可能にされる。
【００２７】図２〜図７は割込み優先度エンコーダ１０
０の動作をより完全に理解するために図１と同時に参照
されるべきである。
【００２８】図２は本発明に従って構成された割込み優
先度エンコーダ１００のＩＣＢ素子１０２の詳細な構成
を示す。これらＩＣＢ素子１０２はエンコーダの固定の
第２レベルの優先度の順序で互いに直列の通信状態で互
いにチェーン結合されている。このチェーン構成は、例
えばＣＰＵ１０６からの質問（ＩＡＣＫ）信号１２０の
形式の割込み確認情報を伝送して割込みの発生とマッチ
ングするデバイス１０８を識別するために使用される。
【００２９】図３はレベル割込みエンコーダ１０４の代
表例である。デバイス、例えば１０８Ｃが割込みを発生
すると、関連するＩＣＢ１０２Ｃは図２のＩＣＢ１０２
Ｃの出力ＤＶ５＜７．．．０＞を通じてレベル割込みエ
ンコーダ１０４を駆動する。すべてのＩＣＢ出力ＤＶｎ
＜７．．．０＞は図３に図解した一組のリード１１５を
通じてレベル割込みエンコーダ１０４において結合され
ている。これらのリード１１５は優先度の指定を持つ各
ＩＣＢに対してプログラム可能に作動され、その結果対
応する３ビット数、即ちＤＶＬ信号がレベル割込みエン
コーダ１０４の出力１１６においてコード化される。
【００３０】図４は、特定のＩＣＢを選択し、それによ
りその関連するデバイス１０８の優先度レベルがプログ
ラムできるようにする割込み優先度エンコーダ１００の
回路構成を示す。素子１２２はＩＣＢの外部からプログ
ラムされた入力を受信し、そのＩＣＢに対する優先度レ
ベルをプログラム可能に設定する。素子１２２はその後
デバイスアドレスＩＡＤＲ＜０．．２＞を通じて指定さ
れたＩＣＢ素子に新しいプログラムされたレベル（ＰＬ
Ｖ）を書き込むことを可能にし、これはＷＲＴＤＶ＜ｎ
＞に多重送信される。ＷＲＴＤＶ＜ｎ＞はＩＣＢを独特
に選択し、その後プログラムされたデータは記憶のた
め、図２に示すように、ＩＤＡＴＡ＜２．．０＞を通じ
てＩＣＢに送られる。
【００３１】図５は割込み優先度エンコーダ１００のコ
ンパレータの回路を示す。この回路は未決の割込みを持
つデバイス１０８がＣＰＵ１０６によって処理されるべ
き次の割込みと同一基準の優先度レベルにあるか否かを
決定する。
【００３２】デバイス割込みに優先度が付けられ、３ビ
ット数でコード化された後、その信号はアービットレー
ト（調停）され、ＣＰＵ１０６に送られる。ＣＰＵは、
本発明の優先度エンコーダ１００に質問して割込み信号
を発したデバイスを識別する、割込み確認サイクルに入
る。これを行なうため、ＣＰＵは、蓄積された割込みの
中から選択した割込みレベルとともに、質問信号（ＩＡ
ＣＫ）１２０を発する。図２に示すように、ＣＰＵを経
由しての割込みレベルはＩＡＤＲ＜３〜＞によって表わ
されている。
【００３３】ＣＰＵ１０６からのＩＡＣＫ信号１２０は
初めに最も高い固定の第２レベルの優先度を有するＩＣ
Ｂ１０２Ａに送られる。後続のＩＣＢ１０２も、前の直
列のＩＣＢ１０２がＣＨ ＯＵＴ信号を発生する場合に
は、これらＩＡＣＫ信号１２０を受信することになる。
ＣＨ ＯＵＴの受信はＣＰＵ１０６からの質問信号（Ｉ
ＡＣＫ）１２０と等価である。各ＩＣＢ１０２は、未決
の割込みを有するときには、そのプログラム可能に割り
当てられた割込みレベルをＩＡＣＫに関連したレベルに
合致させようとする。
【００３４】かくして、図５の回路構成ではＣＰＵから
発せられたＩＡＣＫ信号に関連したＩＡＣＫレベルＡＤ
Ｒ＜１＞〜ＡＤＲ＜３＞を、ある特定のＩＣＢ１０２に
関連したプログラム可能に割り当てられたレベルＰＬＶ
＜０＞〜ＰＬＶ＜２＞と比較する。割り当てられたＩＣ
ＢレベルとＩＡＣＫ質問信号１２０との間にマッチング
がない場合には、或はそのＩＣＢ１０２が未決の割込み
を持たない場合には、そのＩＣＢ１０２はチェーンアウ
ト（ＣＨＯＴ）となり、次に続くＩＣＢ１０２に進む。
このプロセスはチェーンに沿って繰り返される、即ち、
マッチングが見出され、ＣＢＡＣＫ信号が発生されるま
で、或は最後のＩＣＢがチェーンアウトとなり、スプリ
アス割込みベクトルがプロセッサに戻されるまで、ＩＡ
ＣＫ信号１２０が前のＩＣＢ１０２から次のＩＣＢ１０
２へとチェーン内で順次に送られる。このスプリアスベ
クトルはＣＰＵが無視するゼロベクトルである。このよ
うに、すべてのＩＣＢがレベル６の優先度を割り当てら
れ、かつすべてのＩＣＢが未決の割込みを有していた場
合には、レベル６ＩＡＣＫ中の戻りベクトルはチェーン
の固定の第２レベルの優先度の第１のＩＣＢ、例えば図
１の１０２Ａからである。
【００３５】詳しく言うと、図２に示すように、ＩＡＣ
Ｋがチェーンでの前のＩＣＢを通じてＣＨ ＩＮでＩＣ
Ｂ１０２によって受信されると、ＩＣＢ１０２はデバイ
ス割込み（ＤＶ ＩＮＴ）をＣＰＵに発信したか否かを
チェックする。発信した場合には、そのＩＣＢは、図５
に示したコンパレータによって、プログラムされた割込
みレベル、即ち第１レベルのプログラム可能な優先度、
ＰＲＧ ＬＶＬをＣＰＵリクエストのレベル、ＡＤＲ＜
ｎ〜ｎ＞と比較する。特定の質問されたＩＣＢ１０２が
発せられたレベルを有する場合には、そのＩＣＢ１０２
は信号ＣＢＡＣＫ、即ち制御ブロック確認を発生する。
発せられたレベルとＩＣＢプログラムされたレベルとの
間にマッチングがない場合には、ＣＨＯＴが発生されて
チェーンの次のＩＣＢに送られる。
【００３６】ＣＰＵがいったん質問信号ＩＡＣＫを発す
ると、ＩＣＢ素子での比較が並行して行なわれるという
ことがこの分野の技術者には理解されよう。即ち、各Ｉ
ＣＢのコンパレータ１２４はマッチングが同時に生じる
か否かを決定する。しかしながら、ＣＨ ＯＵＴ信号が
ＩＣＢからＩＣＢへと伝播するから、たった１つのＩＣ
Ｂだけが任意の特定の時間にマッチングを発する機会を
持つことになる。
【００３７】図６はベクトルコード化回路１０５内のい
くつかの動作回路の実施例を示す。上記したように、割
込み確認サイクル中にマッチングが見出されると、ＣＢ
ＡＣＫ信号１０３が発生される。図２においてはＤＶｎ
ＩＡＣＫとも称されるＣＢＡＣＫはベクトルエンコーダ
１１８を経由する。ベクトルＶＣＴが発生され、ＭＵＸ
１１９を経てＣＰＵ１０６に送られる。ＭＵＸ１１９
は、ＩＣＩＡＣＫがＩＡＣＫ質問の一部としてＣＰＵか
ら発せられるときに、ＣＰＵへの出力ベクトルＶＣＴを
コード化するためにＶＣＴ＜０．．２＞を使用する。そ
うでない場合には、ＰＬＶ＜０．．３＞が出力ベクトル
に対して使用される。ＣＰＵはＭＵＸ１１９からの出力
を使用して適当なトラップ処理コードのメモリ内でのア
ドレスにアクセスする。
【００３８】図７はＩＣＢチェーンがプログラム不可能
なＩＣＢ１１０から始まる場合の割込み優先度エンコー
ダの一実施例を示す。ＩＣＢ１１０はＤＶ ＩＮＴを発
生しないが、しかし同期形式又はレベル７割込み、即ち
ＬＶＬ７Ｓを取り、そしてそれをＬＶＬ７ＤＳに二重同
期させる。図５に示したものと同様の関連したコンパレ
ータ１２１がプログラム不可能なＩＣＢ１１０に結合し
ている。この実施例によれば、ＩＣＢ１１０は、システ
ム破壊（クラッシュ）の可能性をフラグで指示するデバ
イスのような、最も高い固定の優先度（例えばレベル
７）を必要とするデバイスに接続されることになる。
【００３９】本発明はその精神或は本質的な特徴から逸
脱することなしに他の特定の形式で実施することができ
る。それ故、本実施例はあらゆる点で単なる例示であっ
て制限するものではないとみなされるべきであり、本発
明の範囲は上記の記述によってではなくて請求項によっ
て指示されており、従って、請求項の等価の意味及び範
囲内に入るすべての変形及び変更は本発明に包含される
ものである。例えば、図１には４つのＩＣＢ素子のみを
例示したが、本発明の教示は異なる数のＩＣＢ素子１０
２を有するエンコーダ１００に等しく適用できるもので
あることは理解されよう。
【００４０】
【図面の簡単な説明】
【図１】本発明に従って構成された割込み優先度エンコ
ーダシステムの一実施例を示すブロック図である。
【図２】図１の割込み優先度エンコーダシステムにおけ
るＩＣＢ素子の直列リング構成を示す詳細な回路図であ
る。
【図３】図１の割込み優先度エンコーダシステムにおけ
るレベル割込みコード化回路を示す詳細な回路図であ
る。
【図４】図１の割込み優先度エンコーダシステムにおけ
るプログラミング回路を示す詳細な回路図である。
【図５】ＣＰＵ発生の質問信号と関連するデバイスのプ
ログラムされたレベルとを比較する図１の割込み優先度
エンコーダシステムにおけるコンパレータ回路を示す詳
細な回路図である。
【図６】マッチングしたデバイスを識別するベクトルを
発生するために、図１の割込み優先度エンコーダによっ
て使用される回路を示す詳細な回路図で、（Ａ）は同回
路の一例を示す詳細図、（Ｂ）同回路の他の例を示す詳
細図である。
【図７】プログラム不可能なＩＣＢを示す詳細な回路図
で、（Ａ）はその一例を示す詳細図、（Ｂ）は他の例を
示す詳細図である。
【符号の説明】
１００ 割込み優先度エンコーダ １０１Ａ〜１０１Ｄ 割込みリクエスト １０２Ａ〜１０２Ｄ 割込み制御ブロック（ＩＣＢ） １０３Ａ〜１０３Ｄ 突き合わせ信号（ＣＢＡＣＫ） １０４ レベル割込みエンコーダ １０５ ベクトルコード化回路 １０６ ＣＰＵ １０７ ３ビットレベル優先度信号（ＤＶＬ） １０８Ａ〜１０８Ｄ デバイス １１０ プログラム不可能なＩＣＢ １１１ ベクトル １１８ ベクトルエンコーダ １１９ ＭＵＸ １２０ 質問信号（割込み確認信号） １２１ コンパレータ １２４ コンパレータ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 それぞれが割込みを主張し、それを表わ
    す信号を発生する複数のデバイスと、前記割込みを処理
    するための中央処理装置（ＣＰＵ）、及び処理されるべ
    き割込み値を表わす質問信号を発生するための手段とを
    有する形式のディジタルデータプロセッサにおいて、 複数の結合されたＩＣＢ素子を含む割込み優先度エンコ
    ーダを具備し、これら各ＩＣＢ素子が前記デバイスの関
    連する１つに接続され、かつ、関連するデバイスに対す
    るオペレータの選択可能な割込み値をプログラム可能に
    記憶するためのプログラム可能なレベル記憶手段と、関
    連するデバイスによる前記割込みの主張に応答して関連
    するデバイスの前記記憶された割込み値を表わす信号
    （ＤＶＬ）を発生するための手段と、前記質問信号を受
    信するための手段と、前記質問信号と前記関連するデバ
    イスの前記記憶された割込み値との間の突き合わせ、及
    び前記割込みの受信を表わす信号（ＤＥＶ ＡＣＫ）を
    発生するための突き合わせ信号手段とを含むことを特徴
    とするディジタルデータプロセッサ。
  2. 【請求項２】 前記割込み優先度エンコーダは、前記Ｉ
    ＣＢ素子に結合されたベクトル手段を含み、該ベクトル
    手段が前記突き合わせ信号に応答して前記関連するデバ
    イスの予め定められた割込みベクトルを表わす信号をコ
    ード化することを特徴とする請求項１に記載のディジタ
    ルデータプロセッサ。
  3. 【請求項３】 少なくとも１つの前記ＩＣＢ素子は他の
    前記ＩＣＢ素子と直列通信状態にあり、前の前記ＩＣＢ
    素子が前記ＩＣＢ素子の他のものよりも前に前記質問信
    号を受信することを特徴とする請求項１に記載のディジ
    タルデータプロセッサ。
  4. 【請求項４】 前記結合されたＩＣＢ素子は、直列通信
    状態に互いにチェーン結合されていることを特徴とする
    請求項１に記載のディジタルデータプロセッサ。
  5. 【請求項５】 前記直列通信状態における第１のＩＣＢ
    素子はプログラム不可能であることを特徴とする請求項
    ３又は４に記載のディジタルデータプロセッサ。
  6. 【請求項６】 少なくとも１つの前記ＩＣＢ素子はさら
    に、前記質問信号と前記記憶された割込み値との間に対
    応がないということ、及び前記関連するデバイスから前
    記割込みを受信していないということの少なくとも１つ
    を表わす非突き合わせ信号（ＣＨ ＯＵＴ）を発生する
    ための手段を含むことを特徴とする請求項１に記載のデ
    ィジタルデータプロセッサ。
  7. 【請求項７】 少なくとも１つの前記ＩＣＢ素子の前記
    突き合わせ信号手段は、他の前記ＩＣＢ素子によって発
    生された前記ＣＨ ＯＵＴ信号に応答し、前記質問信号
    と前記関連するデバイスの前記記憶された割込み値との
    間の突き合わせ、及び前記関連するデバイスからの前記
    割込みの受信を表わす前記ＤＥＶ ＡＣＫ信号を発生す
    ることを特徴とする請求項６に記載のディジタルデータ
    プロセッサ。
  8. 【請求項８】 前記第１のＩＣＢ素子の前記レベル記憶
    手段に記憶された前記割込み値は、他の前記ＩＣＢ素子
    の前記レベル記憶手段に記憶された前記割込み値よりも
    大きいことを特徴とする請求項５に記載のディジタルデ
    ータプロセッサ。
  9. 【請求項９】 少なくとも１つの前記ＩＣＢ素子の前記
    プログラム可能なレベル記憶手段は、前記割込み値を表
    わすオペレータの選択可能な信号を受信し、記憶するた
    めの手段を含むことを特徴とする請求項１に記載のディ
    ジタルデータプロセッサ。
JP4231595A 1991-08-12 1992-08-07 プログラム可能な割込み優先度コード化方法及び装置 Pending JPH05197566A (ja)

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