JPH05191148A - Ｆｓｋ合成信号生成回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＦＳＫ合成信号の各周波数成分のレベル及び
レベル比を簡単に可変でき、かつその制御精度を向上さ
せる。 【構成】 所定周期Ｔm ，Ｔm ′の２つの矩形波をディ
ジタル値として出力する矩形波生成回路１２と、その２
つの矩形波を表す各ディジタル値を入力することにより
２つの階段波を表す各ディジタル値を出力する第１，第
２のディジタルフィルタ回路１３，１４と、この回路１
３，１４の各出力値を定数倍する乗算器１５，１６と、
この乗算器１５，１６の各出力の加算値に、ハイパルス
の生起確率が追従するようなパルス列（即ち、ＦＳＫ合
成信号）を生成する振幅・パルス列変換回路１７とで構
成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数の周波数成分を持っ
たＦＳＫ合成信号を合成するＦＳＫ合成信号生成回路に
関する。

【０００２】

【従来の技術】一般に、比較的低速度のデ―タを伝送す
る通信機器や家電機器等では、ＦＳＫ（周波数偏移変
調；Frequency Shift Keying）信号を使用している。こ
のＦＳＫ信号を発生させる回路として、擬似正弦波を使
用する方法がある。これは擬似正弦波と呼ばれるディジ
タル信号をＬＰＦ（ローパスフィルタ）に通すことによ
って、目的とする周波数の正弦波を得ることを可能とす
るものである。ここで、擬似正弦波とは、正弦波の一周
期を所定数の区間に分割し、それぞれの区間において正
弦波に近い階段状の波形を想定して、その階段状の波形
のレベルと上記区間内でのパルス列の平均値が一致する
ような２値のディジタル波のことをいう。

【０００３】ＰＢ（プッシュボタン）ダイヤルで用いら
れるＤＴＭＦ（Dual Tone MultipleFrequency）信号
は、高群と低群の２つの周波数成分を持つＦＳＫ合成信
号であり、これは擬似正弦波発生回路を用いて２つの周
波数の擬似正弦波を発生し、両者を合成することにより
得られる。このようなＦＳＫ合成信号の生成回路につい
ては特開昭６３−２３４７０４号公報に記載されてい
る。

【０００４】図５に従来の擬似正弦波発生回路を利用し
たＦＳＫ合成信号生成回路の構成を示す。符号１は外部
へ送出するＦＳＫ合成信号の高群，低群の周波数成分に
対して十分に高い周波数の信号を発生する発振回路であ
り、発振回路１からの信号は分割点カウンタ３，４及び
パルス列発生回路５に供給される。周波数選択手段２は
高群，低群のそれぞれについて発生すべき周波数ｆm ，
ｆm ′を選択するための手段である。分割点カウンタ
３，４は周波数選択手段２で設定された周波数ｆm ，ｆ
m ′の周期Ｔm （＝１／ｆm ），Ｔm ′（＝１／ｆm
′）に対応して各周期を所定の分割数（例えば１２分
割で区間分割する分割点をカウントするものである。即
ち、分割点カウンタ３はＴm ／１２の期間ごとにカウン
トを行い、また分割点カウンタ４はＴm ′／１２の期間
ごとにカウントを行うものである。パルス列発生回路５
は前記区間分割数に対応した数（図では１２個）のパル
ス生成回路から成り、各パルス生成回路は各区間１〜１
２において階段波のレベルと平均値が一致するような連
続パルスを発振回路１からの信号に基づいて生成し、そ
れぞれ別々の出力端子からパルス選択回路６，７に供給
する。パルス選択回路６，７は、それぞれ分割点カウン
タ３，４の分割点カウントに対応して、各区間１〜１２
ごとにパルス列発生回路５の各パルス発生回路からの連
続パルスを選択することにより、設定した高群，低群の
周波数成分の擬似正弦波を出力する。合成回路８は抵抗
（或いはオペアンプ）で構成され、パルス選択回路６，
７から出力される高群，低群の２つの周波数の擬似正弦
波を合成する。合成された擬似正弦波はローパスフィル
タ（ＬＰＦ）９で高周波成分が取り除かれ、所望の２つ
の周波数成分を有するＦＳＫ合成信号、即ちＤＴＭＦ信
号として出力される。

【０００５】図４に正弦波と１２分割したときの階段
波、および擬似正弦波の様子を示す。図４において、
(a) は高群，低群の正弦波、(b) は高群，低群の階段
波、(c)は(b) の区間４，９における高群の擬似正弦波
（パルス列）を示す。図４(c) では低群の擬似正弦波を
省略しているが、低群の場合は各区間１〜１２における
連続パルス数が高群に比べて多くなるのみである。

【０００６】いま、周期Ｔm の偶関数ｇ（θ）のフーリ
エ級数を考えてみる。ここで、θ＝（２π／Ｔm ）ｔで
ある。直流成分（ａ0）がなければ、次式のようにな
る。

【０００７】

【数１】 となり、ｇ（θ）が振幅１の正弦波の場合、ａ1 ＝１，
ａn ＝０（ｎ≠１）であるから、

【数２】 １周期Ｔm をＩ個に等分割し、そのうちの区間ｉの始点
をＡi としたときの階段波は (1）式のａn を

【数３】 で近似したものと見なせる。

【０００８】さらに、１〜Ｉの各区間において、それぞ
れＪ個のパルスで構成されるような擬似正弦波では、区
間ｉのｊ番目のパルスの“Ｈ”レベルの始点をＢij，終
点をＣij，振幅値を１とすれば、周波数成分は

【数４】 で表わされる。

【０００９】区間分割数が多ければ多いほど、階段波お
よび擬似正弦波の周波数成分は正弦波の周波数成分に近
づくことになる。

【００１０】ところで、複数の擬似正弦波を合成したＦ
ＳＫ合成信号の各周波数成分のレベル比は合成回路８の
抵抗比によって規定される。従って、抵抗のばらつき等
によってレベル比の誤差が大きくなる欠点があり、また
レベル比を可変することも事実上困難である。

【００１１】

【発明が解決しようとする課題】上記の如く、従来は、
ＦＳＫ合成信号の各周波数成分のレベル比は合成回路の
抵抗比によって規定され、抵抗のばらつき等によってレ
ベル比の誤差が大きくなり、またレベル比を可変するこ
とも困難であった。

【００１２】そこで、本発明は上記の問題に鑑みて、Ｆ
ＳＫ合成信号の各周波数成分のレベル及びレベル比を簡
単に可変でき、かつその精度を向上させることができる
ＦＳＫ合成信号生成回路を提供することを目的とするも
のである。

【００１３】

【課題を解決するための手段】本発明のＦＳＫ合成信号
生成回路は、複数の所定周波数に対応した複数の矩形波
を表すディジタル値を出力する矩形波生成回路と、この
矩形波生成回路からの矩形波を表すディジタル値を入力
し、階段波を表すディジタル値を出力する複数のディジ
タルフィルタ回路と、この複数のディジタルフィルタ回
路からの各出力値を定数倍する複数の乗算器と、この複
数の乗算器からの出力の加算値に、ハイパルスの生起比
率が追従するようなパルス列を生成することにより、複
数の周波数成分を持ったＦＳＫ合成信号を出力する振幅
・パルス列変換回路とを具備したことを特徴とするもの
である。

【００１４】

【作用】本発明においては、擬似正弦波の生成方法を変
えるもので、ＦＳＫ合成信号の各周波数成分のレベルを
ディジタル値で規定できるようにした。これによって、
ＦＳＫ合成信号の各周波数成分のレベル及びレベル比を
精度よく可変できる。

【００１５】

【実施例】以下、図面を参照して実施例を説明する。図
１に本発明の一実施例のＦＳＫ合成信号生成回路を示
す。

【００１６】図１において、符号１１はＦＳＫ合成信号
の各周波数成分ｆm ，ｆm ′よりも十分に高い周波数の
信号を発生する発振回路であり、発振回路１１からの信
号は矩形波生成回路１２に供給される。矩形波生成回路
１２は、発振回路１１からの信号に基づいて各周期Ｔm
（＝１／ｆm ），Ｔm ′（＝１／ｆm ′）の２つの矩形
波をディジタル値として出力し、それぞれディジタルフ
ィルタ回路１３，１４に供給する。ディジタルフィルタ
回路１３は、矩形波生成回路１２からの周期Ｔm の矩形
波より階段波を表すディジタル値を作成して、乗算器１
５に供給する。また、ディジタルフィルタ回路１４は、
矩形波生成回路１２からの周期Ｔm ′の矩形波より階段
波を表すディジタル値を作成して、乗算器１６に供給す
る。乗算器１５，１６はそれぞれα，βの乗算係数を有
し、ディジタルフィルタ回路１３，１４からの階段波を
表すディジタル出力を、それぞれ定数倍（α，β倍）し
て振幅・パルス列変換回路１７内の加算器６１に供給す
る。乗算器１５，１６は２つの基本波の周波数成分のレ
ベルをディジタル的に制御でき、マイコン等で精度よく
簡易に可変できる。振幅・パルス列変換回路１７は、乗
算器１５，１６の出力の加算値にハイパルスの生起比率
（ハイパルスの生起する確率）が追従するようなパルス
列を生成する。振幅・パルス列変換回路１７からのパル
ス列は、ローパスフィルタ（ＬＰＦ）１８で高周波成分
が取り除かれ、目的のＦＳＫ合成信号として出力され
る。

【００１７】図３で示した従来の擬似正弦波発生回路と
同等精度の回路を作成する場合、ディジタルフィルタ回
路１３は（1/16，3/16，4/16，4/16，3/16，1/16）を乗
算係数とするような６素子の線形位相フィルタで表さ
れ、これに周期Ｔm の矩形波を表すディジタル値（1,1,
1,1,1,1,0,0,0,0,0,0 ）の繰り返しを入力することによ
って、階段波をあらわすディジタル値（1/16，1/4 ，1/
2 ，3/4 ，15/16 ，16/16 ，15/16 ，3/4 ，1/2 ，1/4
，1/16，0/16）が出力される。ここで、矩形波のディ
ジタル値（1,1,1,1,1,1,0,0,0,0,0,0 ）は、周期Ｔm ／
１２の信号列を示している。同様に、ディジタルフィル
タ回路１４は（1/16，3/16，4/16，4/16，3/16，1/16）
を乗算係数とするような６素子の線形位相フィルタで表
され、これに周期Ｔm ′の矩形波を表すディジタル値
（1,1,1,1,1,1,0,0,0,0,0,0 ）の繰り返しを入力するこ
とによって、階段波をあらわすディジタル値（1/16，1/
4 ，1/2，3/4 ，15/16 ，16/16 ，15/16 ，3/4 ，1/2
，1/4 ，1/16，0/16）が出力される。ここで、矩形波
のディジタル値（1,1,1,1,1,1,0,0,0,0,0,0 ）は、周期
Ｔm′／１２の信号列を示している。

【００１８】このディジタルフィルタ回路１３を具体的
に説明すると、ディジタルフィルタ回路１３は、矩形波
生成回路１２からの周期Ｔm の矩形波に対して１クロッ
クの遅延量（遅延時間Ｔ＝Ｔm ／１２）を持つ遅延器２
１，２２，２３，２４，２５の縦続接続と、（1/16，3/
16，4/16，4/16，3/16，1/16）をそれぞれ乗算係数とし
た乗算器２６，２７，２８，２９，３０，３１と、加算
器３２，３３，３４，３５，３６の縦続接続とから構成
されている。遅延器２１，２２，２３，２４，２５は、
遅延器２５を除く各出力端子と次段の遅延器の一方の入
力端子とを接続することにより縦続接続されている。デ
ィジタルフィルタ回路１３の入力端子は、遅延器２１の
入力端子に接続されるとともに、乗算器２６を介して加
算器３２の一方の入力端子に接続されている。遅延器２
１，２２，２３，２４，２５の各出力端子はそれぞれ乗
算器２７，２８，２９，３０，３１を介して加算器３
２，３３，３４，３５，３６の他方の入力端子に接続さ
れている。そして、加算器３６の出力端子は乗算器１５
の入力端子に接続されている。

【００１９】同様に、ディジタルフィルタ回路１４は、
矩形波生成回路１２からの周期Ｔm′の矩形波に対して
１クロックの遅延量（遅延時間Ｔ＝Ｔm ′／１２）を持
つ遅延器４１，４２，４３，４４，４５の縦続接続と、
（1/16，3/16，4/16，4/16，3/16，1/16）をそれぞれ乗
算係数とした乗算器４６，４７，４８，４９，５０，５
１と、加算器５２，５３，５４，５５，５６の縦続接続
とから構成されている。遅延器４１，４２，４３，４
４，４５は、遅延器４５を除く各出力端子と次段の遅延
器の一方の入力端子とを接続することにより縦続接続さ
れている。ディジタルフィルタ回路１４の入力端子は、
遅延器４１の入力端子に接続されるとともに、乗算器４
６を介して加算器３２の一方の入力端子に接続されてい
る。遅延器４１，４２，４３，４４，４５の出力端子は
それぞれ乗算器４７，４８，４９，５０，５１を介して
加算器５２，５３，５４，５５，５６他方の入力端子に
接続されている。そして、加算器５６の出力端子は乗算
器１６の入力端子に接続されている。

【００２０】振幅・パルス列変換回路１７は、周期Ｔm
，Ｔm ′に比べて高速に動作する回路であり、乗算器
１５，１６の各出力値と後述する遅延器６４の出力値と
を加算する加算器６１と、この加算器６１の出力値が”
１／２”以上か未満かで”１”，”０”に振り分けてラ
ッチする１ビットラッチ回路６２と、この１ビットラッ
チ回路６２の出力を加算器６１の出力から引算する引算
器６３と、引算器６３の演算結果を遅延フィードバック
する遅延器６４とからなる。１ビットラッチ回路６２の
出力は、振幅・パルス列変換回路１７の出力として導出
され、ローパスフィルタ（ＬＰＦ）１８で高周波成分が
取り除かれて出力される。

【００２１】この実施例において、例えば、乗算器１
５，１６の出力の加算値として”１／４”が出力されて
いる期間を例にして動作を説明すると、あるタイミング
で遅延器６４の出力が”０”だった場合、加算器６１の
出力は”１／４”、１ビットラッチ回路６２の出力は”
０”となり、引算器６３，遅延器６４の出力は”１／
４”となる。次の加算器６１の出力は”１／２”、１ビ
ットラッチ回路６２の出力は”１”、引算器６３の出力
は”−１／２”となる。以後この動作を続けると、加算
器６１，１ビットラッチ回路６２，引算器６３の出力は
それぞれ”-1/4”，”0 ”，”-1/4”→”0 ”，”0
”，”0 ”→”1/4 ”，”0 ”，”1/4”→”1/
2”，”1”，”-1/2”→……… となり、１ビットラッ
チ回路６２の出力は（0,1,0,0,0,1,0,0,0,1,0,0,…）と
なる。また、乗算器１５，１６の出力の加算値として”
１／２”が出力されている期間を考えると、あるタイミ
ングで遅延器６４の出力が”０”だった場合、加算器６
１，１ビットラッチ回路６２，引算器６３の出力はそれ
ぞれ”1/2”，”1”，”-1/2”→”0 ”，”0 ”，”0
”→”1/2”，”1”，”-1/2”→”0 ”，”0 ”，”0
”→……… となり、１ビットラッチ回路６２の出力は
（1,0,1,0,1,0,1,0,1,0 …）となる。即ち、乗算器１
５，１６の出力の加算値がハイパルスの生起比率に変換
されたようなパルス列を出力する。このようにして、振
幅・パルス列変換回路１７からＦＳＫ合成信号が出力さ
れる。

【００２２】図２に２つの基本波を持つ正弦波及び本実
施例におけるディジタルフィルタ回路１３，１４からの
階段波の出力値、振幅・パルス列変換回路１７からの擬
似正弦波（ＦＳＫ合成信号）の様子を示す。図２におい
て、(a) は高群，低群の正弦波及びその合成した正弦
波、(b) は高群，低群の階段波及びその合成した階段
波、(c) は(b) の合成した階段波に対応したＦＳＫ合成
信号の一部を示している。図２(c) に示す一部区間で
は、階段波のレベルに対応して、最初はハイパルスの生
起比率が高く、段々にハイパルスの生起比率が低くなる
状態を示している。

【００２３】以上のように、本実施例では階段波の値を
ディジタル値として演算でき、またその結果にハイパル
ス生起比率が追従するようなパルス列を生成できるの
で、基本波の高調波を抑えた近似精度の高いＦＳＫ合成
信号を得るとともに、基本波の各周波数成分のレベル及
びレベル比を精度よく可変することができる。

【００２４】

【発明の効果】この発明によれば、階段波の値をディジ
タル値として算出し、その算出値とハイパルスの生起比
率が追従するようなパルス列を生成する構造から、基本
波の高調波を抑えた近似精度の高いＦＳＫ合成信号を得
るとともに、基本波の各周波数成分のレベル及びレベル
比を精度よく可変することができる。

【図面の簡単な説明】

【図１】本発明の一実施例のＦＳＫ合成信号生成回路を
示すブロック図。

【図２】図１のＦＳＫ合成信号生成回路における正弦波
と階段波と擬似正弦波を示す説明図。

【図３】従来のＦＳＫ合成信号生成回路を示すブロック
図。

【図４】図３のＦＳＫ合成信号生成回路における正弦波
と階段波と擬似正弦波を示す説明図。

【符号の説明】

１１ 発振回路 １２ 矩形波生成回路 １３，１４ ディジタルフィルタ回路 １５，１６ 乗算器 １７ 振幅・パルス列変換回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数の所定周波数に対応した複数の矩形波
   を表すディジタル値を出力する矩形波生成回路と、 この矩形波生成回路からの矩形波を表すディジタル値を
   入力し、階段波を表すディジタル値を出力する複数のデ
   ィジタルフィルタ回路と、 この複数のディジタルフィルタ回路からの各出力値を定
   数倍する複数の乗算器と、 この複数の乗算器からの出力の加算値に、ハイパルスの
   生起比率が追従するようなパルス列を生成することによ
   り、複数の周波数成分を持ったＦＳＫ合成信号を出力す
   る振幅・パルス列変換回路とを具備したことを特徴とす
   るＦＳＫ合成信号生成回路。