JPH05189393A - Reset processing circuit - Google Patents

Reset processing circuit

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JPH05189393A
JPH05189393A JP4001220A JP122092A JPH05189393A JP H05189393 A JPH05189393 A JP H05189393A JP 4001220 A JP4001220 A JP 4001220A JP 122092 A JP122092 A JP 122092A JP H05189393 A JPH05189393 A JP H05189393A
Authority
JP
Japan
Prior art keywords
reset
cpu
processing
reset processing
processing circuit
Prior art date
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Pending
Application number
JP4001220A
Other languages
Japanese (ja)
Inventor
Akira Matsuo
暁 松尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPH05189393A publication Critical patent/JPH05189393A/en
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Abstract

PURPOSE:To smoothly perform a proper reset processing corresponding to the cause of a reset which takes place without complicating the hardware configulation of a CPU board and the processing of CPU software. CONSTITUTION:A reset processing circuit 13 stores information indicating the type (corresponding to Nos. 101 to 104) of a reset signal to be generated within a RAM 131. Based on the information indicating the type of the reset signal stored in the RAM 131, the corresponding reset processing is read out of the table data of the RAM 131 and the read-out reset processing is executed via a reset processing circuit 13. Thus, a part or all of peripheral circuits 12-1 to 12-3 are initialized or a re-setting processing, etc., of a software parameter in a CPU 11 can be executed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明はCPU又はその周辺回路
をリセットするリセット処理回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reset processing circuit for resetting a CPU or its peripheral circuits.

【0002】[0002]

【従来の技術】従来、CPU及びその周辺回路から成る
デ−タ処理装置では、様々なリセット原因(種類)があ
り、例えば電源投入時に実施されるパワ−オンリセッ
ト、CPUを動作させるソフトウェアの暴走を検出して
リセットをかけるウォッチドッグタイマリセット、複数
のCPUが互いに相手のCPUに対してリセットをかけ
るCPU間リセット等がある。従って、リセットがかか
った時、そのリセットをかける上記した様々な原因によ
って、CPUの周辺回路のどこまでの範囲をリセットす
るかが異なってくる。
2. Description of the Related Art Conventionally, in a data processing device composed of a CPU and its peripheral circuits, there are various reset causes (types). For example, power-on reset performed at power-on, runaway of software for operating the CPU. There is a watchdog timer reset for detecting and resetting, and an inter-CPU reset in which a plurality of CPUs reset each other's CPUs. Therefore, when a reset is applied, the range of the peripheral circuit of the CPU to be reset varies depending on the various causes for applying the reset.

【0003】ところで、CPUとその周辺回路を搭載し
たCPUボ−ドを複数個共通のバスで結合して構成する
マルチプロセシングシステムの場合、自身のボ−ド内で
リセットが生じたことにより、他のボ−ドにリセット要
求を行う必要が生じた時、リセットされるボ−ドはどう
いう原因でリセットされるのか、或いはリセットが発生
したボ−ドが自身のボ−ドなのか、或いは他のボ−ドな
のかを識別し、この識別結果によって周辺回路のハ−ド
上の初期化を実施したり、或いはソフトウェア上のパラ
メ−タの初期化を実行しなければならない。このため、
発生したリセットの原因情報を保持してこれを識別する
回路がないと、前記リセットに関わるハ−ドウェア構成
や、或いはソフトウェア上の処理が複雑になることがあ
るだけでなく、機能上も大きな支障をきたすという欠点
があった。
By the way, in the case of a multi-processing system in which a plurality of CPU boards equipped with a CPU and its peripheral circuits are connected by a common bus, a reset occurs in its own board. When it becomes necessary to make a reset request to the board of the above, why is the reset board reset, or is the reset board the own board? Whether or not it is a board must be discriminated, and depending on the discrimination result, the initialization on the hardware of the peripheral circuit must be carried out or the parameter on the software must be initialized. For this reason,
If there is no circuit that holds the cause information of the generated reset and identifies this, not only the hardware configuration related to the reset or the processing on the software may be complicated, but also the function is seriously hindered. It had the drawback of causing

【0004】[0004]

【発明が解決しようとする課題】上記のように複数のC
PUボ−ドを共通のバスで結合して構成されたマルチプ
ロセシングシステムでは、各種のリセット原因があるた
め、このリセットの原因によってハ−ドウェア上又はソ
フトウェア上の処理内容が異なる場合がある。このた
め、リセットが生じた場合にそのリセット原因を保存し
てその内容を識別してから対応する範囲のリセット処理
を実行しなければならない。しかるに、従来のシステム
では、前記リセット原因情報を保持する回路やリセット
原因内容を識別する回路がないので、前記リセットに関
わるハ−ドウェア構成や、或いはソフトウェア上の処理
が複雑になるだけでなく、機能上も大きな支障をきたす
という欠点があった。
As described above, a plurality of Cs are used.
In a multi-processing system configured by connecting PU boards with a common bus, there are various reset causes, and the processing contents on the hardware or software may differ depending on the reset causes. Therefore, when a reset occurs, it is necessary to save the cause of the reset, identify the contents, and then execute the reset process in the corresponding range. However, in the conventional system, since there is no circuit for holding the reset cause information or a circuit for identifying the reset cause content, not only the hardware configuration related to the reset or the process on the software becomes complicated, There was a drawback in that it also caused a great hindrance in terms of functionality.

【0005】そこで本発明は上記の欠点を除去し、CP
Uボ−ドのハ−ドウェア構成やCPUのソフトウェア上
の処理を複雑にすることなく、生じたリセットの原因に
対応した適確なリセット処理を円滑に行うことができる
リセット処理回路を提供することを目的としている。
Therefore, the present invention eliminates the above-mentioned drawbacks, and
To provide a reset processing circuit capable of smoothly performing an accurate reset processing corresponding to a cause of a reset that has occurred without complicating the hardware configuration of the U-board and the software processing of the CPU. It is an object.

【0006】[0006]

【課題を解決するための手段】本発明のリセット処理回
路はリセットの種類に対応したリセット処理の内容を示
したデ−タを記憶する記憶手段と、発生したリセットの
種類を識別する情報を保存する保存手段と、この保存手
段によって保存された情報に基づいて前記記憶手段内の
前記デ−タを検索して対応するリセット処理を読み出す
検索手段と、この検索手段によって読み出されたリセッ
ト処理を実行する初期化手段とを具備した構成を有す
る。
A reset processing circuit according to the present invention stores a storage means for storing data indicating the contents of reset processing corresponding to the type of reset and information for identifying the type of reset that has occurred. A storage unit for storing the data, a search unit for searching the data in the storage unit based on the information stored by the storage unit and reading out a corresponding reset process; and a reset process read by the search unit. It has the structure provided with the initialization means to perform.

【0007】[0007]

【作用】本発明のリセット処理回路において、記憶手段
はリセットの種類に対応したリセット処理の内容を示し
たデ−タを記憶する。保存手段は発生したリセットの種
類を識別する情報を保存する。検索手段は前記保存手段
によって保存された情報に基づいて前記記憶手段内の前
記デ−タを検索して対応するリセット処理を読み出す。
初期化手段は前記検索手段によって読み出されたリセッ
ト処理を実行する。
In the reset processing circuit of the present invention, the storage means stores data indicating the content of the reset processing corresponding to the type of reset. The storage unit stores information that identifies the type of reset that has occurred. The search means searches the data in the storage means based on the information stored by the storage means and reads the corresponding reset processing.
The initialization unit executes the reset process read by the search unit.

【0008】[0008]

【実施例】以下、本発明の一実施例を図面を参照して説
明する。図1は本発明のリセット処理回路を搭載したマ
ルチプロセッシングシステムの一実施例を示したブロッ
ク図である。1−1〜1−3はCPUとその周辺回路及
び本発明のリセット処理回路を搭載したCPUボ−ド
で、各CPUボ−ドは共通バス2、3によって結合され
ている。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a multi-processing system equipped with a reset processing circuit of the present invention. Reference numerals 1-1 to 1-3 denote CPU boards equipped with a CPU, peripheral circuits thereof, and a reset processing circuit of the present invention, and the CPU boards are connected by common buses 2 and 3.

【0009】図2は上記したCPUボ−ド1−2の詳細
構成例を示した図である。11は各種情報処理を行うと
共に、リセット処理を行うCPU、12−1〜12−3
は前記CPU11の周辺回路、13は周辺回路12−1
〜12−3をリセットするリセット処理回路で、リセッ
ト原因(種類)を保存し且つ前記リセット原因の内容に
対応したリセット処理デ−タを保存しているRAM13
1を有している。14はリセット処理回路13の電源バ
ックアップを行うバックアップ電源部である。ここで、
前記リセット処理回路13には各種リセット信号が入力
されるが、101はCPUボ−ド1−1から入力される
リセット信号を、102はCPUボ−ド1−3から入力
されるリセット信号を、103はパワ−オンリセット信
号を、104はウォッチドッグタイマリセット信号を示
している。尚、CPUボード1−1、1−3の構成も本
例と同様である。
FIG. 2 is a diagram showing a detailed configuration example of the CPU board 1-2 described above. Reference numeral 11 denotes a CPU that performs various types of information processing and also performs reset processing,
Is a peripheral circuit of the CPU 11, 13 is a peripheral circuit 12-1
12-13 is a reset processing circuit that resets the reset cause (type) and stores the reset processing data corresponding to the contents of the reset cause.
Have one. Reference numeral 14 is a backup power supply unit that backs up the power of the reset processing circuit 13. here,
Various reset signals are input to the reset processing circuit 13, 101 is a reset signal input from the CPU board 1-1, and 102 is a reset signal input from the CPU board 1-3. Reference numeral 103 denotes a power-on reset signal, and 104 denotes a watchdog timer reset signal. The configurations of the CPU boards 1-1 and 1-3 are the same as in this example.

【0010】次に本実施例の動作について説明する。例
えばCPUボ−ド1−1が共通バス2を介してCPUボ
−ド1−2にリセット要求を出すと、CPUボ−ド1−
2のリセット処理回路13にはリセット信号101が入
力される。リセット処理回路13はこのリセット信号1
01が入力されると、図3に示すようなRAM131の
所定のエリアにフラグを立てることにより、入力リセッ
ト信号がCPUボ−ド1−1から入力されたことを示す
情報を保存する。従って、図3に示した前記エリアで
は、リセット信号101が入力されたため、この101
に対応する部分にフラグ“1”が立てられ、他の部分は
“0”になっている。CPU11は定期的なタイマ割込
によってリセット処理回路13のRAM131の内容を
チェックしに行き、フラグが立っていることでリセット
信号が入力されたことを知ると、リセット処理に移行す
る。このリセット処理にてCPU11は入力されたリセ
ット信号の種類に対応して行うべきリセット処理の内容
を示しているRAM131内のテ−ブルデ−タを参照す
る。
Next, the operation of this embodiment will be described. For example, when the CPU board 1-1 issues a reset request to the CPU board 1-2 via the common bus 2, the CPU board 1-
The reset signal 101 is input to the second reset processing circuit 13. The reset processing circuit 13 uses the reset signal 1
When 01 is input, a flag is set in a predetermined area of the RAM 131 as shown in FIG. 3 to store the information indicating that the input reset signal is input from the CPU board 1-1. Therefore, since the reset signal 101 is input in the area shown in FIG.
The flag "1" is set in the portion corresponding to "" and the other portions are "0". The CPU 11 goes to check the contents of the RAM 131 of the reset processing circuit 13 by a periodic timer interruption, and when it knows that the reset signal is input because the flag is set, it shifts to the reset processing. In this reset process, the CPU 11 refers to the table data in the RAM 131 indicating the contents of the reset process to be performed corresponding to the type of the input reset signal.

【0011】図4は前記RAM131に記憶されている
前記テ−ブルデ−タ例を示した図である。これは入力さ
れたリセット信号の種類に応じていずれの周辺回路をリ
セットするか、即ち初期化するか、或いはソフトウェア
上のパラメ−タ再設定等の初期化を行うか否かを示して
いる。上記例のようにリセット信号101が入力された
場合、CPU11は前記テ−ブルデ−タから周辺回路1
2−1を初期化すればよいことを知り、リセット処理回
路13を介して周辺回路12−1の初期化を行ない、最
後に前記RAM131内の図3に示したエリアをクリア
して初期化処理を終了する。又、入力されたリセット信
号が104のウォッチドッグタイマリセット信号の場
合、CPU11は前記テ−ブルデ−タから周辺回路12
−1〜12−3を初期化すると共に、ソフトウェア上の
パラメ−タも再設定しなければならないことを知って、
これに対応した初期化処理を行ない、最後に上記と同様
にRAM131内の図3に示したエリアをクリアして初
期化処理を終了する。
FIG. 4 is a diagram showing an example of the table data stored in the RAM 131. This indicates which peripheral circuit should be reset, that is, initialized, or whether initialization such as parameter reset on software should be performed according to the type of the input reset signal. When the reset signal 101 is input as in the above example, the CPU 11 detects the peripheral data 1 from the table data.
Knowing that the 2-1 should be initialized, the peripheral circuit 12-1 is initialized through the reset processing circuit 13, and finally, the area shown in FIG. To finish. When the input reset signal is the watchdog timer reset signal 104, the CPU 11 reads the table data and the peripheral circuit 12 from the table data.
Knowing that the parameters on software must be reset as well as initializing -1 to 12-3,
The initialization process corresponding to this is performed, and finally, the area shown in FIG. 3 in the RAM 131 is cleared in the same manner as above, and the initialization process is completed.

【0012】本実施例によれば、リセット信号が発生す
ると、リセット処理回路13はこのリセット信号の種類
(リセット発生原因に対応している)を示す情報をRA
M131上に保存するため、CPU11は前記保存され
た情報に基づいて前記RAM131内に記憶されている
デ−タテ−ブルから周辺回路のどの範囲までをリセット
するか、或いはソフトウェア上のリセットをしなければ
ならないのかという情報を読み出して、この情報に従っ
たリセット処理を行うことができる。このため、マルチ
プロセッシングシステムのようなものでも各CPUボ−
ドのハ−ドウェア上の構成やソフトウェア上の処理を複
雑にすることなく、各CPUボ−ドは発生したリセット
の種類に応じて適確なリセット処理を円滑に行うことが
できる。尚、上記実施例では、CPUボ−ド1−2のリ
セット処理について述べたが、他のCPUボ−ド1−1
又は1-3 のリセット処理も同様で、同様の効果がある。
According to this embodiment, when the reset signal is generated, the reset processing circuit 13 outputs the information indicating the kind of the reset signal (corresponding to the cause of the reset generation) to the RA.
In order to save the data in the M131, the CPU 11 must reset the range from the data table stored in the RAM 131 to the peripheral circuit based on the stored information, or the software reset. It is possible to read out the information as to whether or not it should be performed and perform the reset processing according to this information. For this reason, even in a multi-processing system, each CPU board
Each CPU board can smoothly perform an appropriate reset process according to the type of reset that has occurred, without complicating the hardware configuration of the hardware and the processing on the software. In the above embodiment, the reset processing of the CPU board 1-2 has been described, but other CPU boards 1-1.
Alternatively, the reset process of 1-3 is also the same and has the same effect.

【0013】[0013]

【発明の効果】以上記述した如く本発明のリセット回路
によれば、CPUボ−ドのハ−ドウェア構成やCPUの
ソフトウェア上の処理を複雑にすることなく、生じたリ
セットの原因に対応した適確なリセット処理を円滑に行
うことができる。
As described above, according to the reset circuit of the present invention, it is possible to cope with the cause of the reset that has occurred without complicating the hardware configuration of the CPU board and the software processing of the CPU. An accurate reset process can be smoothly performed.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明のリセット処理回路を搭載したマルチプ
ロセッシングシステムの一実施例を示したブロック図。
FIG. 1 is a block diagram showing an embodiment of a multi-processing system equipped with a reset processing circuit of the present invention.

【図2】図1に示したCPUボ−ドの詳細例を示したブ
ロック図。
2 is a block diagram showing a detailed example of a CPU board shown in FIG.

【図3】図1に示したRAM上に設定されているリセッ
ト信号の種類を示す情報を保存するエリア例を示した
図。
FIG. 3 is a diagram showing an example of an area for storing information indicating the type of reset signal set on the RAM shown in FIG.

【図4】図1に示したRAMに記憶されているテ−ブル
デ−タ例を示した図。
4 is a diagram showing an example of table data stored in a RAM shown in FIG.

【符号の説明】[Explanation of symbols]

1−1〜1−3…CPUボ−ド 2、3…共通バス 11…CPU 12−1〜12−
3…周辺回路 13…リセット処理回路 14…バックアッ
プ電源部 131…RAM
1-1 to 1-3 ... CPU board 2, 3 ... Common bus 11 ... CPU 12-1 to 12-
3 ... Peripheral circuit 13 ... Reset processing circuit 14 ... Backup power supply unit 131 ... RAM

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 リセットの種類に対応したリセット処理
の内容を示したデ−タを記憶する記憶手段と、発生した
リセットの種類を識別する情報を保存する保存手段と、
この保存手段によって保存された情報に基づいて前記記
憶手段内の前記デ−タを検索して対応するリセット処理
を読み出す検索手段と、この検索手段によって読み出さ
れたリセット処理を実行する初期化手段とを具備したこ
とを特徴とするリセット処理回路。
1. Storage means for storing data indicating the contents of reset processing corresponding to the type of reset, and storage means for storing information for identifying the type of reset that has occurred.
Retrieval means for retrieving the data in the storage means on the basis of the information stored by the storage means to retrieve the corresponding reset processing, and initialization means for executing the reset processing read by the retrieval means. And a reset processing circuit.
JP4001220A 1992-01-08 1992-01-08 Reset processing circuit Pending JPH05189393A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007286859A (en) * 2006-04-17 2007-11-01 Ricoh Co Ltd Control unit and image forming device
CN114200874A (en) * 2022-02-17 2022-03-18 四川创智联恒科技有限公司 Device and method for detecting equipment reset event

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