JPH05189309A - Purge system for cache memory - Google Patents
Purge system for cache memoryInfo
- Publication number
- JPH05189309A JPH05189309A JP4006141A JP614192A JPH05189309A JP H05189309 A JPH05189309 A JP H05189309A JP 4006141 A JP4006141 A JP 4006141A JP 614192 A JP614192 A JP 614192A JP H05189309 A JPH05189309 A JP H05189309A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- address
- cache memory
- input
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、キャッシュメモリを具
備する情報処理装置におけるキャッシュメモリのパージ
方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cache memory purging method in an information processing apparatus having a cache memory.
【０００２】[0002]
【従来の技術】図４は従来あるキャッシュメモリのパー
ジ方式の一例を示す図であり、図５は図４におけるキャ
ッシュメモリの一例を示す図であり、図６は図４におけ
るタイムチャートの一例を示す図である。2. Description of the Related Art FIG. 4 is a diagram showing an example of a conventional cache memory purging method, FIG. 5 is a diagram showing an example of a cache memory in FIG. 4, and FIG. 6 is an example of a time chart in FIG. FIG.
【０００３】図４乃至図６において、キャッシュメモリ
１は２５６キロ語の記憶容量を有し、図示されぬ主記憶
装置の或る記憶領域（２５６キロ語）の記憶内容（デー
タｄ）を格納するデータバッファメモリ（ＣＡＭ）１C
と、データバッファメモリ（ＣＡＭ）１C の各アドレス
ａの記憶内容（データｄ）の有効性を示す有効符号ｖ
と、該データｄの主記憶装置上での記憶領域を示すブロ
ックアドレスａB とを、データバッファメモリ（ＣＡ
Ｍ）１C の各アドレスａに対応して格納するタグメモリ
（ＴＡＧ）１T とから構成されている。4 to 6, the cache memory 1 has a storage capacity of 256 kilowords, and stores the storage content (data d) of a certain storage area (256 kilowords) of the main memory (not shown). Data buffer memory (CAM) 1 C
And a valid code v indicating the validity of the stored contents (data d) of each address a of the data buffer memory (CAM) 1 C.
And a block address a B indicating a storage area of the data d on the main storage device, the data buffer memory (CA
M) 1 C and a tag memory (TAG) 1 T which stores corresponding to each address a.
【０００４】各アドレスａに対応する有効符号ｖは、デ
ータバッファメモリ（ＣＡＭ）１C の該当アドレスａに
格納されているデータｄが有効の場合には論理“１”に
設定され、該当アドレスａに格納されているデータｄが
無効の場合には論理“０”に設定されている。The valid code v corresponding to each address a is set to logic "1" when the data d stored in the corresponding address a of the data buffer memory (CAM) 1 C is valid, and the valid address a When the data d stored in is invalid, it is set to logic "0".
【０００５】カウンタ２は、クロック端子ＣＰに入力さ
れるクロック信号ｃｋを計数し、１８ビットから成る計
数値をアドレスａとして出力端子Ｑから出力し、セレク
タ３の入力端子Ｘ2 に入力している。The counter 2 counts the clock signal ck input to the clock terminal CP, outputs a count value of 18 bits from the output terminal Q as an address a, and inputs it to the input terminal X 2 of the selector 3. ..
【０００６】キャッシュメモリ１が使用状態にある場合
には、セレクタ３の選択端子Ｓに入力されるパージ信号
ｐｇは論理“０”に設定されており、セレクタ３は入力
端子Ｘ1 を出力端子Ｑに接続し、図示されぬ中央制御装
置から入力されるアドレスａを、キャッシュメモリ１の
アドレス端子Ａに入力させ、前記中央制御装置からキャ
ッシュメモリ１の所要記憶領域にアクセスさせる。When the cache memory 1 is in use, the purge signal pg input to the selection terminal S of the selector 3 is set to logic "0", and the selector 3 changes the input terminal X 1 from the output terminal Q. Then, an address a input from a central control unit (not shown) is input to an address terminal A of the cache memory 1 to access a required storage area of the cache memory 1 from the central control unit.
【０００７】かかる状態で、前記中央制御装置にキャッ
シュメモリ１に格納されている全データｄを無効化する
要求が発生すると、前記中央制御装置はキャッシュメモ
リ１に入力するライトイネーブル信号ｗｅを論理“０”
から論理“１”に設定変更した後、セレクタ３の選択端
子Ｓに入力するパージ信号ｐｇを論理“０”から論理
“１”に設定変更すると共に、カウンタ２のロード端子
Ｌに入力するパージ信号ｐｇ′を、クロック信号ｃｋの
一周期分Ｔだけ論理“０”から論理“１”に設定変更
し、更にキャッシュメモリ１に入力する有効符号ｖを論
理“０”に設定する。In such a state, when a request for invalidating all the data d stored in the cache memory 1 is issued to the central control unit, the central control unit outputs the write enable signal we input to the cache memory 1 to a logical "". 0 "
From the logic “1” to the logic “1”, the purge signal pg input to the selection terminal S of the selector 3 is changed from the logic “0” to the logic “1”, and the purge signal pg input to the load terminal L of the counter 2 is changed. The setting of pg ′ is changed from the logic “0” to the logic “1” for one cycle T of the clock signal ck, and the valid code v input to the cache memory 1 is set to the logic “0”.
【０００８】カウンタ２は、ロード端子Ｌに入力される
パージ信号ｐｇ′が論理“０”から論理“１”に変化す
ると、データ端子Ｄに入力される１８ビットが総て論理
“０”の初期データにより計数値を初期設定した後、ク
ロック信号ｃｋの計数を継続する。In the counter 2, when the purge signal pg 'input to the load terminal L changes from logic "0" to logic "1", all 18 bits input to the data terminal D are initially logic "0". After the count value is initialized by the data, the counting of the clock signal ck is continued.
【０００９】またセレクタ３は、選択端子Ｓに入力され
るパージ信号ｐｇが論理“１”に設定されると、入力端
子Ｘ2 を出力端子Ｑに接続し、カウンタ２から入力され
るアドレスａを、キャッシュメモリ１のアドレス端子Ａ
に入力させる。When the purge signal pg input to the selection terminal S is set to logic "1", the selector 3 connects the input terminal X 2 to the output terminal Q and sets the address a input from the counter 2 to the address a. , Address terminal A of cache memory 1
To enter.
【００１０】その結果、キャッシュメモリ１のライトイ
ネーブル端子ＷＥに入力されるライトイネーブル信号ｗ
ｅは、クロック信号ｃｋの各周期に一回、論理論理
“１”から論理“０”に変化し、ライトイネーブル信号
ｗｅの論理値変化に同期して、アドレス端子Ａに入力さ
れるアドレスａに対応して、キャッシュメモリ１のタグ
メモリ（ＴＡＧ）１T に格納されている有効符号ｖを、
順次論理“０”に設定する。As a result, the write enable signal w input to the write enable terminal WE of the cache memory 1
e changes from the logical logic “1” to the logical “0” once in each cycle of the clock signal ck, and is synchronized with the change in the logical value of the write enable signal we to the address a input to the address terminal A. Correspondingly, the effective code v stored in the tag memory (TAG) 1 T of the cache memory 1 is
Sequentially set to logical "0".
【００１１】アドレスａが、クロック信号ｃｋに同期し
て値「０」から値「２５６キロ」迄変化すると、タグメ
モリ（ＴＡＧ）１T の全記憶領域に格納されている有効
符号ｖは総て論理“０”に設定され、データバッファメ
モリ（ＣＡＭ）１C の全アドレスａに格納されているデ
ータｄが無効化される。When the address a changes from the value "0" to the value "256 km" in synchronization with the clock signal ck, all effective codes v stored in the entire storage area of the tag memory (TAG) 1 T are all. The data d, which is set to the logic "0" and stored at all addresses a of the data buffer memory (CAM) 1 C , is invalidated.
【００１２】[0012]
【発明が解決しようとする課題】以上の説明から明らか
な如く、従来あるキャッシュメモリのパージ方式におい
ては、キャッシュメモリ１のライトイネーブル端子ＷＥ
に入力されるライトイネーブル信号ｗｅは、クロック信
号ｃｋの各周期に一回だけ、論理“１”から論理“０”
に変化し、またキャッシュメモリ１のアドレス端子Ａに
入力されるアドレスａも、クロック信号ｃｋに同期して
値「０」から値「２５６キロ」迄変化する為、キャッシ
ュメモリ１の各アドレスａに格納されている有効符号ｖ
が、クロック信号ｃｋの各周期毎に一アドレスａ宛論理
“０”に設定され、該当アドレスａに格納されているデ
ータｄを無効化する為、キャッシュメモリ１の全記憶領
域に格納されているデータｄを無効化する為には、クロ
ック信号ｃｋの２５６キロ周期だけの時間が必要とな
り、当該キャッシュメモリ１を無効化する為に長時間を
費やす問題があった。As is apparent from the above description, in the conventional cache memory purging method, the write enable terminal WE of the cache memory 1 is used.
The write enable signal we input to is input to the logic “1” to the logic “0” only once in each cycle of the clock signal ck.
And the address a input to the address terminal A of the cache memory 1 also changes from the value "0" to the value "256 km" in synchronization with the clock signal ck. Stored valid code v
Is set to a logic "0" addressed to one address a for each cycle of the clock signal ck, and is stored in the entire storage area of the cache memory 1 to invalidate the data d stored in the corresponding address a. In order to invalidate the data d, it takes a time of only 256 kilocycles of the clock signal ck, and there is a problem that it takes a long time to invalidate the cache memory 1.
【００１３】本発明は、キャッシュメモリの無効化に要
する時間を、極力短縮することを目的とする。An object of the present invention is to shorten the time required for invalidating a cache memory as much as possible.
【００１４】[0014]
【課題を解決するための手段】図１は本発明の原理を示
す図である。図１において、１はキャッシュメモリ、２
はクロック信号ｃｋを計数してキャッシュメモリ１のア
ドレスａを発生するカウンタである。FIG. 1 is a diagram showing the principle of the present invention. In FIG. 1, 1 is a cache memory, 2
Is a counter for counting the clock signal ck and generating the address a of the cache memory 1.
【００１５】１００は、本発明により設けられた反転手
段である。２００は、本発明により設けられたライトイ
ネーブル信号発生手段である。３００は、本発明により
設けられた切替手段である。Reference numeral 100 is a reversing means provided by the present invention. Reference numeral 200 is a write enable signal generating means provided by the present invention. 300 is a switching means provided by the present invention.
【００１６】[0016]
【作用】反転手段１００は、カウンタ２が発生するアド
レスａを構成する各ビットの論理値を反転させ、反転ア
ドレスａr を作成する。The inverting means 100 inverts the logical value of each bit forming the address a generated by the counter 2 to create an inverted address a r .
【００１７】ライトイネーブル信号発生手段２００は、
クロック信号ｃｋの前半と後半とにそれぞれライトイネ
ーブル信号ｗｅを一回宛発生する。切替手段３００は、
クロック信号ｃｋの前半においてカウンタ２が発生する
アドレスａを選択し、クロック信号ｃｋの後半において
反転手段１００が作成する反転アドレスａr を選択し、
キャッシュメモリ１の記憶内容を無効化する為に入力す
る。The write enable signal generating means 200 includes
The write enable signal we is generated once for each of the first half and the second half of the clock signal ck. The switching means 300 is
In the first half of the clock signal ck, the address a generated by the counter 2 is selected, and in the second half of the clock signal ck, the inverted address a r created by the inverting means 100 is selected.
Input to invalidate the stored contents of the cache memory 1.
【００１８】なおライトイネーブル信号発生手段２００
は、クロック信号ｃｋと、クロック信号ｃｋを半周期だ
け遅延させた遅延クロック信号とを基準としてライトイ
ネーブル信号ｗｅを発生し、また切替手段３００は、ク
ロック信号ｃｋおよび遅延クロック信号に同期してアド
レスａおよび反転アドレスａr を交互に選択することが
考慮される。Write enable signal generating means 200
Generates a write enable signal we based on the clock signal ck and a delayed clock signal obtained by delaying the clock signal ck by a half cycle, and the switching means 300 synchronizes the address with the clock signal ck and the delayed clock signal. Alternate selection of a and inverted address a r is considered.
【００１９】従って、クロック信号の一周期毎に、キャ
ッシュメモリの二アドレスに対応する記憶内容が無効化
されることとなり、キャッシュメモリの無効化に要する
時間が大幅に短縮されることとなる。Therefore, the stored contents corresponding to the two addresses of the cache memory are invalidated for each cycle of the clock signal, and the time required for invalidating the cache memory is significantly shortened.
【００２０】[0020]
【実施例】以下、本発明の一実施例を図面により説明す
る。図２は本発明の一実施例によるキャッシュメモリの
パージ方式を示す図であり、図３は図２におけるタイム
チャートの一例を示す図である。なお、全図を通じて同
一符号は同一対象物を示す。また図２におけるキャッシ
ュメモリ１の構成は、図５に例示される通りとする。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. 2 is a diagram showing a cache memory purging method according to an embodiment of the present invention, and FIG. 3 is a diagram showing an example of a time chart in FIG. The same reference numerals denote the same objects throughout the drawings. The configuration of the cache memory 1 in FIG. 2 is as illustrated in FIG.
【００２１】図２においては、図１における反転手段１
００としてインバータ７が設けられ、また図１における
ライトイネーブル信号発生手段２００として遅延回路
（ＤＬ）１０、ゲート９、セレクタ１５およびゲート４
が設けられ、また図１における切替手段３００としてゲ
ート５、６、８、１１、１２、１３およびフリップフロ
ップ１４が設けられている。In FIG. 2, the reversing means 1 in FIG.
An inverter 7 is provided as 00, and a delay circuit (DL) 10, a gate 9, a selector 15 and a gate 4 are provided as the write enable signal generating means 200 in FIG.
Further, gates 5, 6, 8, 11, 12, 13 and a flip-flop 14 are provided as the switching means 300 in FIG.
【００２２】図２においても、カウンタ２は、クロック
端子ＣＰに入力されるクロック信号ｃｋを計数し、１８
ビットから成る計数値をアドレスａとして出力端子Ｑか
ら出力し、ゲート５およびインバータ７に入力してい
る。Also in FIG. 2, the counter 2 counts the clock signal ck input to the clock terminal CP,
The count value consisting of bits is output from the output terminal Q as the address a and is input to the gate 5 and the inverter 7.
【００２３】インバータ７は、入力されているアドレス
ａを構成する１８ビットの各論理値を反転し、反転アド
レスａr を作成してゲート８に入力している。キャッシ
ュメモリ１が使用状態にある場合には、パージ信号ｐｇ
は論理“０”に設定され、またリセット信号ｒｓは論理
“１”に設定されている。The inverter 7 inverts each 18-bit logical value forming the input address a to create an inverted address a r and inputs it to the gate 8. If the cache memory 1 is in use, the purge signal pg
Are set to logic "0", and the reset signal rs is set to logic "1".
【００２４】フリップフロップ１４は、データ端子Ｄに
入力されるリセット信号ｒｓが論理“１”に設定される
と、セット状態に設定され、出力端子Ｑから出力する切
替信号ｓｗを論理“１”に設定している為、ゲート５が
導通状態、ゲート８が遮断状態となり、ゲート５に入力
されるアドレスａが、ゲート６を介してセレクタ３の入
力端子Ｘ1 に入力されている。The flip-flop 14 is set to a set state when the reset signal rs input to the data terminal D is set to logic "1", and the switching signal sw output from the output terminal Q is set to logic "1". Since the setting is made, the gate 5 is in the conductive state and the gate 8 is in the shut-off state, and the address a input to the gate 5 is input to the input terminal X 1 of the selector 3 via the gate 6.
【００２５】また遅延回路（ＤＬ）１０は、入力される
クロック信号ｃｋに対して二分の一周期分（Ｔ／２）の
遅延を与えて遅延クロック信号ｃｋd を作成し、ゲート
９に入力する。The delay circuit (DL) 10 delays the input clock signal ck by one half cycle (T / 2) to generate a delayed clock signal ck d, which is input to the gate 9. ..
【００２６】ゲート９は、クロック信号ｃｋに、遅延回
路（ＤＬ）１０から入力される遅延クロック信号ｃｋd
を重畳し、クロック信号ｃｋの二分の一周期（Ｔ／２）
を一周期とする合成クロック信号ｃｋc を作成し、ゲー
ト１２およびセレクタ１５の入力端子Ｘ2 に入力してい
る。The gate 9 receives the delayed clock signal ck d input from the delay circuit (DL) 10 in response to the clock signal ck.
, And a half cycle of the clock signal ck (T / 2)
Create a synthesized clock signal ck c to one cycle, and are input to the input terminal X 2 of the gate 12 and the selector 15.
【００２７】セレクタ３は、選択端子Ｓに入力されるパ
ージ信号ｐｇが論理“０”に設定されると、入力端子Ｘ
1 を出力端子Ｑに接続し、図示されぬ中央制御装置から
入力されるアドレスａを、キャッシュメモリ１のアドレ
ス端子Ａに入力させ、前記中央制御装置からキャッシュ
メモリ１の所要記憶領域にアクセスさせる。When the purge signal pg input to the selection terminal S is set to logic "0", the selector 3 receives the input terminal X.
1 is connected to the output terminal Q, and an address a input from a central control unit (not shown) is input to the address terminal A of the cache memory 1 so that the central control unit can access a required storage area of the cache memory 1.
【００２８】またセレクタ１５は、選択端子Ｓに入力さ
れるパージ信号ｐｇが論理“０”に設定されると、入力
端子Ｘ1 を出力端子Ｑに接続し、入力端子Ｘ1 に入力さ
れているクロック信号ｃｋをゲート４に入力させる。When the purge signal pg input to the selection terminal S is set to logic "0", the selector 15 connects the input terminal X 1 to the output terminal Q and inputs the input signal to the input terminal X 1 . The clock signal ck is input to the gate 4.
【００２９】以上によりキャッシュメモリ１は、クロッ
ク信号ｃｋに同期して書込みまたは読出しを行われてい
る。かかる状態で、前記中央制御装置にキャッシュメモ
リ１に格納されている全データｄを無効化する要求が発
生すると、前記中央制御装置はキャッシュメモリ１に入
力するライトイネーブル信号ｗｅを論理“０”から論理
“１”に設定変更した後、パージ信号ｐｇを論理“０”
から論理“１”に設定変更し、またリセット信号ｒｓを
論理“１”から論理“０”に設定変更すると共に、カウ
ンタ２のロード端子Ｌに入力するパージ信号ｐｇ′を、
クロック信号ｃｋの一周期分Ｔだけ論理“０”から論理
“１”に設定変更し、更にキャッシュメモリ１に入力す
る有効符号ｖを論理“０”に設定する。As described above, the cache memory 1 is written or read in synchronization with the clock signal ck. In such a state, when the central controller issues a request to invalidate all the data d stored in the cache memory 1, the central controller issues a write enable signal we input to the cache memory 1 from the logic "0". After changing the setting to logic "1", set the purge signal pg to logic "0".
To the logic "1" and the reset signal rs is changed from the logic "1" to the logic "0", and the purge signal pg 'input to the load terminal L of the counter 2 is changed to
The setting is changed from the logical "0" to the logical "1" for one cycle T of the clock signal ck, and the valid code v input to the cache memory 1 is set to the logical "0".
【００３０】カウンタ２は、ロード端子Ｌに入力される
パージ信号ｐｇ′が論理“０”から論理“１”に変化す
ると、データ端子Ｄに入力される１８ビットが総て論理
“０”の初期データにより計数値を初期設定した後、ク
ロック信号ｃｋの計数を継続する。In the counter 2, when the purge signal pg 'input to the load terminal L changes from the logic "0" to the logic "1", the 18 bits input to the data terminal D are all logic "0" in the initial stage. After the count value is initialized by the data, the counting of the clock signal ck is continued.
【００３１】フリップフロップ１４は、データ端子Ｄに
入力されるリセット信号ｒｓが論理“０”に設定される
と、ゲート１２を介してクロック端子ＣＰに入力される
合成クロック信号ｃｋc に同期してセット状態とリセッ
ト状態とを交互に繰返し、出力端子Ｑから出力する切替
信号ｓｗを、合成クロック信号ｃｋc に同期して論理
“１”と論理“０”とに交互に設定変更する。When the reset signal rs input to the data terminal D is set to logic "0", the flip-flop 14 synchronizes with the synthetic clock signal ck c input to the clock terminal CP via the gate 12. Repeat the set and reset states alternately, the switching signal sw is output from the output terminal Q, alternately to configuration changes in the logic "0" and logic "1" in synchronization with the synthesized clock signal ck c.
【００３２】その結果、ゲート５はクロック信号ｃｋの
各周期の前半に導通状態、後半に遮断状態に設定され、
またゲート８はクロック信号ｃｋの各周期の前半に遮断
状態、後半に導通状態に設定される為、ゲートＧ６に
は、クロック信号ｃｋの前半にはカウンタ２の出力端子
Ｑから出力されるアドレスａがゲート５を介して入力さ
れ、またクロック信号ｃｋの後半にはインバータ７から
出力される反転アドレスａr がゲート８を介して入力さ
れる。As a result, the gate 5 is set in the conducting state in the first half of each cycle of the clock signal ck and in the cutting state in the latter half of each cycle,
Further, since the gate 8 is set in the cut-off state in the first half of each cycle of the clock signal ck and in the conductive state in the second half, the gate G6 has the address a output from the output terminal Q of the counter 2 in the first half of the clock signal ck. Is input via the gate 5, and the inverted address a r output from the inverter 7 is input via the gate 8 in the latter half of the clock signal ck.
【００３３】ゲート６は、クロック信号ｃｋの各周期の
前半にゲート５から入力されるアドレスａと、後半にゲ
ート８から入力されれる反転アドレスａr とを合成して
合成アドレスａc を作成し、セレクタ３の入力端子Ｘ2
に入力する。The gate 6 synthesizes an address a input from the gate 5 in the first half of each cycle of the clock signal ck and an inverted address a r input from the gate 8 in the latter half of the cycle to create a synthesized address a c. , Input terminal X 2 of selector 3
To enter.
【００３４】なおアドレスａは、前述の如く、クロック
信号ｃｋに同期して値「０」、「１」、「２」、
「３」、「４」、「５」、……と歩進し、また反転アド
レスａr も、クロック信号ｃｋに同期して、それぞれ値
「０」、「１」、「２」、「３」、「４」、「５」、…
…の全１８ビットを論理値反転した値「Ｆ」、「Ｅ」、
「Ｄ」、「Ｃ」、「Ｂ」、「Ａ」、……と歩進する為、
合成アドレスａc は、図３に示す如く、クロック信号ｃ
ｋの各周期毎に二種類の値、即ち前半に値「０」で後半
に値「Ｆ」、前半に値「１」で後半に値「Ｅ」、前半に
値「２」で後半に値「Ｄ」、前半に値「３」で後半に値
「Ｃ」、前半に値「４」で後半に値「Ｂ」、前半に値
「５」で後半に値「Ａ」、……と変化する。As described above, the address a has the values "0", "1", "2", in synchronization with the clock signal ck.
"3", "4", "5", and so on, and the inverted address a r also has the values "0", "1", "2", "3" in synchronization with the clock signal ck. , "4", "5", ...
"F", "E", which are logical values of all 18 bits of ...
"D", "C", "B", "A", ...
As shown in FIG. 3, the composite address a c is the clock signal c
For each cycle of k, there are two types of values: the value "0" in the first half, the value "F" in the second half, the value "1" in the first half, the value "E" in the second half, and the value "2" in the first half. "D", value "3" in the first half, value "C" in the second half, value "4" in the first half, value "B" in the second half, value "5" in the first half, value "A" in the second half, and so on. To do.
【００３５】一方セレクタ３は、選択端子Ｓに入力され
るパージ信号ｐｇが論理“１”に設定されると、入力端
子Ｘ2 を出力端子Ｑに接続し、ゲート６から入力される
合成アドレスａc を、キャッシュメモリ１のアドレス端
子Ａに入力させる。On the other hand, when the purge signal pg input to the selection terminal S is set to logic "1", the selector 3 connects the input terminal X 2 to the output terminal Q and the combined address a input from the gate 6. c is input to the address terminal A of the cache memory 1.
【００３６】またセレクタ１５も、選択端子Ｓに入力さ
れるパージ信号ｐｇが論理“１”に設定されると、入力
端子Ｘ2 を出力端子Ｑに接続し、ゲート９から入力され
る合成クロック信号ｃｋc をゲート４に入力する。The selector 15 also connects the input terminal X 2 to the output terminal Q when the purge signal pg input to the selection terminal S is set to logic "1", and outputs the combined clock signal input from the gate 9. Input ck c into gate 4.
【００３７】その結果、キャッシュメモリ１のライトイ
ネーブル端子ＷＥに入力されるライトイネーブル信号ｗ
ｅは、合成クロック信号ｃｋc に同期して、即ちクロッ
ク信号ｃｋの各周期に二回、論理論理“１”から論理
“０”に変化する。As a result, the write enable signal w input to the write enable terminal WE of the cache memory 1
e changes from the logical logic "1" to the logical "0" in synchronization with the combined clock signal ck c , that is, twice in each cycle of the clock signal ck.
【００３８】キャッシュメモリ１は、ライトイネーブル
信号ｗｅの論理値変化に同期して、アドレス端子Ａに入
力される合成アドレスａc に対応して、キャッシュメモ
リ１のタグメモリ（ＴＡＧ）１T に格納されている有効
符号ｖを、順次論理“０”に設定する。The cache memory 1 stores in synchronization with the logical value change of the write enable signal we, in response to the synthetic address a c inputted to the address terminal A, a tag memory (TAG) 1 T of the cache memory 1 The valid code v that has been set is sequentially set to a logical "0".
【００３９】アドレスａが、クロック信号ｃｋに同期し
て値「０」から値「１２８キロ」迄変化すると、タグメ
モリ（ＴＡＧ）１T の全アドレスａに格納されている有
効符号ｖは総て論理“０”に設定され、データバッファ
メモリ（ＣＡＭ）１C の全記憶領域に格納されているデ
ータｄが無効化される。When the address a changes from the value "0" to the value "128 km" in synchronization with the clock signal ck, all effective codes v stored in all the addresses a of the tag memory (TAG) 1 T are all. The data d set to the logic "0" and stored in the entire storage area of the data buffer memory (CAM) 1 C is invalidated.
【００４０】以上の説明から明らかな如く、本実施例に
よれば、キャッシュメモリ１を無効化する場合には、キ
ャッシュメモリ１のライトイネーブル端子ＷＥに入力さ
れるライトイネーブル信号ｗｅが、クロック信号ｃｋの
二分の一周期（Ｔ／２）を有する合成クロック信号ｃｋ
c に同期して論理“１”から論理“０”に変化し、また
キャッシュメモリ１のアドレス端子Ａに入力される合成
アドレスａc も、合成クロック信号ｃｋc に同期して値
「０」乃至値「２５６キロ」と変化する為、キャッシュ
メモリ１に格納されている有効符号ｖが、合成クロック
信号ｃｋc の各周期毎に一アドレス宛、、即ちクロック
信号ｃｋの各周期毎に二アドレス宛論理“０”に設定さ
れ、該当アドレスに格納されているデータｄを無効化す
る為、キャッシュメモリ１の全記憶領域に格納されてい
るデータｄを無効化する為には、合成クロック信号ｃｋ
c の２５６周期分、即ちクロック信号ｃｋの１２８キロ
周期分の時間で済み、図４以降に例示される従来あるキ
ャッシュメモリの無効化方式に比してキャッシュメモリ
の無効化に要する時間が半減する。As is apparent from the above description, according to this embodiment, when the cache memory 1 is invalidated, the write enable signal we input to the write enable terminal WE of the cache memory 1 is the clock signal ck. Clock signal ck having a half cycle (T / 2) of
in synchronization with the c changes to a logic "0" from logic "1", and also synthetic address a c inputted to the address terminal A of the cache memory 1, the composite clock signal ck value "0" in synchronism with the c or Since the value changes to “256 km”, the valid code v stored in the cache memory 1 is addressed to one address for each cycle of the combined clock signal ck c , that is, two addresses are addressed for each cycle of the clock signal ck. In order to invalidate the data d which is set to the logic “0” and stored at the corresponding address, and to invalidate the data d stored in the entire storage area of the cache memory 1, the synthetic clock signal ck
The time for 256 cycles of c , that is, the time for 128 kilo cycles of the clock signal ck, is sufficient, and the time required to invalidate the cache memory is halved compared to the conventional cache memory invalidation method illustrated in and after FIG. ..
【００４１】なお、図２および図３はあく迄本発明の一
実施例に過ぎず、例えばキャッシュメモリ１の記憶容量
は２５６キロ語に限定されることは無く、他に幾多の変
形が考慮されるが、何れの場合にも本発明の効果は変わ
らない。2 and 3 are merely embodiments of the present invention, and the storage capacity of the cache memory 1, for example, is not limited to 256 kilowords, and many other modifications are considered. However, the effect of the present invention does not change in any case.
【００４２】[0042]
【発明の効果】以上、本発明によれば、前記情報処理装
置において、クロック信号の一周期毎に、キャッシュメ
モリの二アドレスに対応する記憶内容が無効化されるこ
ととなり、キャッシュメモリの無効化に要する時間が大
幅に短縮されることとなる。As described above, according to the present invention, in the information processing apparatus, the stored contents corresponding to the two addresses of the cache memory are invalidated every cycle of the clock signal, and the invalidation of the cache memory is performed. This significantly reduces the time required for.
【図１】 本発明の原理を示す図FIG. 1 is a diagram showing the principle of the present invention.
【図２】 本発明の一実施例によるキャッシュメモリの
パージ方式を示す図FIG. 2 is a diagram showing a cache memory purging method according to an embodiment of the present invention.
【図３】 図２におけるタイムチャートの一例を示す図FIG. 3 is a diagram showing an example of a time chart in FIG.
【図４】 従来あるキャッシュメモリのパージ方式の一
例を示す図FIG. 4 is a diagram showing an example of a conventional cache memory purging method.
【図５】 図４におけるキャッシュメモリの一例を示す
図5 is a diagram showing an example of a cache memory in FIG.
【図６】 図４におけるタイムチャートの一例を示す図6 is a diagram showing an example of a time chart in FIG.
１ キャッシュメモリ １C データバッファメモリ（ＣＡＭ） １T タグメモリ（ＴＡＧ） ２ カウンタ ３、１５ セレクタ ４、５、６、８、９、１１、１２、１３ ゲート ７ インバータ １０ 遅延回路（ＤＬ） １４ フリップフロップ １００ 反転手段 ２００ ライトイネーブル信号発生手段 ３００ 切替手段1 cache memory 1 C data buffer memory (CAM) 1 T tag memory (TAG) 2 counter 3, 15 selector 4, 5, 6, 8, 9, 11, 12, 13 gate 7 inverter 10 delay circuit (DL) 14 flip-flop 100 inverting means 200 write enable signal generating means 300 switching means
───────────────────────────────────────────────────── フロントページの続き (72)発明者 濱村 達司 神奈川県横浜市港北区新横浜三丁目９番18 号 富士通コミュニケーション・システム ズ株式会社内 (72)発明者 川俣 重明 神奈川県横浜市港北区新横浜三丁目９番18 号 富士通コミュニケーション・システム ズ株式会社内 (72)発明者 長堀 和雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Tatsuji Hamamura 3-9-18 Shin-Yokohama, Kohoku-ku, Yokohama-shi, Kanagawa FUJITSU COMMUNICATION SYSTEMS CORPORATION (72) Inventor Shigeaki Kawamata Shin-Yokohama, Kohoku-ku, Yokohama-shi, Kanagawa 9-18, Fujitsu Communication Systems Limited (72) Inventor Kazuo Nagahori 1015, Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Fujitsu Limited
Claims (2)
処理装置において、 クロック信号（ｃｋ）を計数して前記キャッシュメモリ
（１）のアドレス（ａ）を発生するカウンタ（２）と、 前記カウンタ（２）が発生するアドレス（ａ）を構成す
る各ビットの論理値を反転させ、反転アドレス（ａr ）
を作成する反転手段（１００）と、 前記クロック信号（ｃｋ）の前半と後半とにそれぞれラ
イトイネーブル信号（ｗｅ）を一回宛発生するライトイ
ネーブル信号発生手段（２００）と、 前記クロック信号（ｃｋ）の前半において前記カウンタ
（２）が発生する前記アドレス（ａ）を選択し、前記ク
ロック信号（ｃｋ）の後半において前記反転手段（１０
０）が作成する前記反転アドレス（ａr ）を選択し、前
記キャッシュメモリ（１）の記憶内容を無効化する為に
入力する切替手段（３００）とを設けることを特徴とす
るキャッシュメモリのパージ方式。1. An information processing device comprising a cache memory (1), a counter (2) for counting a clock signal (ck) and generating an address (a) of the cache memory (1), and the counter (2). 2) is generated, the logical value of each bit constituting the address (a) is inverted to obtain the inverted address ( ar )
And a write enable signal generating means (200) for generating a write enable signal (we) once for each of the first half and the latter half of the clock signal (ck), and the clock signal (ck). ) Selects the address (a) generated by the counter (2), and the inversion means (10) selects the latter half of the clock signal (ck).
0) selecting the inversion address ( ar ) created and the switching means (300) for inputting in order to invalidate the stored contents of the cache memory (1). method.
００）は、前記クロック信号（ｃｋ）と、前記クロック
信号（ｃｋ）を半周期だけ遅延させた遅延クロック信号
とを基準として前記ライトイネーブル信号（ｗｅ）を発
生し、前記切替手段（３００）は、前記クロック信号
（ｃｋ）および遅延クロック信号に同期して前記アドレ
ス（ａ）および反転アドレス（ａr ）を交互に選択する
ことを特徴とする請求項１記載のキャッシュメモリのパ
ージ方式。2. The write enable signal generating means (2
00) generates the write enable signal (we) based on the clock signal (ck) and a delayed clock signal obtained by delaying the clock signal (ck) by a half cycle, and the switching means (300) 2. The cache memory purging method according to claim 1, wherein the address (a) and the inverted address ( ar ) are alternately selected in synchronization with the clock signal (ck) and the delayed clock signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4006141A JPH05189309A (en) | 1992-01-17 | 1992-01-17 | Purge system for cache memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4006141A JPH05189309A (en) | 1992-01-17 | 1992-01-17 | Purge system for cache memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189309A true JPH05189309A (en) | 1993-07-30 |
Family
ID=11630238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4006141A Withdrawn JPH05189309A (en) | 1992-01-17 | 1992-01-17 | Purge system for cache memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189309A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100293358B1 (en) * | 1996-05-15 | 2001-09-17 | 박종섭 | High speed dram access method |
-
1992
- 1992-01-17 JP JP4006141A patent/JPH05189309A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100293358B1 (en) * | 1996-05-15 | 2001-09-17 | 박종섭 | High speed dram access method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6111814A (en) | Synchronous DRAM memory with asynchronous column decode | |
| JPH02745B2 (en) | ||
| GB1590198A (en) | Data storage | |
| JP2002216479A (en) | Method and circuit for driving quad data rate synchronous semiconductor memory device | |
| EP0386719B1 (en) | Partial store control circuit | |
| US5301292A (en) | Page mode comparator decode logic for variable size DRAM types and different interleave options | |
| KR100282118B1 (en) | High Throughput Single Port Multiple Update Unit Tag Controller | |
| KR920702512A (en) | Memory access system | |
| JPH05189309A (en) | Purge system for cache memory | |
| JPH0390942A (en) | Control system for main storage device | |
| US5577228A (en) | Digital circuit for performing multicycle addressing in a digital memory | |
| JP3167228B2 (en) | VCC table access method and virtual channel converter | |
| JPH05107314A (en) | Ic testing device | |
| KR950006332B1 (en) | High speed access circuit of memory data | |
| JPH11134863A (en) | Semiconductor memory and data writing method | |
| KR100703584B1 (en) | Balanced dual-edge triggered data bit shifting circuit and method | |
| JP3189282B2 (en) | Memory predictive access device | |
| JPH0581122A (en) | System for controlling partial write of memory | |
| JPH03175543A (en) | Data processor | |
| JP2656538B2 (en) | Address translation device | |
| JPH02193394A (en) | Semiconductor memory | |
| JP2684752B2 (en) | Extended storage control method | |
| JPH01112449A (en) | Speed converting memory device | |
| JP2625145B2 (en) | Memory access control device | |
| JPH04242452A (en) | Storage device and its control circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |