JPH05184141A - 電源装置 - Google Patents
電源装置Info
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- JPH05184141A JPH05184141A JP5292791A JP5292791A JPH05184141A JP H05184141 A JPH05184141 A JP H05184141A JP 5292791 A JP5292791 A JP 5292791A JP 5292791 A JP5292791 A JP 5292791A JP H05184141 A JPH05184141 A JP H05184141A
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Abstract
(57)【要約】
【目的】 電源装置の１次側で過電流を検知し、この検
知でスイッチングトランジスタを強制的にオフし、この
過電流保護が動作したことを２次側に伝達し、この伝達
で制御回路をリセットして、確実に１次側のスイッチン
グトランジスタの過電流保護をかけ、２次側の制御回路
をリセットすること。 【構成】 １次側の過電流を検知する過電流検知手段Ａ
１と、その検知によりスイッチングトランジスタを強制
的にオフする強制的オフ手段Ｂ１と、過電流保護が動作
したことを２次側に伝達する伝達手段Ｃ１と、この伝達
で制御回路をリセットするリセット手段を具備する。 【効果】 １次側のスイッチングトランジスタの過電流
保護をかけ、２次側の制御回路をリセットする。
知でスイッチングトランジスタを強制的にオフし、この
過電流保護が動作したことを２次側に伝達し、この伝達
で制御回路をリセットして、確実に１次側のスイッチン
グトランジスタの過電流保護をかけ、２次側の制御回路
をリセットすること。 【構成】 １次側の過電流を検知する過電流検知手段Ａ
１と、その検知によりスイッチングトランジスタを強制
的にオフする強制的オフ手段Ｂ１と、過電流保護が動作
したことを２次側に伝達する伝達手段Ｃ１と、この伝達
で制御回路をリセットするリセット手段を具備する。 【効果】 １次側のスイッチングトランジスタの過電流
保護をかけ、２次側の制御回路をリセットする。
Description
【０００１】
【産業上の利用分野】この発明は、電源装置、特に複写
機，プリンタ等に適用される電源装置に関するものであ
る。
機，プリンタ等に適用される電源装置に関するものであ
る。
【０００２】
【実施例】従来、スイッチング電源装置においては、通
常、スイッチングトランジスタの過電流破壊を防止する
ために、予め与えられた電流値を越えようとする場合、
スイッチング動作を停止するように構成されていた。
常、スイッチングトランジスタの過電流破壊を防止する
ために、予め与えられた電流値を越えようとする場合、
スイッチング動作を停止するように構成されていた。
【０００３】このスイッチング動作を実現する場合、制
御回路が１次側にある時は比較的容易であるが、２次側
にあるときは例えばカレントトランスで１次側の電流を
検出して２次側に伝達させる方法がよく行われていた。
御回路が１次側にある時は比較的容易であるが、２次側
にあるときは例えばカレントトランスで１次側の電流を
検出して２次側に伝達させる方法がよく行われていた。
【０００４】
【発明が解決しようとする課題】以上のように、従来例
においては、スイッチングトランジスタの過電流破壊を
防止するため、１次側の電流を検出して２次側に伝達す
る場合、１次側の電流検知波形を２次側に伝達すると波
形歪やノイズの影響により、充分安定した過電流保護を
かけるのが困難であるという問題点があった。
においては、スイッチングトランジスタの過電流破壊を
防止するため、１次側の電流を検出して２次側に伝達す
る場合、１次側の電流検知波形を２次側に伝達すると波
形歪やノイズの影響により、充分安定した過電流保護を
かけるのが困難であるという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、電源装置の１次側で過電流を検
知し、この検知でスイッチングトランジスタを強制的に
オフし、この過電流保護が動作したことを２次側に伝達
し、この伝達で制御回路をリセットして、確実に１次側
のスイッチングトランジスタの過電流保護をかけ、２次
側の制御回路をリセットすることを目的とする。
ためになされたもので、電源装置の１次側で過電流を検
知し、この検知でスイッチングトランジスタを強制的に
オフし、この過電流保護が動作したことを２次側に伝達
し、この伝達で制御回路をリセットして、確実に１次側
のスイッチングトランジスタの過電流保護をかけ、２次
側の制御回路をリセットすることを目的とする。
【０００６】
【課題を解決するための手段】このため、この発明の請
求項１においては、１次側での過電流を検知する過電流
検知手段と、前記過電流検知手段の検知によりスイッチ
ングトランジスタを強制的にオフする強制的オフ手段
と、前記過電流保護が動作したことを２次側へ伝達する
伝達手段と、前記伝達手段による伝達で制御回路をリセ
ットするリセット手段と、を具備して成る電源装置によ
り、前記目的を達成しようとするものである。
求項１においては、１次側での過電流を検知する過電流
検知手段と、前記過電流検知手段の検知によりスイッチ
ングトランジスタを強制的にオフする強制的オフ手段
と、前記過電流保護が動作したことを２次側へ伝達する
伝達手段と、前記伝達手段による伝達で制御回路をリセ
ットするリセット手段と、を具備して成る電源装置によ
り、前記目的を達成しようとするものである。
【０００７】また、請求項２においては、制御回路は、
過電流検知手段で検知された電圧レベルを所定値と比較
するアナログコンパレータと、前記アナログコンパレー
タの出力によりカウントアップ／ダウンを選択するアッ
プダウンカウンタと、自身のオーバカウント信号により
前記アップダウンカウンタの出力値をロードする第２の
カウンタと、前記第２のカウンタの出力値と所定のデジ
タル値を比較するデジタルコンパレータと、を具備して
成る請求項１記載の電源装置により、前記目的を達成し
ようとするものである。
過電流検知手段で検知された電圧レベルを所定値と比較
するアナログコンパレータと、前記アナログコンパレー
タの出力によりカウントアップ／ダウンを選択するアッ
プダウンカウンタと、自身のオーバカウント信号により
前記アップダウンカウンタの出力値をロードする第２の
カウンタと、前記第２のカウンタの出力値と所定のデジ
タル値を比較するデジタルコンパレータと、を具備して
成る請求項１記載の電源装置により、前記目的を達成し
ようとするものである。
【０００８】また、この発明の請求項３においては、ア
ップダウンカウンタの出力値と第２の所定のデジタル値
を比較する第２のデジタルコンパレータを有し、かつ前
記第２のデジタルコンパータの出力によりアップダウン
カウンタのカウントアップ動作の許可／禁止を決定する
請求項１．２のいずれかに記載の電源装置により、前記
目的を達成しようとするものである。
ップダウンカウンタの出力値と第２の所定のデジタル値
を比較する第２のデジタルコンパレータを有し、かつ前
記第２のデジタルコンパータの出力によりアップダウン
カウンタのカウントアップ動作の許可／禁止を決定する
請求項１．２のいずれかに記載の電源装置により、前記
目的を達成しようとするものである。
【０００９】また、この発明の請求項４においては、Ｃ
ＰＵ，ＲＯＭ，ＲＡＭ等のデジタル回路と、Ｄ／Ａコン
バータ等のアナログ回路と、制御回路と、を共に同一チ
ップ上に形成した請求項１ないし３のいずれかに記載の
電源装置により、前記目的を達成しようとするものであ
る。
ＰＵ，ＲＯＭ，ＲＡＭ等のデジタル回路と、Ｄ／Ａコン
バータ等のアナログ回路と、制御回路と、を共に同一チ
ップ上に形成した請求項１ないし３のいずれかに記載の
電源装置により、前記目的を達成しようとするものであ
る。
【００１０】
【作用】この発明の請求項１における電源装置は、過電
流検知手段で１次側での過電流を検知し、この検知によ
り強制的オフ手段でスイッチングトランジスタを強制的
にオフし、伝達手段で過電流保護が動作したことを２次
側へ伝達し、リセット手段で制御回路をリセットする。
流検知手段で１次側での過電流を検知し、この検知によ
り強制的オフ手段でスイッチングトランジスタを強制的
にオフし、伝達手段で過電流保護が動作したことを２次
側へ伝達し、リセット手段で制御回路をリセットする。
【００１１】また、この発明の請求項２における電源装
置は、請求項１の制御回路において、アナログコンパレ
ータにより、過電流検知手段で検知された電圧レベルを
所定値と比較し、アップダウンカウンタで前記アナログ
コンパレータの出力によりカウントアップ／ダウンを選
択し、第２のカウンタで自身のオーバカウント信号によ
り前記アップダウンカウンタの出力値をロードし、デジ
タルコンパレータで第２のカウンタの出力値と所定のデ
ジタル値を比較する。
置は、請求項１の制御回路において、アナログコンパレ
ータにより、過電流検知手段で検知された電圧レベルを
所定値と比較し、アップダウンカウンタで前記アナログ
コンパレータの出力によりカウントアップ／ダウンを選
択し、第２のカウンタで自身のオーバカウント信号によ
り前記アップダウンカウンタの出力値をロードし、デジ
タルコンパレータで第２のカウンタの出力値と所定のデ
ジタル値を比較する。
【００１２】また、この発明の請求項３における電源装
置は、請求項１，２のいずれかにおいて、第２のデジタ
ルコンパレータにより、アップダウンカウンタの出力値
と第２の所定のデジタル値を比較し、かつ、第２のデジ
タルコンパレータの出力によりアップダウンカウンタの
カウントアップ動作の許可／禁止を決定する。
置は、請求項１，２のいずれかにおいて、第２のデジタ
ルコンパレータにより、アップダウンカウンタの出力値
と第２の所定のデジタル値を比較し、かつ、第２のデジ
タルコンパレータの出力によりアップダウンカウンタの
カウントアップ動作の許可／禁止を決定する。
【００１３】また、この発明の請求項４における電源装
置は、請求項１ないし３のいずれかにおいて、ＣＰＵ，
ＲＯＭ，ＲＡＭ等のデジタル回路と、Ｄ／Ａコンバータ
等のアナログ回路と、制御回路とを共に同一チップ上に
形成する。
置は、請求項１ないし３のいずれかにおいて、ＣＰＵ，
ＲＯＭ，ＲＡＭ等のデジタル回路と、Ｄ／Ａコンバータ
等のアナログ回路と、制御回路とを共に同一チップ上に
形成する。
【００１４】
【実施例】以下、この発明の４実施例を図面に基づいて
説明する。まず、この発明の第１実施例を図１および図
２を用いて説明する。図１はこの発明の第１実施例であ
る電源装置の電気回路図、図２は第１実施例の動作のタ
イミングを表わすタイムチャートである。
説明する。まず、この発明の第１実施例を図１および図
２を用いて説明する。図１はこの発明の第１実施例であ
る電源装置の電気回路図、図２は第１実施例の動作のタ
イミングを表わすタイムチャートである。
【００１５】図１において、Ｋは第１実施例の電源装
置、Ａ１は過電流検知手段であり、抵抗Ｒ６の両端電圧
での電流測定により１次側での過電流を検知する手段で
ある。Ｂ１は強制的オフ（ＯＦＦ）手段であり、トラン
ジスタＴｒ４，Ｔｒ２，Ｔｒ３，抵抗Ｒ７のそれぞれで
構成され、過電流検知手段Ａ１の検知によりスイッチン
グトランジスタＴｒ１を強制的にオフする手段である
（詳細後述）。Ｃ１は伝達手段であり、フォトカプラＰ
Ｃ１で構成され、過電流保護が動作したことを２次側へ
伝達する手段である。Ｄ１はリセット手段であり、制御
回路ＲＣ中のＵ／Ｄカウンタ３およびカウンタ４のリセ
ット入力に接続され、伝達手段Ｃ１による伝達で制御回
路ＲＣをリセットする手段である（詳細後述）。
置、Ａ１は過電流検知手段であり、抵抗Ｒ６の両端電圧
での電流測定により１次側での過電流を検知する手段で
ある。Ｂ１は強制的オフ（ＯＦＦ）手段であり、トラン
ジスタＴｒ４，Ｔｒ２，Ｔｒ３，抵抗Ｒ７のそれぞれで
構成され、過電流検知手段Ａ１の検知によりスイッチン
グトランジスタＴｒ１を強制的にオフする手段である
（詳細後述）。Ｃ１は伝達手段であり、フォトカプラＰ
Ｃ１で構成され、過電流保護が動作したことを２次側へ
伝達する手段である。Ｄ１はリセット手段であり、制御
回路ＲＣ中のＵ／Ｄカウンタ３およびカウンタ４のリセ
ット入力に接続され、伝達手段Ｃ１による伝達で制御回
路ＲＣをリセットする手段である（詳細後述）。
【００１６】図１において、ＡＣライン入力を整流，平
滑（図示せず）した＋出力はＶＢとしてトランスＴ１の
巻線Ｎ１の一端に接続される。なお、前記前述整流，平
滑出力の−側は図中接地で示している。また、巻線Ｎ１
の他端はＦＥＴであるスイッチングトランジスタＴｒ１
のドレインに接続される。
滑（図示せず）した＋出力はＶＢとしてトランスＴ１の
巻線Ｎ１の一端に接続される。なお、前記前述整流，平
滑出力の−側は図中接地で示している。また、巻線Ｎ１
の他端はＦＥＴであるスイッチングトランジスタＴｒ１
のドレインに接続される。
【００１７】また、この端子と接地の間に共振コンデン
サＣ１が挿入される。この共振コンデンサＣ１は巻線Ｎ
１のインダクタンスと共振して、効率的にトランスＴ１
の２次側に電力を伝達するためのものである。スイッチ
ングトランジスタＴｒ１を駆動するパルス信号は制御回
路ＲＣ（後述）により生成され、ＭＰＷＭ信号としてト
ランスＴ２をドライブし、トランスＴ２の出力はＲ８を
介しトランジスタＴｒ２，Ｔｒ３を駆動し、抵抗Ｒ１，
Ｒ２それぞれで分圧され、スイッチングトランジスタＴ
ｒ１のゲートに入力される。
サＣ１が挿入される。この共振コンデンサＣ１は巻線Ｎ
１のインダクタンスと共振して、効率的にトランスＴ１
の２次側に電力を伝達するためのものである。スイッチ
ングトランジスタＴｒ１を駆動するパルス信号は制御回
路ＲＣ（後述）により生成され、ＭＰＷＭ信号としてト
ランスＴ２をドライブし、トランスＴ２の出力はＲ８を
介しトランジスタＴｒ２，Ｔｒ３を駆動し、抵抗Ｒ１，
Ｒ２それぞれで分圧され、スイッチングトランジスタＴ
ｒ１のゲートに入力される。
【００１８】なお、電源の起動時にＶＢから抵抗Ｒ４を
介してドライブトランジスタＴｒ２に電力を供給し、ス
イッチングトランジスタＴｒ１が動作を始めると巻線Ｎ
１から抵抗Ｒ３を介してドライブトランジスタＴｒ１に
電力を供給する。抵抗Ｒ９は抵抗Ｒ４と分圧され、起動
時の電圧をきめる。
介してドライブトランジスタＴｒ２に電力を供給し、ス
イッチングトランジスタＴｒ１が動作を始めると巻線Ｎ
１から抵抗Ｒ３を介してドライブトランジスタＴｒ１に
電力を供給する。抵抗Ｒ９は抵抗Ｒ４と分圧され、起動
時の電圧をきめる。
【００１９】コンデンサＣ３は平滑用である。巻線Ｎ３
は出力巻線であり、ダイオードＤ１で整流しコンデンサ
Ｃ２で平滑され電流出力Ｖ０が生成される。出力Ｖ０は
抵抗Ｒ１０，Ｒ１１それぞれで分圧され電圧検出信号Ｖ
ｓｎｓとして制御回路ＲＣに入力される。なお制御回路
ＲＣは電源ＯＮ時にパワーオンリセットされる。制御回
路ＲＣにおいてＶｓｎｓと予め与えられた所定値Ｅ０を
アナログコンパレータ１で比較し、その結果をＵ／Ｄ制
御２に入力する。
は出力巻線であり、ダイオードＤ１で整流しコンデンサ
Ｃ２で平滑され電流出力Ｖ０が生成される。出力Ｖ０は
抵抗Ｒ１０，Ｒ１１それぞれで分圧され電圧検出信号Ｖ
ｓｎｓとして制御回路ＲＣに入力される。なお制御回路
ＲＣは電源ＯＮ時にパワーオンリセットされる。制御回
路ＲＣにおいてＶｓｎｓと予め与えられた所定値Ｅ０を
アナログコンパレータ１で比較し、その結果をＵ／Ｄ制
御２に入力する。
【００２０】Ｕ／Ｄ制御２はＣＬＫと前述コンパレート
結果と後述のカウンタ４のゼロ信号から、Ｕ／Ｄカウン
タ３のカウントアップ／ダウン信号及びクロックを生成
する。Ｕ／Ｄカウンタのカウント出力はセッタブルカウ
ンタ４のデジタル入力に接続される。第１実施例の場合
カウンタ４はダウンカウンタである。
結果と後述のカウンタ４のゼロ信号から、Ｕ／Ｄカウン
タ３のカウントアップ／ダウン信号及びクロックを生成
する。Ｕ／Ｄカウンタのカウント出力はセッタブルカウ
ンタ４のデジタル入力に接続される。第１実施例の場合
カウンタ４はダウンカウンタである。
【００２１】カウンタ４は、ＣＬＫによりカウントダウ
ンされ出力がゼロになるとＺフラッグが立ち、Ｚフラッ
グはカウンタ４のロード端子に入力され再びＵ／Ｄカウ
ンタ３の出力をロードする。またＺフラッグは前述Ｕ／
Ｄ制御２に入力される。カウンタ４のデジタル出力はデ
ジタルコンパレータＡ５により予め設定されたデジタル
値Ｘと比較されコンパレータＡの出力はｈｉｇｈ／ｌｏ
ｗのＭＰＷＭ信号としてトランスＴ２を駆動する。
ンされ出力がゼロになるとＺフラッグが立ち、Ｚフラッ
グはカウンタ４のロード端子に入力され再びＵ／Ｄカウ
ンタ３の出力をロードする。またＺフラッグは前述Ｕ／
Ｄ制御２に入力される。カウンタ４のデジタル出力はデ
ジタルコンパレータＡ５により予め設定されたデジタル
値Ｘと比較されコンパレータＡの出力はｈｉｇｈ／ｌｏ
ｗのＭＰＷＭ信号としてトランスＴ２を駆動する。
【００２２】次に制御回路の動作を図２のタイミングチ
ャートを用いて説明する。図２において、横軸は時間を
表わす。（Ａ）はカウンタ４（図１）の出力値、（Ｂ）
はコンパレータＡ５の出力即ちＭＰＷＭ信号、（Ｃ）は
カウンタ４のゼロフラッグ信号（Ｚ信号）、（Ｄ）はＵ
／Ｄ制御２のＵ／Ｄ信号である。また、前記（Ａ）の鋸
波の立上がりの波高値がＵ／Ｄカウンタ３の出力に相当
する。さらにカウンタ４の出力値（Ａ）の点線Ｘで示し
たのがデジタルコンパレータＡ５の設定値Ｘに相当す
る。さらに（Ｅ）がスイッチングトランジスタＴｒ１の
ドレイン電圧波形、（Ｆ）が同電流波形である。
ャートを用いて説明する。図２において、横軸は時間を
表わす。（Ａ）はカウンタ４（図１）の出力値、（Ｂ）
はコンパレータＡ５の出力即ちＭＰＷＭ信号、（Ｃ）は
カウンタ４のゼロフラッグ信号（Ｚ信号）、（Ｄ）はＵ
／Ｄ制御２のＵ／Ｄ信号である。また、前記（Ａ）の鋸
波の立上がりの波高値がＵ／Ｄカウンタ３の出力に相当
する。さらにカウンタ４の出力値（Ａ）の点線Ｘで示し
たのがデジタルコンパレータＡ５の設定値Ｘに相当す
る。さらに（Ｅ）がスイッチングトランジスタＴｒ１の
ドレイン電圧波形、（Ｆ）が同電流波形である。
【００２３】図２中（Ｉ）の期間が電源出力が目標設定
値に達する前の期間であり、ＭＰＷＭ信号のハイ（ｈｉ
ｇｈ）のパルス幅が増加して行く。また（II）の期間は
電源出力が目標値に達した後の各部波形でＭＰＷＭ信号
のパルス幅が増加／減少を繰返す。
値に達する前の期間であり、ＭＰＷＭ信号のハイ（ｈｉ
ｇｈ）のパルス幅が増加して行く。また（II）の期間は
電源出力が目標値に達した後の各部波形でＭＰＷＭ信号
のパルス幅が増加／減少を繰返す。
【００２４】次に、１次側での過電流に対する保護につ
いて説明する。さて、なんらかの原因によりＭＰＷＭ信
号がパルス幅が極端に長くなると、最終的にトランスが
飽和してしまい大電流が流れ、スイッチングトランジス
タ及びトランス等が破壊してしまう。その為、トランジ
スタを流れる電流を検出し、過電流になるのを防止する
必要がある。
いて説明する。さて、なんらかの原因によりＭＰＷＭ信
号がパルス幅が極端に長くなると、最終的にトランスが
飽和してしまい大電流が流れ、スイッチングトランジス
タ及びトランス等が破壊してしまう。その為、トランジ
スタを流れる電流を検出し、過電流になるのを防止する
必要がある。
【００２５】制御回路が１次側にある場合は比較的容易
に過電流保護が可能であるが、この実施例のように制御
回路が２次側にある場合、前記のように従来例ではたと
えばカレントトランス等で電流検出していたが、トラン
スによる波形歪みを生じたり、トランスによる検出が本
質的に微分動作であることからノイズ誤動作を制御する
ためカレントトランス２次側に比較的大きな容量のもの
を付ける必要があり、応答が遅れることがあった。
に過電流保護が可能であるが、この実施例のように制御
回路が２次側にある場合、前記のように従来例ではたと
えばカレントトランス等で電流検出していたが、トラン
スによる波形歪みを生じたり、トランスによる検出が本
質的に微分動作であることからノイズ誤動作を制御する
ためカレントトランス２次側に比較的大きな容量のもの
を付ける必要があり、応答が遅れることがあった。
【００２６】そこで、第１実施例においては、抵抗Ｒ６
の両端電圧で電流を検出し、Ｔｒ４のＶｂｅ以上の電圧
になるとＴｒ４がオン（ＯＮ）し、Ｔｒ２，Ｔｒ３のベ
ースを低抵抗Ｒ７を介してロー（ｌｏｗ）にする。この
結果Ｔｒ１が強制的にオフ（ＯＦＦ）し、Ｔｒ１の破壊
を防止できる。さらに第１実施例の場合、電源制御回路
が２次側にある為、フォトカップラＰＣ１によりＴｒ４
が動作したことを２次側に伝達し、制御回路中のカウン
タ４及びＵ／Ｄカウンタ３をリセットする。これにより
電源制御は再び電源投入時からのスタートと同じ動作を
する。
の両端電圧で電流を検出し、Ｔｒ４のＶｂｅ以上の電圧
になるとＴｒ４がオン（ＯＮ）し、Ｔｒ２，Ｔｒ３のベ
ースを低抵抗Ｒ７を介してロー（ｌｏｗ）にする。この
結果Ｔｒ１が強制的にオフ（ＯＦＦ）し、Ｔｒ１の破壊
を防止できる。さらに第１実施例の場合、電源制御回路
が２次側にある為、フォトカップラＰＣ１によりＴｒ４
が動作したことを２次側に伝達し、制御回路中のカウン
タ４及びＵ／Ｄカウンタ３をリセットする。これにより
電源制御は再び電源投入時からのスタートと同じ動作を
する。
【００２７】次に、この発明の第２実施例を図３を用い
て説明する。図３はこの発明の第２実施例である電源装
置の電気回路図である。図３において、第２実施例は前
記第１実施例の図１に、Ｕ／Ｄカウンタ３のデジタル出
力と予め設定された所定値Ｙを比較するデジタルコンパ
レータＢ６を設けたものである。前記のＵ／Ｄカウンタ
３のデジタル出力と所定値Ｙの両者は比較され、比較結
果は前述Ｕ／Ｄ制御２に入力される。Ｕ／Ｄカウンタ出
力値＜Ｙの場合は、アナログコンパレータ１の結果によ
りＵ／Ｄカウンタ３へ出力するＵ／Ｄ信号が決定され
る。
て説明する。図３はこの発明の第２実施例である電源装
置の電気回路図である。図３において、第２実施例は前
記第１実施例の図１に、Ｕ／Ｄカウンタ３のデジタル出
力と予め設定された所定値Ｙを比較するデジタルコンパ
レータＢ６を設けたものである。前記のＵ／Ｄカウンタ
３のデジタル出力と所定値Ｙの両者は比較され、比較結
果は前述Ｕ／Ｄ制御２に入力される。Ｕ／Ｄカウンタ出
力値＜Ｙの場合は、アナログコンパレータ１の結果によ
りＵ／Ｄカウンタ３へ出力するＵ／Ｄ信号が決定され
る。
【００２８】Ｕ／Ｄカウンタ出力値＝Ｙになると、Ｕ／
Ｄ制御２はＵ／Ｄ信号を強制的にダウンモードにする。
即ち設定値Ｙは、ＭＰＷＭ信号の最大周期を制限する。
第２実施例により、ほとんどの場合は前記第１実施例で
示した過電流検知に依らずに電源動作を安全な動作範囲
に制限できる。しかしながら２次側の負荷状態によって
は等価１次インダクタンスが極端に変化し、過電流が流
れることがあり、その場合、抵抗Ｒ６で電流を検知して
Ｔｒ４で強制的にＴｒ１をＯＦＦする。以上のように、
２重に保護するのが第２実施例の要旨である。
Ｄ制御２はＵ／Ｄ信号を強制的にダウンモードにする。
即ち設定値Ｙは、ＭＰＷＭ信号の最大周期を制限する。
第２実施例により、ほとんどの場合は前記第１実施例で
示した過電流検知に依らずに電源動作を安全な動作範囲
に制限できる。しかしながら２次側の負荷状態によって
は等価１次インダクタンスが極端に変化し、過電流が流
れることがあり、その場合、抵抗Ｒ６で電流を検知して
Ｔｒ４で強制的にＴｒ１をＯＦＦする。以上のように、
２重に保護するのが第２実施例の要旨である。
【００２９】次に、この発明の第３実施例を図４を用い
て説明する。図４はこの発明の第３実施例である電源装
置の電気回路図である。図４において、ＬＭＴ信号を電
圧検出端子に入力する。チップのピン数の関係で独立に
ＬＭＴ信号入力端子を設けられない時に内部のＵ／Ｄカ
ウンタ３及びカウンタ４をリセットクリアする方法を提
供するものである。第３実施例の場合、電圧検知信号と
してハイ（ｈｉｇｈ）レベルを与える。このようにする
とアナログコンパレータ１はＵ／Ｄ制御２をダウンモー
ドにし、Ｕ／Ｄカウンタ３をカウントダウンしゼロクリ
アと同等の動作になる。
て説明する。図４はこの発明の第３実施例である電源装
置の電気回路図である。図４において、ＬＭＴ信号を電
圧検出端子に入力する。チップのピン数の関係で独立に
ＬＭＴ信号入力端子を設けられない時に内部のＵ／Ｄカ
ウンタ３及びカウンタ４をリセットクリアする方法を提
供するものである。第３実施例の場合、電圧検知信号と
してハイ（ｈｉｇｈ）レベルを与える。このようにする
とアナログコンパレータ１はＵ／Ｄ制御２をダウンモー
ドにし、Ｕ／Ｄカウンタ３をカウントダウンしゼロクリ
アと同等の動作になる。
【００３０】次に、この発明の第４実施例を図５を用い
て説明する。図５はこの発明の第４実施例である電源装
置の電気回路図である。図５において、ＣＰＵ１３，Ｒ
ＯＭ１８，ＲＡＭ１９等のデジタル回路と、Ｄ／Ａコン
バータ１７等のアナログ回路と共に同一チップ上に前記
アナログコンパレータ１，アップダウンカウンタ３，第
２のカウンタ４，第１〜第２のデジタルコンパレータ
５，６それぞれ等を形成し、さらにデジタルコンパレー
タ５，６それぞれに設定するデジタルデータＸ，Ｙ及び
Ｄ／Ａコンバータ１７に設定するデータを記憶するラッ
チ２２を有し、これらのラッチ１５，１６，２２のそれ
ぞれはバスによりＣＰＵ１３に接続される。以上の構成
で種々の条件により最適な値をソフトで設定することが
可能になる。
て説明する。図５はこの発明の第４実施例である電源装
置の電気回路図である。図５において、ＣＰＵ１３，Ｒ
ＯＭ１８，ＲＡＭ１９等のデジタル回路と、Ｄ／Ａコン
バータ１７等のアナログ回路と共に同一チップ上に前記
アナログコンパレータ１，アップダウンカウンタ３，第
２のカウンタ４，第１〜第２のデジタルコンパレータ
５，６それぞれ等を形成し、さらにデジタルコンパレー
タ５，６それぞれに設定するデジタルデータＸ，Ｙ及び
Ｄ／Ａコンバータ１７に設定するデータを記憶するラッ
チ２２を有し、これらのラッチ１５，１６，２２のそれ
ぞれはバスによりＣＰＵ１３に接続される。以上の構成
で種々の条件により最適な値をソフトで設定することが
可能になる。
【００３１】
【発明の効果】以上説明したように、この発明によれ
ば、確実に１次側のスイッチングトランジスタの過電流
保護をかけられ、２次側の制御回路をリセットすること
が可能な電源装置を得られる。
ば、確実に１次側のスイッチングトランジスタの過電流
保護をかけられ、２次側の制御回路をリセットすること
が可能な電源装置を得られる。
【図１】 この発明の第１実施例である電源装置の電気
回路図
回路図
【図２】 第１実施例の動作のタイミングを表わすタイ
ムチャート
ムチャート
【図３】 この発明の第２実施例である電源装置の電気
回路図
回路図
【図４】 この発明の第３実施例である電源装置の電気
回路図
回路図
【図５】 この発明の第４実施例である電源装置の電気
回路図
回路図
Ｋ 電源装置 Ａ１ 過電流検知手段 Ｂ１ 強制的オフ手段 Ｃ１ 伝達手段 Ｄ１ リセット手段 ＲＣ 制御回路 Ｔｒ１ スイッチングトランジスタ １ アナログコンパレータ ３ アップダウンカウンタ（Ｕ／Ｄカウンタ） ４ 第２のカウンタ ５ デジタルコンパレータ １３ ＣＰＵ １７ Ｄ／Ａコンバータ １８ ＲＯＭ １９ ＲＡＭ
Claims (4)
- 【請求項１】 １次側での過電流を検知する過電流検知
手段と、 前記過電流検知手段の検知によりスイッチングトランジ
スタを強制的にオフする強制的オフ手段と、 前記過電流保護が動作したことを２次側へ伝達する伝達
手段と、 前記伝達手段による伝達で制御回路をリセットするリセ
ット手段と、 を具備して成ることを特徴とする電源装置。 - 【請求項２】 制御回路は、過電流検知手段で検知され
た電圧レベルを所定値と比較するアナログコンパレータ
と、 前記アナログコンパレータの出力によりカウントアップ
／ダウンを選択するアップダウンカウンタと、 自身のオーバカウント信号により前記アップダウンカウ
ンタの出力値をロードする第２のカウンタと、 前記第２のカウンタの出力値と所定のデジタル値を比較
するデジタルコンパレータと、 を具備して成ることを特徴とする請求項１記載の電源装
置。 - 【請求項３】 アップダウンカウンタの出力値と第２の
所定のデジタル値を比較する第２のデジタルコンパレー
タを有し、かつ前記第２のデジタルコンパータの出力に
よりアップダウンカウンタのカウントアップ動作の許可
／禁止を決定することを特徴とする請求項１．２のいず
れかに記載の電源装置。 - 【請求項４】 ＣＰＵ，ＲＯＭ，ＲＡＭ等のデジタル回
路と、 Ｄ／Ａコンバータ等のアナログ回路と、 制御回路と、 を共に同一チップ上に形成したことを特徴とする請求項
１ないし３のいずれかに記載の電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5292791A JPH05184141A (ja) | 1991-03-19 | 1991-03-19 | 電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5292791A JPH05184141A (ja) | 1991-03-19 | 1991-03-19 | 電源装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05184141A true JPH05184141A (ja) | 1993-07-23 |
Family
ID=12928476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5292791A Withdrawn JPH05184141A (ja) | 1991-03-19 | 1991-03-19 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05184141A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190037331A (ko) * | 2016-08-17 | 2019-04-05 | 로베르트 보쉬 게엠베하 | 전기 부하의 제어를 위한 회로 장치 |
-
1991
- 1991-03-19 JP JP5292791A patent/JPH05184141A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190037331A (ko) * | 2016-08-17 | 2019-04-05 | 로베르트 보쉬 게엠베하 | 전기 부하의 제어를 위한 회로 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |