CN112134462A - Llc谐振电源转换器以及用于控制该llc谐振电源转换器的方法和集成电路控制器 - Google Patents

Llc谐振电源转换器以及用于控制该llc谐振电源转换器的方法和集成电路控制器 Download PDF

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Abstract

本发明题为“LLC谐振电源转换器以及用于控制该LLC谐振电源转换器的方法和集成电路控制器”。本发明公开了LLC谐振电源转换器以及用于控制该LLC谐振电源转换器的方法和集成电路控制器。示例性实施方案是操作整流控制器的方法，该方法包括：感测同步整流(SR)场效应晶体管(FET)的漏极‑源极电压；设置对应于第一状态转变与第二状态转变之间的时间间隔的自适应延迟时间，其中第一状态转变和第二状态转变中的每一者对应于漏极‑源极电压在大于自适应延迟电压与小于自适应延迟电压之间转变；以及在漏极‑源极电压已小于导通阈值电压持续长于自适应延迟时间之后将SR FET驱动到导电状态。

Description

LLC谐振电源转换器以及用于控制该LLC谐振电源转换器的方 法和集成电路控制器
技术领域
本申请涉及电源转换器的技术领域，并且具体地讲涉及LLC谐振转换器中的自适应同步整流器接通控制。
背景技术
谐振电源转换器利用电源转换器的初级侧上的谐振电路来产生施加到变压器的初级绕组的交流电(AC)信号。施加到初级绕组的AC信号在变压器上传递以在次级绕组上产生AC信号。在一些情况下，整流控制器控制一个或多个同步整流(SR)场效应晶体管(FET)以对次级绕组上的AC信号进行整流，从而向负载供应直流(DC)电压。
发明内容
一个示例性实施方案是操作整流控制器的方法，该方法包括：感测同步整流(SR)场效应晶体管(FET)的漏极-源极电压；设置对应于第一状态转变与第二状态转变之间的时间间隔的自适应延迟时间，其中第一状态转变和第二状态转变中的每一者对应于漏极-源极电压在大于自适应延迟电压与小于自适应延迟电压之间转变；以及在漏极-源极电压已小于导通阈值电压持续长于自适应延迟时间之后将SR FET驱动到导电状态。
在示例性方法中，自适应延迟电压可等于导通阈值电压。同样在示例性方法中，导通阈值电压可介于-0.5V和0.0V之间。
示例性方法还可包括通过在将SR FET驱动到导电状态的同时感测SR FET的漏极-源极电压大于反相参考电压来检测反相电流。并且示例性方法还可包括：响应于检测到反相电流而使延迟使能信号生效；响应于复位信号而使所述延迟使能信号失效；在使所述延迟使能信号生效的情况下，延迟将所述SR FET驱动到所述导电状态持续所述自适应延迟时间；以及在使延迟使能信号失效的情况下，响应于漏极-源极电压小于导通阈值电压，立即将SR FET驱动到导电状态。
在示例性方法中，第一状态转变和第二状态转变中的每一者可对应于漏极-源极电压从大于自适应延迟电压的值降低到小于自适应延迟电压的值。第二状态转变可对应于在第一状态转变之后的第一时间漏极-源极电压降低到自适应延迟电压以下。第二状态转变可对应于在第一状态转变之后漏极-源极电压降低到自适应延迟电压以下的第一时间之后的后续时间漏极-源极电压降低到自适应延迟电压以下。
示例性方法还可包括：在SR FET漏极-源极电压的第一状态转变之后，使第一计数器存储器的值递增周期性时钟信号；响应于SR FET漏极-源极电压的第二状态转变，将第一计数器存储器的值作为存储值存储在存储存储器中；在SR FET的漏极-源极电压低于导通阈值电压的情况下，使第二计数器存储器的值递增周期性时钟信号；以及响应于第二计数器存储器的值大于存储存储器中的存储值，使导通延迟输出部生效。
示例性方法还可包括：在漏极-源极电压已小于导通阈值电压持续长于自适应延迟时间之后保持将SR FET驱动到导电状态；以及响应于漏极-源极电压大于关断阈值电压而停止将SR FET驱动到导电状态。
其他示例性实施方案是包括初级侧和次级侧的电源转换器。初级侧可包括：变压器的初级绕组，所述初级绕组限定第一引线和第二引线；并联电感，所述并联电感连接在所述变压器的所述初级绕组的所述第一引线与所述第二引线之间；谐振电感器，所述谐振电感器连接到所述变压器的所述初级绕组的所述第一引线；谐振电容器；和高侧场效应晶体管(FET)，所述高侧FET被配置为选择性地将电流从电源传导到开关节点。所述次级侧可包括：所述变压器的次级绕组，所述次级绕组限定第三引线和第四引线；同步整流(SR)场效应晶体管(FET)，所述SR FET包括漏极，所述漏极耦接到所述变压器的所述第三引线或所述第四引线中的一者并限定漏极-源极电压；和整流控制器，所述整流控制器耦接到所述SR FET并且被配置为响应于所述漏极-源极电压小于导通阈值电压持续自适应延迟时间而将所述SR FET驱动到导电状态。整流控制器可被配置为使用漏极-源极电压与自适应延迟电压之间的比较的第一状态转变与第二状态转变之间的时间差来调节自适应延迟时间。
在示例性电源转换器中，漏极-源极电压与自适应延迟电压之间的比较的第一状态转变和第二状态转变中的每一者可对应于漏极-源极电压降低到导通阈值电压以下。
又其他示例性实施方案是集成电路整流控制器，所述集成电路整流控制器包括：栅极端子和具有漏极-源极电压的漏极感测端子；接通控制器，所述接通控制器包括耦接到所述漏极感测端子的漏极感测输入部和耦接到所述栅极端子的导通延迟输出部，所述接通控制器被配置为响应于所述漏极-源极电压小于导通阈值电压持续自适应延迟时间而使所述导通延迟输出部通电；所述接通控制器包括自适应延迟比较器，所述自适应延迟比较器限定比较器输出部，并且被配置为响应于所述漏极-源极电压小于自适应延迟电压而使所述比较器输出部生效并响应于所述漏极-源极电压大于所述自适应延迟电压而使所述比较器输出部失效。可基于自适应延迟比较器的比较器输出部的第一状态转变与自适应延迟比较器的比较器输出部的第二状态转变之间的时间来设置自适应延迟时间。
在示例性集成电路整流控制器中，自适应延迟电压可为导通阈值电压。在示例性集成电路整流控制器中，自适应延迟比较器的第一状态转变和第二状态转变中的每一者可对应于自适应延迟比较器的比较器输出部的生效。第二状态转变可对应于在第一状态转变之后的第一时间漏极-源极电压降低到自适应延迟电压以下。第二状态转变可对应于在第一状态转变之后漏极-源极电压降低到自适应延迟电压以下的第一时间之后的后续时间漏极-源极电压降低到自适应延迟电压以下。
示例性集成电路整流控制器还可包括：预导通脉冲发生器，该预导通脉冲发生器包括脉冲输出部和耦接到自适应延迟比较器的比较器输出部的使能输入部，该预导通脉冲发生器被配置为响应于使自适应延迟比较器的比较器输出部生效而使脉冲输出部生效持续脉冲持续时间；自适应导通延迟控制器，该自适应导通延迟控制器包括第一输入部、第二输入部和延迟输出部，该第一输入部耦接到预导通脉冲发生器的脉冲输出部，该第二输入部耦接到自适应延迟比较器的比较器输出部。自适应导通延迟控制器可包括：第一计数器，该第一计数器具有第一计数器存储器，该第一计数器被配置为在SR FET漏极-源极电压的第一状态转变之后使第一计数器存储器递增周期性时钟信号；存储寄存器，该存储寄存器具有存储存储器并且被配置为响应于SR FET漏极-源极电压的第二状态转变，将第一计数器存储器的值作为存储值存储在存储存储器中；第二计数器，该第二计数器具有第二计数器存储器，该第二计数器被配置为在使第二输入部生效的情况下使第二计数器存储器递增周期性时钟信号；和数字比较器，该数字比较器被配置为将第二计数器存储器的值与存储存储器中的存储值进行比较并响应于第二计数器存储器的值大于存储存储器中的存储值而使导通延迟输出部生效。
示例性集成电路整流控制器还可包括电流反相检测块，该电流反相检测块包括第一输入部、第二输入部和延迟使能输出部，该第一输入部耦接到集成电路整流控制器的漏极感测端子，该第二输入部耦接到集成电路整流控制器的栅极端子，该电流反相检测块被配置为在使集成电路整流控制器的栅极端子生效的同时，响应于第一输入部具有大于预先确定的反相检测电压的电压而使延迟使能输出部生效。
示例性集成电路整流控制器还可包括：置位-复位块，该置位-复位块包括置位输入部、复位输入部和锁存输出部，该置位-复位块被配置为响应于置位输入部的生效而使锁存输出部生效并响应于复位输入部的生效而使锁存输出部失效；和关断阈值比较器，该关断阈值比较器包括连接到漏极感测端子的非反相输入部和具有关断阈值电压的反相输入部，该关断阈值比较器被配置为响应于漏极-源极电压大于反相输入部上的关断阈值电压而使置位-复位块的复位输入部生效。
示例性集成电路整流控制器还可包括：栅极驱动器，该栅极驱动器限定信号输入部和耦接到栅极端子的驱动器输出部，该栅极驱动器被配置为在使信号输入部生效的情况下使驱动器输出部通电并在使信号输入部失效的情况下使驱动器输出部断电。
附图说明
为了详细描述示例性实施方案，现在将参照附图，在附图中：
图1示出了根据至少一些实施方案的谐振电源转换器的电气原理图；
图2示出了根据至少一些实施方案的时序图；
图3示出了根据至少一些实施方案的谐振电源转换器的次级侧的电气原理图；
图4示出了根据至少一些实施方案的整流控制器的电流反相检测块的电气原理图；
图5示出了根据至少一些实施方案的整流控制器的接通控制器的电气原理图；
图6示出了根据至少一些实施方案的自适应导通延迟控制器的组合电气原理和框图；
图7示出了根据至少一些实施方案的时序图；并且
图8示出了根据至少一些实施方案的方法步骤。
定义
各种术语用来指特定系统部件。不同公司可用不同名称来指一种部件–本文献并非意于在名称不同而功能相同的部件之间作出区分。在下面的讨论中以及在权利要求书中，术语“包括”和“包含”以开放形式使用，并且因此，这些术语应被解释成意指“包括但不限于…”。另外，术语“耦合”或“耦接”旨在意指间接连接或直接连接。因此，如果第一器件耦接到第二器件，则该连接可通过直接连接或通过经由其他器件和连接的间接连接进行。
“控制器”应当意指被配置为读取信号并响应于此类信号而采取动作的单独电路部件、专用集成电路(ASIC)、微控制器(具有控制软件)、现场可编程门阵列(FPGA)或其组合。
就电气设备而言，术语“输入”和“输出”是指到电气设备的电连接，并且不应被视为需要操作的动词。例如，控制器可具有栅极输出和一个或多个感测输入。
具体实施方式
以下讨论涉及本发明的各种实施方案。虽然这些实施方案中的一个或多个实施方案可能是优选的，但所公开的实施方案不应解释为或以其他方式用来限制包括权利要求书在内的本公开的范围。另外，本领域技术人员应当理解，以下描述具有广泛应用，并且对任何实施方案的讨论仅意指该实施方案的示例，而并非旨在表示包括权利要求书在内的本公开的范围限于该实施方案。
示例性实施方案涉及谐振电源转换器，该谐振电源转换器用于将来自电源的直流(DC)输入电压VDC转换为要供应给负载的输出电压。电源可以是电池或另一个功率源或转换器电路，诸如功率因数校正(PFC)转换器。
更具体地讲，各种示例性实施方案涉及具有整流控制器的谐振电源转换器，该整流控制器被配置为使用在命令SR FET接通(即，到导电状态)之前的自适应延迟时间来控制同步整流(SR)场效应晶体管(FET)，以便防止SR FET中的反相电流，特别是当谐振电源转换器在变压器上的次级电压低于谐振电源转换器的输出电压的轻负载条件下进行操作时。
各种示例性实施方案涉及整流控制器，该整流控制器实现用于接通谐振电源转换器中的SR FET的自适应延迟时间。更具体地讲，在示例性实施方案中，集成电路整流控制器限定栅极端子和具有漏极-源极电压的漏极感测端子。集成电路整流控制器包括接通控制器，该接通控制器包括耦接到漏极感测端子的漏极感测输入部和耦接到栅极端子的导通延迟输出部，其中该接通控制器被配置为响应于漏极-源极电压小于导通阈值电压持续自适应延迟时间而使导通延迟输出部通电。接通控制器包括自适应延迟比较器，该自适应延迟比较器限定比较器输出部。自适应延迟比较器被配置为响应于漏极-源极电压小于自适应延迟电压而使比较器输出部生效并响应于漏极-源极电压大于自适应延迟电压而使比较器输出部失效。基于自适应延迟比较器的比较器输出部的第一状态转变与自适应延迟比较器的比较器输出部的第二状态转变之间的时间来设置自适应延迟时间。说明书现在示例性地向读者描述了谐振电源转换器。
图1示出了根据至少一些实施方案的谐振电源转换器100。具体地讲，图1的谐振电源转换器100包括通过变压器106耦接的初级侧102和次级侧104，该变压器具有初级绕组108和次级绕组110。初级侧102包括电感器-电感器-电容器(LLC)谐振槽112，该LLC谐振槽被调谐成以特定频率谐振，以向变压器106的初级绕组108供应交流(AC)功率。
在图1中从左到右工作，谐振电源转换器100包括输入电容器118、高侧FET 124和低侧FET 126，该输入电容器限定耦接到输入DC电压(下文称为输入电压VDC)的第一引线120和第二引线122。FET 124和126是在许多情况下使用的示例；然而，FET代表可用作电控开关的任何器件(例如，晶体管、结型晶体管、氮化镓(GaN)高电子迁移率晶体管(HEMT)、碳化硅(SiC)器件、其他类型的FET以及可控硅整流器)。
高侧FET 124具有耦接到输入电容器118的第一引线120的漏极128以及耦接到开关节点132的源极130。高侧FET 124还具有耦接到初级侧控制器(未示出)的栅极134。第一体二极管131连接在高侧FET 124的漏极128与源极130之间。高侧FET 124表现出漏极128与源极130之间的寄生电容Coss1，如由连接在其间的电容器Coss1所指示的。电容器Coss1不是单独物理器件，而是由高侧FET 124的物理构造产生的效应。当初级侧控制器通过栅极134的生效发出命令时，高侧FET 124将开关节点132(以及因此谐振槽112)耦接到输入电压VDC。低侧FET 126具有耦接到开关节点132的漏极136以及耦接到初级参考节点140(该初级参考节点连接到地)的源极138。低侧FET 126还具有耦接到初级侧控制器的栅极142。第二体二极管139连接在低侧FET 126的漏极136与源极138之间。低侧FET 126还表现出漏极136与源极138之间的寄生电容Coss2，如由连接在其间的电容器Coss2所指示的。电容器Coss2不是单独物理器件，而是由低侧FET 126的物理构造产生的效应。当初级侧控制器通过栅极142的生效发出命令时，低侧FET 126将开关节点132耦接到初级侧上的地。在操作中，初级侧控制器另选地将开关节点132耦接到输入电压VDC并然后分别通过高侧FET 124和低侧FET126耦接到地，从而在开关节点132处产生交流电(AC)信号，并因此向谐振槽112供应初级电流IPRI。
谐振电源转换器100的谐振槽112包括谐振电感器144、并联电感146和谐振电容器148。具体地讲，并且如图1所示，谐振电感器144连接在开关节点132与变压器106的第一引线114之间。谐振电容器148连接在初级参考节点140与变压器106的第二引线116之间。并联电感146连接在变压器106的第一引线114与第二引线116之间，并且与变压器106的初级绕组108并联。在一些实施方案中，并联电感146是变压器106的初级绕组108的磁化电感，而不是如图1所示的单独部件。
仍然参考图1，谐振电源转换器100的次级侧104包括变压器106的次级绕组110，该次级绕组限定第三引线150和第四引线152以及中心抽头154。中心抽头154将次级绕组110分成上绕组156和下绕组158，其中上绕组156和下绕组158中的每一者具有相等的匝数。变压器106的次级绕组110限定第三引线150和第四引线152，其中下绕组158连接在中心抽头154与第三引线150之间，并且其中上绕组156连接在中心抽头154与第四引线152之间。根据点规定指示相应绕组108、156、158的极性。
谐振电源转换器100的次级侧104还包括耦接到变压器106的第三引线150的第一SR FET 170和耦接到变压器106的第四引线152的第二SR FET 172。FET 170和172是在许多情况下使用的示例；然而，FET代表可用作电控开关的任何器件(例如，晶体管、结型晶体管、氮化镓(GaN)高电子迁移率晶体管(HEMT)、碳化硅(SiC)器件、其他类型的FET以及可控硅整流器)。
SR FET 170、172中的每一者被配置为在一个方向上通过电流并在相反方向上阻断电流。在图1所示的示例中，第一SR FET 170包括耦接到变压器106的第三引线150的漏极174以及耦接到次级参考节点178的源极176，并且该漏极和该源极一起限定漏极-源极电压VSR1。第三体二极管181连接在第一SR FET 170的漏极174与源极176之间。第一SR FET 170还具有耦接到整流控制器(未示出)的栅极180。当整流控制器通过栅极180的生效发出命令时，第一SR FET 170将次级参考节点178耦接到变压器106的第三引线150，从而允许第一SR电流ISR1从次级参考节点178流入变压器106的下绕组158中。第一SR FET 170表现出漏极174与源极176之间的寄生电容CossSR1，如由连接在其间的电容器CossSR1所指示的。电容器CossSR1不是单独物理器件，而是由第一SR FET 170的物理构造产生的效应。
类似地，第二SR FET 172包括耦接到变压器106的第四引线152的漏极182以及耦接到次级参考节点178的源极184，该漏极和该源极一起限定漏极-源极电压VSR2。第四体二极管187连接在第二SR FET 172的漏极182与源极184之间。第二SR FET 172还具有耦接到整流控制器(未示出)的栅极186。当整流控制器通过栅极186的生效发出命令时，第二SRFET 172将次级参考节点178耦接到变压器106的第四引线152，从而允许第二SR电流ISR2从次级参考节点178流入变压器106的上绕组156中。第二SR FET 172表现出漏极182与源极184之间的寄生电容CossSR2，如由连接在其间的电容器CossSR2所指示的。电容器CossSR2不是单独物理器件，而是由第二SR FET 172的物理构造产生的效应。
谐振电源转换器100的次级侧104限定耦接到中心抽头154的正输出部190和耦接到次级参考节点178的负输出部192。在示例性系统中，正输出部190和负输出部192限定谐振电源转换器100的输出电压VO。示例性谐振电源转换器100还包括跨正输出部190和负输出部192耦接的平滑或输出电容器194。输出电容器194对由SR FET 170、172产生的整流信号进行滤波和平滑处理，以产生输出电压VO。SR FET 170、172一起起作用，以使变压器106的次级绕组110将次级电流ISEC从中心抽头154供应到正输出部190并且防止次级电流在相反方向上流入中心抽头154中。因此，谐振电源转换器100向跨正输出部190和负输出部192耦接的负载供应功率，其中示例性负载被示出为电阻器196。
图2示出了根据至少一些实施方案的处于低负载条件下的谐振电源转换器100的操作周期内的信号的时序图。具体地讲，图2具有以公共时间轴示出的五个图或曲线200、202、204、206和208。曲线200将高侧FET 124的栅极-源极电压VGS_PR1随时间推移示出为线210，并且将低侧FET 126的栅极-源极电压VGS_PR2随时间推移示出为线212。曲线202将高侧FET 124的漏极-源极电压VDS_PR1随时间推移示出为线214，并且将低侧FET 126的漏极-源极电压VDS_PR2随时间推移示出为线216。
曲线202示出了在高侧FET 124在时间t0处从导电状态切换到非导电状态时，高侧FET 124的栅极-源极电压VGS_PR1从高状态或生效状态降低到低状态或失效状态。高侧FET124的漏极-源极电压VDS_PR1从时间t0以稳定速率降低，直到该漏极-源极电压在时间t1处达到0V。同时，低侧FET 126的漏极-源极电压VDS_PR2在时间t0处从0伏以稳定速率增大，直到该漏极-源极电压在时间t1处达到恒定值。
曲线204将通过第二SR FET 172的第二SR电流ISR2随时间推移示出为线218。第二SR电流ISR2在时间t0与时间t1之间增大。始于时间t1处，谐振槽112不能将电力传输到次级侧104。在该时间t1处，第一SR FET 170的体二极管保持关断，并且电流不能流过第一SR FET170以对第一SR FET 170的寄生电容CossSR1进行充电，从而导致第二SR电流ISR2的突然增大，这被称为电容电流尖峰230。在电容电流尖峰230之后，第二SR电流ISR2以n2x(Vo+VF)/LP的斜率降低，其中n是变压器106的匝数，Vo是输出电压，VF是跨第二SR FET 172连接的体二极管的正向电压，并且LP是并联电感146的电感值。
曲线206将第二SR FET 172的漏极-源极电压VSR2随时间推移示出为线220。具体地讲，曲线206示出了漏极-源极电压VSR2在时间t1处急剧下降并降低到导通阈值电压VTH_ON以下并且经历具有衰减振幅的振荡直到时间t3。另外，第二SR FET 172的曲线206所示的漏极-源极电压VSR2限定始于时间t3处并具有子谐振时段TRES的子谐振232。子谐振232在SRFET 170、172、谐振电感器144与并联电感146之间产生相互作用。子谐振时段TRES可通过以下方式计算：
Figure BDA0002553567810000091
其中Lr||Lp是谐振电感器144和并联电感146的并联组合的电感，n是变压器106的匝数，CossSR1是第一SR FET 170的寄生电容，并且CossSR2是第二SR FET 172的寄生电容。
曲线208将第一FET 170的栅极-源极电压VGS_SR1随时间推移示出为线222，并且将第二FET 172的栅极-源极电压VGS_SR2随时间推移示出为线224。曲线208包括栅极-源极电压VGS_SR2从约0V的失效状态转变到开始于时间t4处具有10V的值的生效状态，并且保持生效直到时间t5。在使栅极-源极电压VGS_SR2生效的情况下，第二SR FET 172从非导电状态切换到导电状态。然后，如曲线204所示，通过第二SR FET 172的第二SR电流ISR2开始于时间t4处大致正弦地增大。
时间t4取决于若干因素，该若干因素包括谐振槽112的设计，SR FET 170、172的寄生电容(CossSR1、CossSR2)，和负载的阻抗。在第二SR FET 172在时间t4之前切换到导电状态的情况下，反相电流流过第二SR FET 172，其中第二SR电流ISR2具有负值。如曲线204上所示，时间t1(当漏极-源极电压VSR2首次降低到导通阈值电压VTH_ON以下时)与时间t4(当第二SR FET 172可切换到导电状态而不引起反相电流时)之间的时间差是最佳导通时间延迟tON_DLY。
图3示出了根据至少一些实施方案的谐振电源转换器的次级侧的电气原理图。具体地讲，图3示出了次级侧，其中第一整流控制器300耦接到第一SR FET 170，并且第二整流控制器301耦接到第二SR FET 172。整流控制器300、301中的每一者可在构造和操作上类似，因此为了本公开的简单起见，这里仅详细示出和描述了整流控制器300、301中的一者。第一整流控制器300限定漏极感测端子302和栅极端子304。漏极感测端子302具有漏极-源极电压VSR1，其中第一SR FET 170的源极176连接到公共次级参考节点178，如上面所讨论的。还将存在附加的端子(例如，接地端子)，但是没有示出那些附加的端子，以免附图过度复杂。
第一整流控制器300包括接通控制器310，该接通控制器包括漏极感测输入部312、使能输入部314和导通延迟输出部316，该漏极感测输入部耦接到漏极感测端子302，该导通延迟输出部耦接到栅极端子304。在操作中，接通控制器310被配置为在使延迟使能信号DLY_EN生效的同时(即，在使能输入部314生效的同时)，响应于漏极-源极电压VSR1小于导通阈值电压VTH_ON持续自适应延迟时间tADP_ON而使导通延迟输出部316生效以使SR接通信号SR_on生效，从而导致SR FET 170、172中的相关联一者(图3所示的示例中的第一SR FET 170)变为导电状态。下文参考图5更详细地描述接通控制器310。
在一些实施方案中，并且如图3所示，接通控制器310的导通延迟输出部316经由SR驱动器320耦接到栅极端子304。具体地讲，SR驱动器320包括信号输入部322和耦接到栅极端子304的驱动器输出部324。SR驱动器320被配置为在使信号输入部322生效的情况下使栅极端子304通电。在一些实施方案中，并且也如图3所示，第一整流控制器300还包括第一置位-复位块330以将栅极端子304保持在通电状态。第一置位-复位块330包括置位输入部332、复位输入部334和锁存输出部336，该置位输入部连接到接通控制器310的导通延迟输出部316，该锁存输出部连接到SR驱动器320的信号输入部322以使栅极使能信号GATE_EN生效。第一置位-复位块330(例如，置位-复位触发器)被配置为响应于置位输入部332上的SR接通信号SR_on的生效而使锁存输出部336生效并响应于复位输入部334的生效而使锁存输出部336失效。
在一些实施方案中，并且如图3所示，第一整流控制器300还包括电流反相检测块340，该电流反相检测块限定第一输入部342、第二输入部344和延迟使能输出部346，该第一输入部耦接到漏极感测端子302，该第二输入部耦接到第一置位-复位块330的闩锁输出部336。电流反相检测块340用于检测SR FET 170、172中的相关联一者(图3所示的示例中的第一SR FET 170)中的反相电流。反相电流被定义为在与法向或优选方向相反的方向上流过SR FET 170、172中的相关联一者的电流。在一些实施方案中，并且如图1所示，具有负值的第一SR电流ISR1或第二SR电流ISR2将是通过SR FET 170、172中的相关联一者的反相电流。当谐振电源转换器100在轻负载条件下进行操作时，可产生此类反相电流，在该轻负载条件下，跨变压器106的次级绕组110内的上绕组156或下绕组158的次级电压低于谐振电源转换器100的输出电压Vo。示例性电流反相检测块340被配置为在使第一整流控制器300的栅极端子304通电的同时响应于第一输入部342具有大于预先确定的反相检测电压VSRC_INV的电压而使延迟使能输出部346生效并因此生成延迟使能信号DLY_EN。下文参考图4更详细地描述电流反相检测块340。
仍然参考图3，第一整流控制器300还包括关断阈值比较器350，该关断阈值比较器限定连接到漏极感测端子302的非反相输入部352和具有关断阈值电压VTH_OFF的反相输入部354。关断阈值比较器350还限定连接到第一置位-复位块330的复位输入部334的比较器输出部356。关断阈值比较器350被配置为响应于非反相输入部352上的漏极-源极电压VSR1大于反相输入部354上的关断阈值电压VTH_OFF而使比较器输出部356生效以使SR断开信号SR_off(以及因此第一置位-复位块330的复位输入部334)生效。
图4示出了根据至少一些实施方案的第一整流控制器300的电流反相检测块340的电气原理图。电流反相检测块340限定第一输入部342、第二输入部344和延迟使能输出部346，如上面参考图3所讨论的。电流反相检测块340包括反相检测比较器400，该反相检测比较器限定连接到第一输入部342并因此连接到漏极-源极电压VSR1的非反相输入部402。反相检测比较器400还限定比较器输出部406和具有反相参考电压VSRC_INV的反相输入部404。反相检测比较器400被配置为响应于非反相输入部402上的漏极-源极电压VSR1大于反相输入部404上的反相参考电压VSRC_INV而使比较器输出部406生效。在一些实施方案中，反相参考电压VSRC_INV可等于或约为0.0mV。
仍然参见图4，电流反相检测块340还包括第一与门410，该第一与门限定第二输入部414、信号输出部416和连接到反相检测比较器400的比较器输出部406的第一输入部412。第一与门410被配置为在使第一输入部412和第二输入部414两者生效的情况下使信号输出部416生效并在使第一输入部412和第二输入部414中的一者或两者失效的情况下使信号输出部416失效。第二输入部414连接到第二输入部344，并且因此栅极使能信号GATE_EN使该第二输入部生效。电流反相检测块340还包括第二与门420，该第二与门限定第二输入部424、信号输出部426和连接到第一与门410的信号输出部416的第一输入部422。第二与门420被配置为在使第一输入部422和第二输入部424两者生效的情况下使信号输出部426生效并在使第一输入部422和第二输入部424中的一者或两者失效的情况下使信号输出部426失效。在一些实施方案中，并且如图4所示，第二与门420的第二输入部424连接到外部电路(未示出)以接收检测窗口TDET_WIN信号，以用于防止电流反相检测块340在SR导电时段结束时或接近SR导电时段结束时误触发。在一些实施方案中，使检测窗口TDET_WIN信号生效持续等于先前SR导电时段的一半(1/2)的时间段，该时间段是SR FET 170、172中的对应一者处于导电状态的时间。在一些实施方案中，检测窗口TDET_WIN信号可在SR FET 170、172中的对应一者首先切换到导电状态时开始，例如，在使其栅极-源极电压VGS_SR1、VGS_SR2生效时开始。
在一些实施方案中，并且也如图4所示，电流反相检测块340还包括第二置位-复位块430，以将延迟使能输出部346保持在生效状态，直到使复位信号RST生效。第二置位-复位块430包括复位输入部434、连接到第二与门420的信号输出部426的置位输入部432、和连接到电流反相检测块340的延迟使能输出部346的闩锁输出部436。第二置位-复位块430被配置为响应于置位输入部432的生效而使锁存输出部436生效并响应于复位输入部434的生效而使锁存输出部436失效。在一些实施方案中，响应于谐振电源转换器100处于重负载条件下，负载检测电路(未示出)使复位信号RST生效，在该重负载条件下，可通过使延迟使能输出部346失效来禁用自适应导通延迟功能。
图5示出了根据至少一些实施方案的第一整流控制器300的接通控制器310的电气原理图。接通控制器310限定漏极感测输入部312、使能输入部314和导通延迟输出部316，如上面参考图3所讨论的。接通控制器310包括导通阈值比较器500，该导通阈值比较器限定反相输入部502，该反相输入部连接到漏极感测输入部312，并且因此连接到漏极-源极电压VSR1。导通阈值比较器500还限定比较器输出部506和具有导通阈值电压VTH_ON的非反相输入部504。导通阈值比较器500被配置为响应于反相输入部502上的漏极-源极电压VSR1小于非反相输入部504上的导通阈值电压VTH_ON而使比较器输出部506生效。在一些实施方案中，导通阈值电压VTH_ON介于-0.5伏(V)和0.0V之间。在一些实施方案中，导通阈值电压VTH_ON可等于或约为-0.1V。在一些实施方案中，导通阈值电压VTH_ON可等于或约为-0.25V。
接通控制器310包括预导通脉冲发生器510，该预导通脉冲发生器限定脉冲输出部514和耦接到导通阈值比较器500的比较器输出部506的使能输入部512。预导通脉冲发生器510被配置为使脉冲输出部514生效持续脉冲持续时间从而响应于使用漏极-源极电压VSR1的信号的状态转变而提供预导通脉冲信号PRE_ON_PUL。更具体地讲，预导通脉冲发生器510响应于漏极-源极电压VSR1小于导通阈值电压VTH_ON而生成预导通脉冲信号PRE_ON_PUL，如使导通阈值比较器500的比较器输出部506生效所指示的。脉冲持续时间可为例如第一整流控制器300内的时钟的单个时钟周期。接通控制器310还包括复位阈值比较器520，该复位阈值比较器限定非反相输入部522，该非反相输入部连接到漏极感测输入部312，并且因此连接到漏极-源极电压VSR1。复位阈值比较器520还限定比较器输出部526和具有复位阈值电压VTH_HGH的反相输入部524。复位阈值比较器520被配置为响应于非反相输入部522上的漏极-源极电压VSR1大于反相输入部524上的复位阈值电压VTH_HGH，使比较器输出部526生效从而向自适应导通延迟控制器530提供存储块复位信号VD1_HGH。在一些实施方案中，复位阈值电压VTH_HGH可等于或约为0.8V。
仍然参考图5，接通控制器310还包括自适应导通延迟控制器530，该自适应导通延迟控制器限定第一输入端子532、第二输入端子534和第三输入端子536，该第一输入端子耦接到预导通脉冲发生器510的脉冲输出部514，该第二输入端子直接耦接到导通阈值比较器500的比较器输出部506，该第三输入端子耦接到复位阈值比较器520的比较器输出部526。自适应导通延迟控制器530还包括导通延迟输出部538。自适应导通延迟控制器530被配置为确定自适应延迟时间tADP_ON并响应于漏极-源极电压VSR1小于导通阈值电压VTH_ON持续自适应延迟时间tADP_ON来使导通延迟输出部538生效从而提供延迟导通触发信号DLY_ON_TRG。自适应导通延迟控制器530的示例性实施方案的内部细节在图6中示出并在下文描述。
接通控制器310还包括第三与门540，该第三与门限定第一输入部542、第二输入部544和信号输出部546，该第一输入部连接到导通阈值比较器500的比较器输出部506，该第二输入部连接到接通控制器310的使能输入部314。第二输入部544是如由与其相邻的圆圈所指示的反相输入部。第三与门540被配置为在使第一输入部542生效并且使第二输入部544失效的情况下使信号输出部546生效。第三与门540被配置为如果使第一输入部542失效或者如果使第二输入部544生效则使信号输出部546失效。接通控制器310还包括第四与门550，该第四与门限定第一输入部552、第二输入部554和信号输出部556，该第一输入部连接到接通控制器310的使能输入部314，该第二输入部连接到自适应导通延迟控制器530的导通延迟输出部538。第四与门550被配置为在使第一输入部552和第二输入部554两者生效的情况下使信号输出部556生效并如果使第一输入部552和第二输入部554中的一者或两者失效则使信号输出部556失效。接通控制器310还包括或门560，该或门限定第一输入部562、第二输入部564和信号输出部566，该第一输入部连接到第三与门540的信号输出部546，该第二输入部连接到第四与门550的信号输出部556，该信号输出部连接到接通控制器310的导通延迟输出部316。或门560被配置为响应于使第一输入部562和/或第二输入部564中的任一者或两者生效而使信号输出部566生效。第三与门540、第四与门550和或门560可组合为称为SR_ON逻辑块570的功能块。
当使接通控制器310的使能输入部314生效时，第三与门540、第四与门550和或门560一起起作用以在漏极-源极电压VSR1小于导通阈值电压VTH_ON持续自适应延迟时间tADP_ON的情况下使接通控制器310的导通延迟输出部316生效。当使接通控制器310的使能输入部314失效时，第三与门540、第四与门550和或门560一起起作用以在漏极-源极电压VSR1小于导通阈值电压VTH_ON时立即使接通控制器310的导通延迟输出部316生效(即，不延迟持续自适应延迟时间tADP_ON)。
图6示出了根据至少一些实施方案的自适应导通延迟控制器530的组合电气原理和框图。具体地讲，自适应导通延迟控制器530包括状态存储块600，该状态存储块限定第一状态输出部602、第二状态输出部604、触发输入部606、使能输入部608和复位输入部610，该触发输入部连接到自适应导通延迟控制器530的第一输入端子532。状态存储块600被配置为在初始状态下使状态输出部602、604中的两者失效。状态存储块600被配置为记录第一状态，其中响应于在状态存储块600处于初始状态的情况下使触发输入部606和使能输入部608两者生效而使第一状态输出部602生效并且使第二状态输出部604失效。状态存储块600被配置为记录第二状态，其中响应于在状态存储块600处于第一状态的情况下使触发输入部606和使能输入部608两者生效而使第一状态输出部602失效并且使第二状态输出部604生效。第二状态输出部604的生效生成自适应导通延迟信号ADP_ON_DLY。状态存储块600被配置为响应于复位输入部610的生效而返回到初始状态。在一些实施方案中，并且如图6所示，状态存储块600可采取计数器块的形式，其中第一状态输出部602和第二状态输出部604是计数器累加器寄存器的两个最低有效位。
自适应导通延迟控制器530还包括或非门620，该或非门限定第一输入部622和第二输入部624，该第一输入部连接到自适应导通延迟控制器530的第三输入端子536，该第二输入部连接到状态存储块600的第二状态输出部604(如由共享标签“D1”所指示的)。或非门620还限定信号输出部626，该信号输出部连接到状态存储块600的使能输入部608。或非门620被配置为在自适应导通延迟信号ADP_ON_DLY使第一输入部622和/或第二输入部624中的任一者或两者生效的情况下使信号输出部626并因此状态存储块600的使能输入部608失效。因此，或非门620用于使状态存储块600在使第二状态输出部604生效的情况下保持第二状态，并且忽略触发输入部606的后续生效，直到状态存储块600通过利用来自复位阈值比较器520的存储块复位信号VD1_HGH使第三输入端子536生效而被复位。
自适应导通延迟控制器530还包括具有第一计数器存储器632的第一计数器630。第一计数器630限定计数输入部634、使能输入部636和复位输入部638，该计数输入部连接到周期性时钟信号HFCLK，该使能输入部连接到状态存储块600的第一状态输出部602，该复位输入部连接到状态存储块600的第二状态输出部604。第一计数器630被配置为使用SRFET 170、172中的对应一者的漏极-源极电压VSR1在信号的第一状态转变之后使第一计数器存储器632的值递增。在一些实施方案中，第一状态转变对应于SR FET 170、172中的对应一者的漏极-源极电压VSR1降低到导通阈值电压VTH_ON以下。具体地讲，在一些实施方案中并且如图6所示，第一计数器630被配置为在使能输入部636生效的同时响应于计数输入部634的生效而递增第一计数器存储器632的值。第一计数器630还被配置为响应于在复位输入部638时自适应导通延迟信号ADP_ON_DLY的生效而复位第一计数器存储器632的值。自适应导通延迟控制器530包括存储寄存器640，该存储寄存器限定连接到状态存储块600的第二状态输出部604并且响应于自适应导通延迟信号ADP_ON_DLY的触发输入部642。存储寄存器640包括存储存储器644并且被配置为响应于触发输入部642的生效而存储来自第一计数器630的第一计数器存储器632的值。在一些实施方案中，并且如图6所示，来自第一计数器存储器632的值经由第一数据总线646从第一计数器630传送。在操作中，状态存储块600、第一计数器630和存储寄存器640一起起作用以将存储存储器644内的自适应延迟时间tADP_ON记录为谐振电源转换器的操作周期内的第一预导通脉冲信号与第二预导通脉冲信号PRE_ON_PUL之间的周期性时钟信号HFCLK的脉冲数量。
在一些实施方案中，第一整流控制器300被配置为使用漏极-源极电压VSR1与自适应延迟电压VADP_ON之间的比较，使用信号的第一状态转变与第二状态转变之间的时间差来调节自适应延迟时间tADP_ON。在一些实施方案中，如图3至图6所示，导通阈值比较器500用作自适应延迟比较器(即，自适应延迟电压VADP_ON等于导通阈值电压VTH_ON)，因此自适应延迟时间tADP_ON被设置为等于导通阈值比较器500的比较器输出部506的第一状态转变与第二状态转变之间的时间。更具体地讲，第一状态转变和第二状态转变可各自为上升沿，其中比较器输出部506响应于漏极-源极电压VSR1降低到导通阈值电压VTH_ON以下而从失效条件改变为生效条件。
在其他实施方案中，不同比较器可用作自适应比较器以确定用于设置自适应延迟时间tADP_ON的条件。
仍然参见图6，自适应导通延迟控制器530还包括第二计数器650，该第二计数器具有存储时间导通延迟计数值TON_DLY_CNT的第二计数器存储器652。第二计数器650限定计数输入部654、使能输入部656和复位输入部658(如圆圈所示)，该计数输入部连接到周期性时钟信号HFCLK，该复位输入部被配置作为低态有效的复位输入部。使能输入部656和复位输入部658两者均连接到第二输入端子534以用于接收预导通触发信号PRE_ON_TRG。第二计数器650被配置为在使能输入部656生效的同时响应于计数输入部654的生效而递增第二计数器存储器652的值并响应于复位输入部658的失效而复位第二计数器存储器652的值。在操作中，第二计数器通过在使预导通触发信号PRE_ON_TRG生效的同时对周期性时钟信号HFCLK的脉冲数量进行计数，来测量SR FET 170、172中的对应一者的漏极-源极电压VSR1小于导通阈值电压VTH_ON的时间的长度。
在一些实施方案中，第一整流控制器300包括自适应延迟比较器和触发比较器，该自适应延迟比较器用于设置自适应延迟时间tADP_ON的长度，该触发比较器被配置为使接通控制器310的导通延迟输出部316生效从而将SR FET 170、172中的相关联一者驱动到其导电状态。在一些实施方案中，并且如图5至图6所示，导通阈值比较器500既用作自适应延迟比较器，又用作触发比较器。在一些实施方案中，自适应延迟比较器和触发比较器响应于相同的条件，例如漏极-源极电压VSR1小于导通阈值电压VTH_ON。在其他实施方案中，自适应延迟比较器和触发比较器可响应于不同条件。例如，触发比较器可响应于漏极-源极电压VSR1小于与自适应延迟比较器用作参考的自适应延迟不同的触发电压而导致接通控制器310的导通延迟输出部316生效。在一些实施方案中，共享比较器器件既可用作自适应延迟比较器，也可用作触发比较器，但其中参考值从共享比较器件用作自适应延迟比较器时的一个值变为共享比较器件用作触发比较器时的不同值。
自适应导通延迟控制器530还包括数字比较器660，该数字比较器包括第一存储寄存器662和第二存储寄存器666，该第一存储寄存器被配置为经由第二数据总线664从存储寄存器640接收自适应延迟时间tADP_ON，该第二存储寄存器被配置为经由第二总线668从第二计数器650接收时间导通延迟计数值TON_DLY_CNT。数字比较器660还限定连接到导通延迟输出部538的比较器输出部670。数字比较器660被配置为响应于第二存储寄存器666内的值大于第一存储寄存器662中的值而使比较器输出部670生效。因此，自适应导通延迟控制器530响应于使预导通触发信号PRE_ON_TRG生效持续长于自适应延迟时间tADP_ON(如时间导通延迟计数值TON_DLY_CNT大于自适应延迟时间tADP_ON所指示的)而使延迟导通触发信号DLY_ON_TRG生效。
图7示出了根据至少一些实施方案的处于低负载条件下的谐振电源转换器100的操作周期内的信号的时序图。图7所示的信号中的每个信号与第一整流控制器300的操作相关联。具体地讲，图7具有以公共时间轴示出的十一个图或曲线700–720。曲线700将自适应导通延迟信号ADP_ON_DLY的状态随时间推移示出为线730；曲线702将延迟使能信号DLY_EN的状态随时间推移示出为线732；曲线704将延迟导通触发信号DLY_ON_TRG的状态随时间推移示出为线734；曲线706将预导通脉冲信号PRE_ON_PUL的状态随时间推移示出为线736；曲线708将预导通触发信号PRE_ON_TRG的状态随时间推移示出为线738；曲线710将存储块复位信号VD1_HGH的状态随时间推移示出为线740；并且曲线712将栅极使能信号GATE_EN的状态随时间推移示出为线742。
曲线714将时间导通延迟计数TON_DLY_CNT的值随时间推移示出为线744。在一些实施方案中，并且如图7所示，时间导通延迟计数TON_DLY_CNT跟踪第一SR FET 170的漏极-源极电压VSR1小于导通阈值电压VTH_ON的时间的长度。曲线716将第一SR FET 170的栅极-源极电压VGS_SR1随时间推移示出为线746，该栅极-源极电压从约0V的失效状态转变到开始于时间t17处具有10V的值的生效状态。曲线718将第一SR FET 170的漏极-源极电压VSR1示出为0伏至25伏标度的线748；并且曲线720将第一SR FET 170的漏极-源极电压VSR1示出为线750，将该漏极-源极电压连同导通阈值电压VTH_ON示出为线752，并且将该漏极-源极电压连同复位阈值电压VTH_HGH示出为线754，其中放大视图具有-1.5伏至1.5伏的标度。
图7示出了与第一SR FET 170有关的谐振电源转换器100的操作周期的时序图。在时间t10处，漏极-源极电压VSR1首先降低到导通阈值电压VTH_ON以下。然后使预导通触发信号PRE_ON_TRG生效，如曲线708中所示的上升沿760所指示的。作为响应，针对瞬时脉冲762使预导通脉冲信号PRE_ON_PUL生效。出于实际目的，上升沿760和瞬时脉冲762中的每一者可以说是在时间t10处发生，其中漏极-源极电压VSR1首先降低到导通阈值电压VTH_ON以下。在时间t11处，漏极-源极电压VSR1上升回到导通阈值电压VTH_ON以上，从而导致使预导通触发信号PRE_ON_TRG失效，如曲线708所示的下降沿764所指示的。在时间t12处，漏极-源极电压VSR1第二次降低到导通阈值电压VTH_ON以下。然后使预导通触发信号PRE_ON_TRG再次生效，如曲线708中所示的上升沿760所指示的。在时间t12处，针对瞬时脉冲762使预导通脉冲信号PRE_ON_PUL也生效。自适应导通延迟信号ADP_ON_DLY在时间t12处响应于第二预导通触发信号PRE_ON_TRG而针对瞬时脉冲766生效。预导通脉冲信号PRE_ON_PUL的第一瞬时脉冲与第二瞬时脉冲762之间的时间(即，时间t10与时间t11之间的差值)记录为自适应延迟时间tADP_ON。
现在参考曲线720，漏极-源极电压VSR1限定始于时间t11处持续直到时间t17的子谐振232。上面参考图2更详细地描述了该子谐振232。曲线714将时间导通延迟计数TON_DLY_CNT的值随时间推移示出为线744，其限定若干斜坡772，其中斜坡772中的每个斜坡示出时间导通延迟计数TON_DLY_CNT的值在使预导通触发信号PRE_ON_TRG生效的同时增加，并且在使预导通触发信号PRE_ON_TRG失效时(即，在时间t11、t13、t14和t15处)复位。
曲线704示出了在时间t17处限定瞬时脉冲774的线734，指示延迟导通触发信号DLY_ON_TRG响应于时间导通延迟计数TON_DLY_CNT超过自适应延迟时间tADP_ON的值而生效。换句话讲，时间t17被确定为当预导通触发信号PRE_ON_TRG已生效持续超过自适应延迟时间tADP_ON的连续时间长度的时间。在一些实施方案中，延迟导通触发信号DLY_ON_TRG的瞬时脉冲774用于控制第一SR FET 170，如曲线716上的线746所指示的，示出栅极-源极电压VGS_SR1从约0V的失效状态转变到开始于时间t17处具有10V的值的生效状态。
曲线710示出了存储块复位信号VD1_HGH在时间t18处在线740中的上升沿776变为生效。在一些实施方案中，并且如图7所示，存储块复位信号VD1_HGH响应于漏极-源极电压VSR1超过复位阈值电压VTH_HGH而生效，如曲线720上所示。在一些实施方案中，存储块复位信号VD1_HGH用于复位第一整流控制器300内的一个或多个电路，以准备谐振电源转换器100的后续操作周期。
在一些实施方案中，并且如图7的曲线所示，自适应延迟电压VADP_ON是导通阈值电压VTH_ON。另选地，自适应延迟电压VADP_ON可与导通阈值电压VTH_ON不同。在一些实施方案中，用于确定自适应延迟时间tADP_ON的第一状态转变和第二状态转变可各自为预导通触发信号PRE_ON_TRG的上升沿760。在其他实施方案中，第一状态转变和/或第二状态转变中的一者或两者可为预导通触发信号PRE_ON_TRG的下降沿764。
在一些实施方案中，用于确定自适应延迟时间tADP_ON的第一状态转变和第二状态转变可为谐振电源转换器100的给定操作周期内的预导通触发信号PRE_ON_TRG的第一上升沿和第二上升沿760。在其他实施方案中，用于确定自适应延迟时间tADP_ON的第二状态转变可对应于谐振电源转换器100的操作周期内的第二上升沿760之后的后续上升沿760。例如，第二状态转变可为在第一状态转变之后漏极-源极电压VSR1降低到自适应延迟电压VADP_ON以下的第一时间之后的后续时间漏极-源极电压VSR1降低到自适应延迟电压VADP_ON以下。换句话讲，第二状态转变可为预导通触发信号PRE_ON_TRG的第n个上升沿760，其中n为大于二的整数。
图8示出了根据至少一些实施方案的操作整流控制器的方法。具体地讲，该方法开始(框800)并且包括：感测同步整流(SR)场效应晶体管(FET)的漏极-源极电压(框802)。该方法还包括：设置对应于第一状态转变与第二状态转变之间的时间间隔的自适应延迟时间，其中第一状态转变和第二状态转变中的每一者对应于漏极-源极电压在大于自适应延迟电压与小于自适应延迟电压之间转变(步骤804)。该方法通过在漏极-源极电压已小于导通阈值电压持续长于自适应延迟时间之后将SR FET驱动到导电状态而结束(步骤806)。然后，该方法结束(框808)。
在一些实施方案中，自适应延迟电压等于导通阈值电压。例如，导通阈值电压可用作用于设置自适应延迟时间的状态转变的基础。在一些实施方案中，导通阈值电压介于-0.5V和0.0V之间。
在一些实施方案中，操作整流控制器的方法还包括检测通过SR FET的反相电流。反相电流被定义为在与正常方向或优选方向相反的方向上流过SR FET的电流。具体地讲，该方法可包括通过在将SR FET驱动到导电状态的同时感测SR FET的漏极-源极电压大于反相参考电压VSRC_INV来检测通过SR FET的反相电流；以及响应于检测到反相电流而使延迟使能信号生效；响应于复位信号RST而使延迟使能信号失效。在一些实施方案中，响应于谐振电源转换器100处于重负载条件下，负载检测电路使复位信号RST生效。在一些实施方案中，专用硬件(诸如上面讨论的电流反相检测块340)可以执行检测反相电流的一个或多个步骤。
在一些实施方案中，操作整流控制器的方法包括在使延迟使能信号DLY_EN生效的情况下，延迟将SR FET驱动到导电状态持续自适应延迟时间。在一些实施方案中，操作整流控制器的方法还包括在使延迟使能信号DLY_EN失效的情况下，响应于漏极-源极电压小于导通阈值电压，立即将SR FET驱动到导电状态。在一些实施方案中，基于延迟使能信号DLY_EN的操作可以使用接通控制器310来实现。具体地讲，基于使延迟使能信号DLY_EN生效或失效来选择两个或更多个不同动作中的一个动作可包括使用SR_ON逻辑框570。
在一些实施方案中，第一状态转变和第二状态转变中的每一者对应于漏极-源极电压从大于自适应延迟电压的值降低到小于自适应延迟电压的值。在其他实施方案中，第一状态转变和/或第二状态转变中的一者或两者对应于漏极-源极电压从小于自适应延迟电压的值上升到大于自适应延迟电压的值。
在一些实施方案中，第二状态转变对应于在第一状态转变之后的第一时间漏极-源极电压降低到自适应延迟电压以下。在其他实施方案中，第二状态转变对应于在第一状态转变之后漏极-源极电压降低到自适应延迟电压以下的第一时间之后的后续时间漏极-源极电压降低到自适应延迟电压以下。例如，第二状态转变可为预导通触发信号PRE_ON_TRG的第N个上升沿，其中N为大于二的整数。
在一些实施方案中，操作整流控制器的方法还包括：在SR FET漏极-源极电压的第一状态转变之后，使第一计数器的值递增周期性时钟信号；响应于SR FET漏极-源极电压的第二状态转变，将第一计数器存储器的值存储在存储存储器中；在SR FET的漏极-源极电压低于导通阈值电压的情况下，使第二计数器存储器的值递增周期性时钟信号；以及响应于第二计数器存储器的值大于存储存储器中的存储值，使导通延迟输出部生效。
在一些实施方案中，操作整流控制器的方法还包括：在漏极-源极电压已小于导通阈值电压持续长于自适应延迟时间之后保持将SR FET驱动到导电状态；以及响应于漏极-源极电压大于关断阈值电压而停止将SR FET驱动到导电状态。例如，第一置位-复位块330可用于保持栅极使能信号GATE_EN，从而将SR FET驱动到导电状态，直到第一置位-复位块330被大于关断阈值电压的漏极-源极电压复位。
上述讨论意在说明本发明的原理和各种实施方案。一旦完全理解了上述公开的内容，对于本领域技术人员来说许多变型形式和修改形式就将变得显而易见。以下权利要求书被解释为旨在包含所有此类变型形式和修改形式。

Claims (12)

1.一种操作整流控制器的方法，所述方法包括：
感测同步整流SR场效应晶体管FET的漏极-源极电压；
设置对应于第一状态转变与第二状态转变之间的时间间隔的自适应延迟时间，其中所述第一状态转变和所述第二状态转变中的每一者对应于所述漏极-源极电压在大于自适应延迟电压与小于所述自适应延迟电压之间转变；以及
在所述漏极-源极电压已小于导通阈值电压持续长于所述自适应延迟时间之后将所述SR FET驱动到导电状态。
2.根据权利要求1所述的方法，还包括：
通过在将所述SR FET驱动到所述导电状态的同时感测所述SR FET的所述漏极-源极电压大于反相参考电压来检测反相电流；
响应于检测到所述反相电流而使延迟使能信号生效；
响应于复位信号而使所述延迟使能信号失效；
在使所述延迟使能信号生效的情况下，延迟将所述SR FET驱动到所述导电状态持续所述自适应延迟时间；以及
在使所述延迟使能信号失效的情况下，响应于所述漏极-源极电压小于所述导通阈值电压，立即将所述SR FET驱动到所述导电状态。
3.根据权利要求1所述的方法，其中所述第一状态转变和所述第二状态转变中的每一者对应于所述漏极-源极电压从大于所述自适应延迟电压的值降低到小于所述自适应延迟电压的值。
4.根据权利要求1所述的方法，还包括：
在所述SR FET漏极-源极电压的所述第一状态转变之后，通过周期性时钟信号使第一计数器存储器的值递增；
响应于所述SR FET漏极-源极电压的所述第二状态转变，将所述第一计数器存储器的所述值作为存储值存储在存储存储器中；
在所述SR FET的所述漏极-源极电压低于所述导通阈值电压的情况下，通过所述周期性时钟信号使第二计数器存储器的值递增；以及
响应于所述第二计数器存储器的所述值大于所述存储存储器中的所述存储值，使导通延迟输出部生效。
5.根据权利要求1所述的方法，还包括：
在所述漏极-源极电压已小于所述导通阈值电压持续长于所述自适应延迟时间之后保持将所述SR FET驱动到所述导电状态；以及
响应于所述漏极-源极电压大于关断阈值电压而停止将所述SR FET驱动到所述导电状态。
6.一种电源转换器，包括：
初级侧，所述初级侧包括：
变压器的初级绕组，所述初级绕组限定第一引线和第二引线；
并联电感，所述并联电感连接在所述变压器的所述初级绕组的所述第一引线与所述第二引线之间；
谐振电感器，所述谐振电感器连接到所述变压器的所述初级绕组的所述第一引线；
谐振电容器；和
高侧场效应晶体管FET，所述高侧FET被配置为选择性地将电流从电源传导到开关节点；和
次级侧，所述次级侧包括：
所述变压器的次级绕组，所述次级绕组限定第三引线和第四引线；
同步整流SR场效应晶体管FET，所述SR FET包括漏极，所述漏极耦合到所述变压器的所述第三引线或所述第四引线中的一者并限定漏极-源极电压；和
整流控制器，所述整流控制器耦合到所述SR FET并且被配置为响应于所述漏极-源极电压小于导通阈值电压持续自适应延迟时间而将所述SR FET驱动到导电状态；并且
其中所述整流控制器被配置为使用所述漏极-源极电压与自适应延迟电压之间的比较的第一状态转变与第二状态转变之间的时间差来调节所述自适应延迟时间。
7.一种集成电路整流控制器，包括：
栅极端子和具有漏极-源极电压的漏极感测端子；
接通控制器，所述接通控制器包括耦合到所述漏极感测端子的漏极感测输入部和耦合到所述栅极端子的导通延迟输出部，所述接通控制器被配置为响应于所述漏极-源极电压小于导通阈值电压持续自适应延迟时间而使所述导通延迟输出部通电；
所述接通控制器包括自适应延迟比较器，所述自适应延迟比较器限定比较器输出部，并且被配置为响应于所述漏极-源极电压小于自适应延迟电压而使所述比较器输出部生效并响应于所述漏极-源极电压大于所述自适应延迟电压而使所述比较器输出部失效；并且
其中基于所述自适应延迟比较器的所述比较器输出部的第一状态转变与所述自适应延迟比较器的所述比较器输出部的第二状态转变之间的时间来设置所述自适应延迟时间。
8.根据权利要求7所述的集成电路整流控制器，其中所述自适应延迟比较器的所述第一状态转变和所述第二状态转变中的每一者对应于所述自适应延迟比较器的所述比较器输出部的生效。
9.根据权利要求7所述的集成电路整流控制器，还包括：
预导通脉冲发生器，所述预导通脉冲发生器包括脉冲输出部和耦合到所述自适应延迟比较器的所述比较器输出部的使能输入部，所述预导通脉冲发生器被配置为响应于使所述自适应延迟比较器的所述比较器输出部生效而使所述脉冲输出部生效持续脉冲持续时间；
自适应导通延迟控制器，所述自适应导通延迟控制器包括第一输入部、第二输入部和延迟输出部，所述第一输入部耦合到所述预导通脉冲发生器的所述脉冲输出部，所述第二输入部耦合到所述自适应延迟比较器的所述比较器输出部，所述自适应导通延迟控制器包括：
第一计数器，所述第一计数器具有第一计数器存储器，所述第一计数器被配置为在所述SR FET漏极-源极电压的所述第一状态转变之后通过周期性时钟信号使所述第一计数器存储器递增；
存储寄存器，所述存储寄存器具有存储存储器并且被配置为响应于所述SRFET漏极-源极电压的所述第二状态转变，将所述第一计数器存储器的所述值作为存储值存储在所述存储存储器中；
第二计数器，所述第二计数器具有第二计数器存储器，所述第二计数器被配置为在使所述第二输入部生效的情况下通过所述周期性时钟信号使所述第二计数器存储器递增；和
数字比较器，所述数字比较器被配置为将所述第二计数器存储器的所述值与所述存储存储器中的所述存储值进行比较并响应于所述第二计数器存储器的所述值大于所述存储存储器中的所述存储值而使所述延迟输出部生效。
10.根据权利要求7所述的集成电路整流控制器，还包括：
电流反相检测块，所述电流反相检测块包括第一输入部、第二输入部和延迟使能输出部，所述第一输入部耦合到所述集成电路整流控制器的所述漏极感测端子，所述第二输入部耦合到所述集成电路整流控制器的所述栅极端子；
所述电流反相检测块被配置为在使所述集成电路整流控制器的所述栅极端子生效的同时，响应于所述第一输入部具有大于预先确定的反相检测电压的电压而使所述延迟使能输出部生效。
11.根据权利要求7所述的集成电路整流控制器，还包括：
置位-复位块，所述置位-复位块包括置位输入部、复位输入部和锁存输出部，所述置位-复位块被配置为响应于所述置位输入部的生效而使所述锁存输出部生效并响应于所述复位输入部的生效而使所述锁存输出部失效；和
关断阈值比较器，所述关断阈值比较器包括连接到所述漏极感测端子的非反相输入部和具有关断阈值电压的反相输入部，所述关断阈值比较器被配置为响应于所述漏极-源极电压大于所述反相输入部上的所述关断阈值电压而使所述置位-复位块的所述复位输入部生效。
12.根据权利要求7所述的集成电路整流控制器，还包括栅极驱动器，所述栅极驱动器限定信号输入部和耦合到所述栅极端子的驱动器输出部，所述栅极驱动器被配置为在使所述信号输入部生效的情况下使所述驱动器输出部通电并在使所述信号输入部失效的情况下使所述驱动器输出部断电。
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