JPH05182451A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH05182451A JPH05182451A JP3344503A JP34450391A JPH05182451A JP H05182451 A JPH05182451 A JP H05182451A JP 3344503 A JP3344503 A JP 3344503A JP 34450391 A JP34450391 A JP 34450391A JP H05182451 A JPH05182451 A JP H05182451A
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- bit line
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- memory device
- semiconductor memory
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Abstract
(57)【要約】
【目的】 １つのキャパシタと１つのトランジスタから
なるメモリセルを直列接続させてなるセルブロックにお
いて、ビット線からの遠近によらずにセンスアンプにて
検出される各メモリセルからの出力をほぼ一定にする。 【構成】 セルブロック１２は、複数のグループに区分
され、各グループは複数のメモリセル１４で構成され
る。第１グループのキャパシタの対向電極１６ａは固定
とされ、それ以外のグループについてはビット線からの
距離に応じてデータ書き込み時にキャパシタの対向電極
１６ａの電位が可変される。ビット線から遠くにあるキ
ャパシタの電極間電位差が増大するので蓄積電荷量が増
大し、この結果センスアンプ２２で検出されるレベルの
増大を図ることができる。
なるメモリセルを直列接続させてなるセルブロックにお
いて、ビット線からの遠近によらずにセンスアンプにて
検出される各メモリセルからの出力をほぼ一定にする。 【構成】 セルブロック１２は、複数のグループに区分
され、各グループは複数のメモリセル１４で構成され
る。第１グループのキャパシタの対向電極１６ａは固定
とされ、それ以外のグループについてはビット線からの
距離に応じてデータ書き込み時にキャパシタの対向電極
１６ａの電位が可変される。ビット線から遠くにあるキ
ャパシタの電極間電位差が増大するので蓄積電荷量が増
大し、この結果センスアンプ２２で検出されるレベルの
増大を図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、１つのキャパシタと１
つのトランジスタとからなるメモリセルを複数直列に接
続させた構造を有する半導体メモリ装置の改良に関す
る。
つのトランジスタとからなるメモリセルを複数直列に接
続させた構造を有する半導体メモリ装置の改良に関す
る。
【０００２】
【従来の技術】半導体集積回路、特に半導体メモリ装置
に対して、より集積度（記憶容量）を上げる要請があ
り、素子の微細化が進んでいる。
に対して、より集積度（記憶容量）を上げる要請があ
り、素子の微細化が進んでいる。
【０００３】このような背景の下、「１キャパシタ＋１
トランジスタ」構造のメモリセルを直列に接続させてセ
ルブロックを構成し、そのセルブロックの一端をビット
線に接続させてなる半導体メモリ装置が提案されてお
り、かかるメモリ装置によれば、書き込み及び読み出し
に一定の制約があるものの、セル面積を同じとすれば従
来のメモリ装置よりその記憶容量を増大できる（例え
ば、「Ｋｉｍｕｒａ，Ｋ．他 ＩＳＳＣＣ９１，論文番
号ＴＡＭ６．２」、又は「日経エレクトロニクス１９９
１年３月号８７〜８８頁」参照）。
トランジスタ」構造のメモリセルを直列に接続させてセ
ルブロックを構成し、そのセルブロックの一端をビット
線に接続させてなる半導体メモリ装置が提案されてお
り、かかるメモリ装置によれば、書き込み及び読み出し
に一定の制約があるものの、セル面積を同じとすれば従
来のメモリ装置よりその記憶容量を増大できる（例え
ば、「Ｋｉｍｕｒａ，Ｋ．他 ＩＳＳＣＣ９１，論文番
号ＴＡＭ６．２」、又は「日経エレクトロニクス１９９
１年３月号８７〜８８頁」参照）。
【０００４】図３には、その提案されたメモリ装置の一
部構成が示されている。各ビット線１０には、複数のセ
ルブロック１２が接続され、そのセルブロック１２は、
直列接続された所定数（例えば８つ）のメモリセル１４
で構成されている。ここで、各セルブロック１２は、記
憶素子としての所定の容量（電荷蓄積容量）をもつ１つ
のキャパシタ１６と、ワード線に接続されたトランスフ
ァーゲートとしての転送トランジスタ１８と、で構成さ
れている。
部構成が示されている。各ビット線１０には、複数のセ
ルブロック１２が接続され、そのセルブロック１２は、
直列接続された所定数（例えば８つ）のメモリセル１４
で構成されている。ここで、各セルブロック１２は、記
憶素子としての所定の容量（電荷蓄積容量）をもつ１つ
のキャパシタ１６と、ワード線に接続されたトランスフ
ァーゲートとしての転送トランジスタ１８と、で構成さ
れている。
【０００５】すなわち、各メモリセル１４は直列に接続
されており、書き込み及び読み出しがブロック単位で行
われメモリセル単位でのランダムアクセスができない一
方、１つ１つのメモリセルにビット線を接続させる必要
がなく、集積度を高められるという利点がある。
されており、書き込み及び読み出しがブロック単位で行
われメモリセル単位でのランダムアクセスができない一
方、１つ１つのメモリセルにビット線を接続させる必要
がなく、集積度を高められるという利点がある。
【０００６】図３において、第一番目のメモリセルは、
ビット線１０に接続され、そのビット線１０にはトラン
ジスタ２０の作用により電圧Ｖｐが印加される。また、
ビット線１０には、データの読み出し検出を行うセンス
アンプ２２が接続されている。
ビット線１０に接続され、そのビット線１０にはトラン
ジスタ２０の作用により電圧Ｖｐが印加される。また、
ビット線１０には、データの読み出し検出を行うセンス
アンプ２２が接続されている。
【０００７】図４には、図３に示した上記半導体メモリ
装置の読み出し時のタイミングチャートが示されてい
る。
装置の読み出し時のタイミングチャートが示されてい
る。
【０００８】図４において、セルブロックに記憶された
データを読み出す際には、まず、φ（バー）ｐによりト
ランジスタ２０がオンにされ、プリチャージが行われ
る。プリチャージ完了後トランジスタ２０がＯＦＦとな
り、その後、ワード線Ｗ1 がハイに維持される。この
時、第一のメモリセルのキャパシタに格納されているデ
ータ（“１”ｏｒ“０”）がビット線に現れ、それがセ
ンスアンプ２２にて検出される。なお、図４には、セン
スアンプで検出されるビット線の電圧ＶBLが示されてい
る。
データを読み出す際には、まず、φ（バー）ｐによりト
ランジスタ２０がオンにされ、プリチャージが行われ
る。プリチャージ完了後トランジスタ２０がＯＦＦとな
り、その後、ワード線Ｗ1 がハイに維持される。この
時、第一のメモリセルのキャパシタに格納されているデ
ータ（“１”ｏｒ“０”）がビット線に現れ、それがセ
ンスアンプ２２にて検出される。なお、図４には、セン
スアンプで検出されるビット線の電圧ＶBLが示されてい
る。
【０００９】これと同様に、またφ（バー）ｐによりト
ランジスタ２０がオンにされ、ビット線がプリチャージ
される。次に、ワード線Ｗ2 が“Ｈ”レベルにされる
と、この際同時にワード線Ｗ1 がハイに維持されている
ので、第二のメモリセルからデータがビット線１０に現
れる。
ランジスタ２０がオンにされ、ビット線がプリチャージ
される。次に、ワード線Ｗ2 が“Ｈ”レベルにされる
と、この際同時にワード線Ｗ1 がハイに維持されている
ので、第二のメモリセルからデータがビット線１０に現
れる。
【００１０】以上の動作が、最後のＮ番目のメモリセル
まで行われ、ブロック内のデータすべてがセンスアンプ
にて検出され、その出力が例えば一旦レジスタに格納さ
れた後、外部に出力される。
まで行われ、ブロック内のデータすべてがセンスアンプ
にて検出され、その出力が例えば一旦レジスタに格納さ
れた後、外部に出力される。
【００１１】なお、上記参考文献では、以上の構造をも
つ上記半導体メモリ装置を、「ＢＯＲＡＭ（ブロック・
オリエンティッド・ランダム・アクセス・メモリ）」と
称しているが、上述の一端がビット線に接続した直列セ
ル構造は、必ずしもＲＡＭに限られず、それ以外のもの
にも応用できる。
つ上記半導体メモリ装置を、「ＢＯＲＡＭ（ブロック・
オリエンティッド・ランダム・アクセス・メモリ）」と
称しているが、上述の一端がビット線に接続した直列セ
ル構造は、必ずしもＲＡＭに限られず、それ以外のもの
にも応用できる。
【００１２】
【発明が解決しようとする課題】しかしながら、上記の
半導体メモリ装置においては、すべてのメモリセルにお
けるキャパシタの容量及びキャパシタの対向電極の電圧
レベルは同一であり、ビット線から遠くに離れているメ
モリセルからの出力信号ほど検出しにくくなってしまう
という問題があった。本来、各データの読み出しを安定
させるためには、センスアンプにて検出される各メモリ
セルからビット線への出力信号の電圧を一定にする必要
がある。しかし、ビット線に接続された第一番目のメモ
リセルに対し、それより奥のメモリセルは、自己よりも
前に１ないし複数の他のメモリセルが存在し、自己の出
力経路に本来不要な容量が存在してしまうことから、セ
ンスアンプにて検出される電圧が降下してしまうという
問題あった。なお、図４において、第一のメモリセルか
らの出力が１０１で例示され、第二以後のメモリセルの
出力が、１０２〜１０４で例示されている。
半導体メモリ装置においては、すべてのメモリセルにお
けるキャパシタの容量及びキャパシタの対向電極の電圧
レベルは同一であり、ビット線から遠くに離れているメ
モリセルからの出力信号ほど検出しにくくなってしまう
という問題があった。本来、各データの読み出しを安定
させるためには、センスアンプにて検出される各メモリ
セルからビット線への出力信号の電圧を一定にする必要
がある。しかし、ビット線に接続された第一番目のメモ
リセルに対し、それより奥のメモリセルは、自己よりも
前に１ないし複数の他のメモリセルが存在し、自己の出
力経路に本来不要な容量が存在してしまうことから、セ
ンスアンプにて検出される電圧が降下してしまうという
問題あった。なお、図４において、第一のメモリセルか
らの出力が１０１で例示され、第二以後のメモリセルの
出力が、１０２〜１０４で例示されている。
【００１３】本発明は上記従来の課題に鑑みなされたも
のであり、その目的は、一端がビット線に接続された直
列セル構造を有する半導体メモリ装置において、ビット
線からの遠近によらずにビット線に現れる各メモリセル
からの出力をほぼ一定にすることを目的とする。
のであり、その目的は、一端がビット線に接続された直
列セル構造を有する半導体メモリ装置において、ビット
線からの遠近によらずにビット線に現れる各メモリセル
からの出力をほぼ一定にすることを目的とする。
【００１４】
【課題を解決するするための手段】上記目的を達成する
ために本発明は、記憶素子としてのキャパシタとワード
線に接続された転送トランジスタとからなるメモリセル
を、複数直列に接続してなるセルブロックが、ビット線
に接続された半導体メモリ装置において、前記セルブロ
ックにおけるキャパシタの対向電極の電位を制御するキ
ャパシタ電位制御手段を含むことを特徴とする。
ために本発明は、記憶素子としてのキャパシタとワード
線に接続された転送トランジスタとからなるメモリセル
を、複数直列に接続してなるセルブロックが、ビット線
に接続された半導体メモリ装置において、前記セルブロ
ックにおけるキャパシタの対向電極の電位を制御するキ
ャパシタ電位制御手段を含むことを特徴とする。
【００１５】
【作用】上記構成によれば、各セルブロックにおけるキ
ャパシタの対向電極（転送トランジスタに接続された記
憶ノードに対向する電極）の電位をキャパシタ電位制御
手段により制御できるので、次のような制御が行える。
ャパシタの対向電極（転送トランジスタに接続された記
憶ノードに対向する電極）の電位をキャパシタ電位制御
手段により制御できるので、次のような制御が行える。
【００１６】第一の制御手法としては、データ書き込み
時に、ビット線から遠くなるキャパシタほど対向電極の
変動電位差を大きくする手法であり、これによれば、ビ
ット線から遠くなるキャパシタほど蓄積電荷量が大きく
なり、読み出し時にセンスアンプで検出される各キャパ
シタからの出力レベルを均一化できる。すなわち、自己
よりも前に存在するキャパシタの影響による出力レベル
の降下を防止できる。第二の制御手法としては、セルブ
ロックを複数のグループに分け、ビット線から遠くなる
ほどグループ毎にキャパシタの対向電極の変動電位差を
大きくする手法である。これによれば、対向電極の電位
をグループ毎にまとめて制御できるので、上記と同様の
効果を得つつ、設計及び製造を簡易化できるという利点
がある。
時に、ビット線から遠くなるキャパシタほど対向電極の
変動電位差を大きくする手法であり、これによれば、ビ
ット線から遠くなるキャパシタほど蓄積電荷量が大きく
なり、読み出し時にセンスアンプで検出される各キャパ
シタからの出力レベルを均一化できる。すなわち、自己
よりも前に存在するキャパシタの影響による出力レベル
の降下を防止できる。第二の制御手法としては、セルブ
ロックを複数のグループに分け、ビット線から遠くなる
ほどグループ毎にキャパシタの対向電極の変動電位差を
大きくする手法である。これによれば、対向電極の電位
をグループ毎にまとめて制御できるので、上記と同様の
効果を得つつ、設計及び製造を簡易化できるという利点
がある。
【００１７】
【実施例】以下、本発明の好適な実施例を図面に基づき
説明する。
説明する。
【００１８】図１には、本発明に係る半導体メモリ装置
の好適な実施例が示されており、図１はその要部を示す
回路図である。なお、後述する対向電極の電位制御を除
き、基本構成については図３に示した従来例と同一であ
るので、同一構成には同一符号を付けその説明を省略す
る。
の好適な実施例が示されており、図１はその要部を示す
回路図である。なお、後述する対向電極の電位制御を除
き、基本構成については図３に示した従来例と同一であ
るので、同一構成には同一符号を付けその説明を省略す
る。
【００１９】図１において、本実施例においては、各セ
ルブロック１２を構成する複数のメモリセル１４がＭ個
のグループに区分されている。なお、以下の説明におい
ては、各セルブロックが８個のメモリセルで構成され、
Ｍ＝２、すなわちメモリセル４個からなるグループが２
つ形成されているものとする。
ルブロック１２を構成する複数のメモリセル１４がＭ個
のグループに区分されている。なお、以下の説明におい
ては、各セルブロックが８個のメモリセルで構成され、
Ｍ＝２、すなわちメモリセル４個からなるグループが２
つ形成されているものとする。
【００２０】ここで、この第１グループは、ビット線１
０に最も近いグループであり、読み出し時においてセン
スアンプ２２で検出される各キャパシタからの出力のレ
ベル降下が全体的に少ない。一方、第２グループ（図に
おいて第Ｍグループと図示されている）は、ビット線１
０から遠いグループであり、読み出し時においてセンス
アンプ２２で検出される各キャパシタからの出力のレベ
ル降下が全体的に大きい。つまり、上述したように、読
み出し時に、自己よりも前に存在する多数のキャパシタ
（主として第１グループのキャパシタ）の影響を受け
る。
０に最も近いグループであり、読み出し時においてセン
スアンプ２２で検出される各キャパシタからの出力のレ
ベル降下が全体的に少ない。一方、第２グループ（図に
おいて第Ｍグループと図示されている）は、ビット線１
０から遠いグループであり、読み出し時においてセンス
アンプ２２で検出される各キャパシタからの出力のレベ
ル降下が全体的に大きい。つまり、上述したように、読
み出し時に、自己よりも前に存在する多数のキャパシタ
（主として第１グループのキャパシタ）の影響を受け
る。
【００２１】そこで、本実施例の半導体メモリ装置にお
いては、データ書き込み時に、キャパシタの対向電極の
電位をビット線１０からの遠近に応じて変化させる電位
制御部４０が設けられている。
いては、データ書き込み時に、キャパシタの対向電極の
電位をビット線１０からの遠近に応じて変化させる電位
制御部４０が設けられている。
【００２２】第１グループのキャパシタ１６の対向電
極、すなわち転送トランジスタ１８に接続された蓄積ノ
ード１６ｂに対向する電極１６ａは、それぞれ共通の電
位とされ、具体的にはそれぞれ電位制御部４０の端子Ｐ
Ｃ１に接続されている。ここで、ＰＣ１の電位は固定で
あり、従来同様に，例えばＶｃｃ／２に電位が固定され
ている。
極、すなわち転送トランジスタ１８に接続された蓄積ノ
ード１６ｂに対向する電極１６ａは、それぞれ共通の電
位とされ、具体的にはそれぞれ電位制御部４０の端子Ｐ
Ｃ１に接続されている。ここで、ＰＣ１の電位は固定で
あり、従来同様に，例えばＶｃｃ／２に電位が固定され
ている。
【００２３】一方、第２グループの各キャパシタの対向
電極１６ａは、それぞれ共通の電位とされているが、具
体的にはそれぞれ電位制御部４０の端子ＰＣ２に接続さ
れ、データ書き込み時に電位コントロールされている。
なお、読み出し時は、ＰＣ２はＰＣ１と同電位にされ
る。電位制御部４０について以下に詳述する。
電極１６ａは、それぞれ共通の電位とされているが、具
体的にはそれぞれ電位制御部４０の端子ＰＣ２に接続さ
れ、データ書き込み時に電位コントロールされている。
なお、読み出し時は、ＰＣ２はＰＣ１と同電位にされ
る。電位制御部４０について以下に詳述する。
【００２４】図２には、データ書き込み時のタイミング
チャートが示されている。書き込み時には、まず全ワー
ド線列では１〜８が選択された状態、すなわち“Ｈ”レ
ベルとなっている。この状態で、φ（バー）ｐの“Ｈ”
レベルによりトランジスタ２０がオンにされ、ビット線
がＶｐにプリチャージされる。プリチャージ完了後、φ
（バー）ｐは“Ｌ”レベルとなるトランジスタ２０はオ
フにされる。図において、第一段目の＃８〜＃１は、最
下段のＤｉｎから理解されるように、データ書き込みが
有効な期間を示している。
チャートが示されている。書き込み時には、まず全ワー
ド線列では１〜８が選択された状態、すなわち“Ｈ”レ
ベルとなっている。この状態で、φ（バー）ｐの“Ｈ”
レベルによりトランジスタ２０がオンにされ、ビット線
がＶｐにプリチャージされる。プリチャージ完了後、φ
（バー）ｐは“Ｌ”レベルとなるトランジスタ２０はオ
フにされる。図において、第一段目の＃８〜＃１は、最
下段のＤｉｎから理解されるように、データ書き込みが
有効な期間を示している。
【００２５】次に、データとして“１”を書き込む場合
には、ＰＣ２の電位がＶｃｃ／２−βにされる。一方、
データとして“０”を書き込む場合には、ＰＣ２の電位
がＶｃｃ／２＋βにされる。なお、Ｖｃｃ／２から電位
が上下されるＰＣ１のその電位を決定するβは任意の正
の値であるが、後述するように主としてビット線１０か
らの距離、換言すれば、ビット線１０までに介在される
メモリセルの数に応じて定めることが望ましい。
には、ＰＣ２の電位がＶｃｃ／２−βにされる。一方、
データとして“０”を書き込む場合には、ＰＣ２の電位
がＶｃｃ／２＋βにされる。なお、Ｖｃｃ／２から電位
が上下されるＰＣ１のその電位を決定するβは任意の正
の値であるが、後述するように主としてビット線１０か
らの距離、換言すれば、ビット線１０までに介在される
メモリセルの数に応じて定めることが望ましい。
【００２６】さて、その後、外部入力に応じたデータが
図示しないライトアンプにより増幅され、ビット線を介
して８番目のメモリセルのキャパシタに蓄積電荷として
記憶される。その後、ワード線Ｗ８が“Ｌ”レベルとな
り、ＰＣ２が元の電位、すなわちＶｃｃ／２に戻され、
上述した一連の動作により８番目のメモリセルの書き込
みが完了する。図２に示されるように、この工程が第７
番目から第５番目までのメモリセルのキャパシタについ
て行われる。
図示しないライトアンプにより増幅され、ビット線を介
して８番目のメモリセルのキャパシタに蓄積電荷として
記憶される。その後、ワード線Ｗ８が“Ｌ”レベルとな
り、ＰＣ２が元の電位、すなわちＶｃｃ／２に戻され、
上述した一連の動作により８番目のメモリセルの書き込
みが完了する。図２に示されるように、この工程が第７
番目から第５番目までのメモリセルのキャパシタについ
て行われる。
【００２７】次に、第４番目から第１番目までのメモリ
セルのキャパシタについて、データの書き込みが行われ
るが、この場合にはＰＣ１が固定電位とされているた
め、従来と同様の書き込み（対向電極の電位一定での書
き込み）が行われる。
セルのキャパシタについて、データの書き込みが行われ
るが、この場合にはＰＣ１が固定電位とされているた
め、従来と同様の書き込み（対向電極の電位一定での書
き込み）が行われる。
【００２８】以上のように、データ書き込み時において
は、ビット線１０から離れている第２グループの各キャ
パシタの対向電極の電位が可変され、これにより対向電
極の変動電位差を増大させて、蓄積電荷量を増大でき
る。
は、ビット線１０から離れている第２グループの各キャ
パシタの対向電極の電位が可変され、これにより対向電
極の変動電位差を増大させて、蓄積電荷量を増大でき
る。
【００２９】ところで、以上のように書き込まれたデー
タを読み出す時には、図４に示した従来同様の動作でデ
ータ読み出しが行われ、この場合、ＰＣ１及びＰＣ２共
に電位がＶｃｃ／２に固定される。
タを読み出す時には、図４に示した従来同様の動作でデ
ータ読み出しが行われ、この場合、ＰＣ１及びＰＣ２共
に電位がＶｃｃ／２に固定される。
【００３０】したがって、センスアンプ２２で検出され
る各キャパシタからの出力を、第一グループと第２グル
ープとについてレベルの均一化を図ることができる。も
ちろん、各グループ内においては、ビット線１０に近い
キャパシタに比べ、ビット線１０に遠いキャパシタから
の出力レベルは、低下してしまうが、従来に比べれば出
力レベルの低下を大幅に改善できる。
る各キャパシタからの出力を、第一グループと第２グル
ープとについてレベルの均一化を図ることができる。も
ちろん、各グループ内においては、ビット線１０に近い
キャパシタに比べ、ビット線１０に遠いキャパシタから
の出力レベルは、低下してしまうが、従来に比べれば出
力レベルの低下を大幅に改善できる。
【００３１】もし仮に、ビット線からの遠近によらずに
厳密に出力レベルを均一する要求があれば、グループに
分けず、各キャパシタ毎に対向電極の制御を行えばよ
い。
厳密に出力レベルを均一する要求があれば、グループに
分けず、各キャパシタ毎に対向電極の制御を行えばよ
い。
【００３２】上記電位制御部４０は、各ワード線の信号
に基づき電位制御を行うが、この場合、上述した例で
は、第２グループである第５〜第８番目のキャパシタに
ついてその書き込み時のみ電位制御を行えば良いので、
例えばａ0 〜ａ7 までのアドレス信号のうち、第２グル
ープ選択に対応する例えばアドレス信号ａ2 を選択信号
として利用する。また、変動させる電位レベルは、デー
タ書き込み条件が成立した時に、すなわち、書き込み信
号ＷＥ（バー）が“Ｌ”レベル、かつ、入力データの極
性によりＤｉｎ＝１であればＶｃｃ／２−β、Ｄｉｎ＝
１であれば−Ｖｃｃ／２＋βと電位を可変させる。
に基づき電位制御を行うが、この場合、上述した例で
は、第２グループである第５〜第８番目のキャパシタに
ついてその書き込み時のみ電位制御を行えば良いので、
例えばａ0 〜ａ7 までのアドレス信号のうち、第２グル
ープ選択に対応する例えばアドレス信号ａ2 を選択信号
として利用する。また、変動させる電位レベルは、デー
タ書き込み条件が成立した時に、すなわち、書き込み信
号ＷＥ（バー）が“Ｌ”レベル、かつ、入力データの極
性によりＤｉｎ＝１であればＶｃｃ／２−β、Ｄｉｎ＝
１であれば−Ｖｃｃ／２＋βと電位を可変させる。
【００３３】なお、上記の説明においては、データ
“１”書き込み時、及び、データ“０”書き込み時に、
それぞれ逆方向の電位制御を行ったが、いずれか一方の
み制御することも可能である。この場合にも、いずれか
一方のデータ書き込み時には、ビット線から遠い第２グ
ループの各キャパシタの対向電極の変動電位差を増大さ
せ、読み出し時のビット線への出力レベルの増大を図る
ことができる。
“１”書き込み時、及び、データ“０”書き込み時に、
それぞれ逆方向の電位制御を行ったが、いずれか一方の
み制御することも可能である。この場合にも、いずれか
一方のデータ書き込み時には、ビット線から遠い第２グ
ループの各キャパシタの対向電極の変動電位差を増大さ
せ、読み出し時のビット線への出力レベルの増大を図る
ことができる。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
各キャパシタの対向電極の電位をキャパシタ電位制御手
段により制御できるので、各キャパシタ毎にあるいは各
グループ毎にビット線からの距離に応じて対向電極の電
位を制御することにより、ビット線から遠く離れたメモ
リセルから読み出される情報の減衰、すなわち、ビット
線に現れる電位の低下を防ぐことができ、その結果、各
キャパシタからの出力のレベルを均一化することができ
る。従って、ビット線に接続されたセンスアンプの動作
を安定化できるとともに、直列接続されたメモリセルの
段数を増大できるという効果がある。
各キャパシタの対向電極の電位をキャパシタ電位制御手
段により制御できるので、各キャパシタ毎にあるいは各
グループ毎にビット線からの距離に応じて対向電極の電
位を制御することにより、ビット線から遠く離れたメモ
リセルから読み出される情報の減衰、すなわち、ビット
線に現れる電位の低下を防ぐことができ、その結果、各
キャパシタからの出力のレベルを均一化することができ
る。従って、ビット線に接続されたセンスアンプの動作
を安定化できるとともに、直列接続されたメモリセルの
段数を増大できるという効果がある。
【図１】本発明にかかる半導体メモリ装置の要部構成を
示すブロック図である。
示すブロック図である。
【図２】書き込み時の動作を示すタイミングチャートで
ある。
ある。
【図３】従来の半導体メモリ装置の要部構成を示すブロ
ック図である。
ック図である。
【図４】読み出し時の動作を示すタイミングチャートで
ある。
ある。
【図５】本発明による読み出し時のＶBLを示す説明図で
ある。
ある。
１０ ビット線 １２ セルブロック １４ メモリセル １６ キャパシタ １６ａ 対向電極 １８ 転送トランジスタ ４０ 電位制御部
Claims (3)
- 【請求項１】 記憶素子としてのキャパシタとワード線
に接続された転送トランジスタとからなるメモリセル
を、複数直列に接続してなるセルブロックが、ビット線
に接続された半導体メモリ装置において、 前記セルブロックにおけるキャパシタの対向電極の電位
を制御するキャパシタ電位制御手段を含むことを特徴と
する半導体メモリ装置。 - 【請求項２】 請求項１記載の半導体メモリ装置におい
て、 前記キャパシタ電位制御手段は、データ書き込み時にビ
ット線から遠くなるにしたがって各キャパシタの対向電
極の変動電位差を大きくすることを特徴とする半導体メ
モリ装置。 - 【請求項３】 請求項１記載の半導体メモリ装置におい
て、 前記各セルブロックにおける各メモリセルは、複数のグ
ループに区分され、 前記キャパシタ電位制御手段は、データ書き込み時に、
ビット線から遠くなるにしたがってグループ毎に各メモ
リセルのキャパシタの対向電極の変動電位差を大きくす
ることを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34450391A JP3177277B2 (ja) | 1991-12-26 | 1991-12-26 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34450391A JP3177277B2 (ja) | 1991-12-26 | 1991-12-26 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05182451A true JPH05182451A (ja) | 1993-07-23 |
| JP3177277B2 JP3177277B2 (ja) | 2001-06-18 |
Family
ID=18369777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34450391A Expired - Fee Related JP3177277B2 (ja) | 1991-12-26 | 1991-12-26 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3177277B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8102729B2 (en) | 2009-04-22 | 2012-01-24 | Samsung Electronics Co., Ltd. | Resistive memory device capable of compensating for variations of bit line resistances |
-
1991
- 1991-12-26 JP JP34450391A patent/JP3177277B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8102729B2 (en) | 2009-04-22 | 2012-01-24 | Samsung Electronics Co., Ltd. | Resistive memory device capable of compensating for variations of bit line resistances |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3177277B2 (ja) | 2001-06-18 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |