JPH05181817A - 並列処理装置 - Google Patents
並列処理装置Info
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- JPH05181817A JPH05181817A JP3098615A JP9861591A JPH05181817A JP H05181817 A JPH05181817 A JP H05181817A JP 3098615 A JP3098615 A JP 3098615A JP 9861591 A JP9861591 A JP 9861591A JP H05181817 A JPH05181817 A JP H05181817A
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- Japan
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- packet
- type ring
- pipeline type
- processing means
- processing
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Abstract
(57)【要約】
【構成】 複数のシフトレジスタをリング状に接続した
１層のパイプライン型リングバスを複数層設けるととも
に（１０，２０，３０）、パイプライン型リングバス上
を流れるパケットを取り込んで処理する処理手段を各層
の各シフトレジスタに対して設け（２１１〜２１４，２
２１〜２２４，２３１〜２３４）、さらに、各層の少な
くとも一つの処理手段に対してパケットの授受を行なう
パケット制御手段１０２を設け、処理手段にその属する
層の上の層の処理手段の出力を自層のパイプライン型リ
ングバスに取り込む手段３８１，３８０，３１１を付与
した。 【効果】 パイプライン型リングバスに複数のＰＥを接
続した構造を一つの層とし、各層を順次接続することに
より、パケット制御装置を介することなく一つのパイプ
ライン型リングバスから他のパイプライン型リングバス
にパケットが流れるため、パケット制御装置の負担が軽
減され、その結果、パケット制御装置はより多くのデー
タ・パケットを高速パケット処理装置に流すことがで
き、多くのタスクが効率よく並列に多重処理できる。
１層のパイプライン型リングバスを複数層設けるととも
に（１０，２０，３０）、パイプライン型リングバス上
を流れるパケットを取り込んで処理する処理手段を各層
の各シフトレジスタに対して設け（２１１〜２１４，２
２１〜２２４，２３１〜２３４）、さらに、各層の少な
くとも一つの処理手段に対してパケットの授受を行なう
パケット制御手段１０２を設け、処理手段にその属する
層の上の層の処理手段の出力を自層のパイプライン型リ
ングバスに取り込む手段３８１，３８０，３１１を付与
した。 【効果】 パイプライン型リングバスに複数のＰＥを接
続した構造を一つの層とし、各層を順次接続することに
より、パケット制御装置を介することなく一つのパイプ
ライン型リングバスから他のパイプライン型リングバス
にパケットが流れるため、パケット制御装置の負担が軽
減され、その結果、パケット制御装置はより多くのデー
タ・パケットを高速パケット処理装置に流すことがで
き、多くのタスクが効率よく並列に多重処理できる。
Description
【０００１】
【産業上の利用分野】本発明は、高速に情報処理を行な
うための並列処理装置に係り、特に大量のデータを繰返
し処理する科学技術計算に好適なデータフロー型並列処
理装置および複数の処理手段間のネットワークに関す
る。
うための並列処理装置に係り、特に大量のデータを繰返
し処理する科学技術計算に好適なデータフロー型並列処
理装置および複数の処理手段間のネットワークに関す
る。
【０００２】
【従来の技術】超並列計算機の複数の処理手段（以降、
単位処理要素；ＰＥ：Processing Elementと呼ぶ）を接
続する方式としてバス型、リングバス型、ハイパーキュ
ーブ型、ツリー型、格子型、スター型、網結合型等が知
られている。
単位処理要素；ＰＥ：Processing Elementと呼ぶ）を接
続する方式としてバス型、リングバス型、ハイパーキュ
ーブ型、ツリー型、格子型、スター型、網結合型等が知
られている。
【０００３】リングバス型に関しての改良は、「Loop S
tructured Computerについて」，情報処理・計算機アー
キテクチャ研究会資料，５６−１、および、「Loop Str
uctured Computerのトラヒック特性」，電子情報通信学
会論文誌’８９／３ Vol．J72-D-I Ｎｏ．３，第１４９
頁〜第１５６頁、および、「Loop Structured Computer
の特性解析」，並列処理シンポジウムＪＳＰＰ’８９
第３２１頁〜第３２８頁で知られている。
tructured Computerについて」，情報処理・計算機アー
キテクチャ研究会資料，５６−１、および、「Loop Str
uctured Computerのトラヒック特性」，電子情報通信学
会論文誌’８９／３ Vol．J72-D-I Ｎｏ．３，第１４９
頁〜第１５６頁、および、「Loop Structured Computer
の特性解析」，並列処理シンポジウムＪＳＰＰ’８９
第３２１頁〜第３２８頁で知られている。
【０００４】図８は上記論文中に開示されたLoop Struc
tured Computer（以降ＬＳＣと呼ぶ）を示している。図
８中、７１０，７２０，７３０，７４０は単位処理要素
（ＰＥ）、７１１，７２１，７３１，７４１はシフトレ
ジスタ、７５０は複数のＰＥ内のシフトレジスタの入出
力を順次接続して構成されたパイプライン型リングバス
である。特に、ホスト計算機との間でパケットの交換を
行なう制御部を構成するＰＥ７１０をＣＵ（Control Un
it）と呼ぶ。ＰＥ７２０，７３０，７４０は、記憶装置
と直接接続されていないため、ＰＥ７１０とパケットを
転送しあって記憶装置へアクセスする。パイプライン型
リングバス７５０上には、空パケット、データパケッ
ト、結果パケットが詰まっており、各ＰＥはパイプライ
ン型リングバス７１０上を流れる自ＰＥ宛のデータパケ
ットおよび結果パケットを、空パケットまたは他ＰＥ宛
の結果パケットと交換する。各ＰＥの処理は、自ＰＥ宛
のデータパケットを処理し、他ＰＥ宛の結果パケットを
作り出すことによって進行して行く。従来の技術による
ＬＳＣの処理方式には以下に述べる３種類がある。
tured Computer（以降ＬＳＣと呼ぶ）を示している。図
８中、７１０，７２０，７３０，７４０は単位処理要素
（ＰＥ）、７１１，７２１，７３１，７４１はシフトレ
ジスタ、７５０は複数のＰＥ内のシフトレジスタの入出
力を順次接続して構成されたパイプライン型リングバス
である。特に、ホスト計算機との間でパケットの交換を
行なう制御部を構成するＰＥ７１０をＣＵ（Control Un
it）と呼ぶ。ＰＥ７２０，７３０，７４０は、記憶装置
と直接接続されていないため、ＰＥ７１０とパケットを
転送しあって記憶装置へアクセスする。パイプライン型
リングバス７５０上には、空パケット、データパケッ
ト、結果パケットが詰まっており、各ＰＥはパイプライ
ン型リングバス７１０上を流れる自ＰＥ宛のデータパケ
ットおよび結果パケットを、空パケットまたは他ＰＥ宛
の結果パケットと交換する。各ＰＥの処理は、自ＰＥ宛
のデータパケットを処理し、他ＰＥ宛の結果パケットを
作り出すことによって進行して行く。従来の技術による
ＬＳＣの処理方式には以下に述べる３種類がある。
【０００５】（１）最初に各ＰＥの処理機能を固定して
から処理データをパイプライン的に流す方式。
から処理データをパイプライン的に流す方式。
【０００６】（２）処理機能と処理データをともに持つ
処理パケットをパイプライン的に流す方式。
処理パケットをパイプライン的に流す方式。
【０００７】（３）上記（１），（２）が混在する処理
方式。
方式。
【０００８】パイプライン型リングバスを、ＣＵを介し
て複数接続する処理形態も前記論文により知られてい
る。
て複数接続する処理形態も前記論文により知られてい
る。
【０００９】
【発明が解決しようとする課題】上記従来技術において
は、処理性能を向上させようとして一つのパイプライン
型リングバスにＰＥを増やしていくとパイプライン型リ
ングバスの輪が大きくなり、目的のＰＥにパケットが届
くまでの転送時間が長くなるという問題点があった。同
様に、処理性能の向上を目的としてＰＥを増やしていく
とパイプライン型リングバスを流れるデータパケットや
結果パケットのトラヒック量が増してＰＥ内の結果パケ
ットがパイプライン型リングバスに出力できない事態が
生じ、その結果、ＰＥ内に自ＰＥ宛パケットを取り込む
こともできなくなるために、処理がデットロックすると
いう問題点があった。また、他のパイプライン型リング
バスとは独立なパイプライン型リングバスをＣＵを介し
て接続していく方式もあるが、ＣＵには、パイプライン
型リングバス間をまたぐＰＥ間のパケットの振り分け処
理に大きな負担がかかるため、パイプライン型リングバ
ス間のパケット転送時間が長くなりシステム性能が著し
く低下するという問題点があった。
は、処理性能を向上させようとして一つのパイプライン
型リングバスにＰＥを増やしていくとパイプライン型リ
ングバスの輪が大きくなり、目的のＰＥにパケットが届
くまでの転送時間が長くなるという問題点があった。同
様に、処理性能の向上を目的としてＰＥを増やしていく
とパイプライン型リングバスを流れるデータパケットや
結果パケットのトラヒック量が増してＰＥ内の結果パケ
ットがパイプライン型リングバスに出力できない事態が
生じ、その結果、ＰＥ内に自ＰＥ宛パケットを取り込む
こともできなくなるために、処理がデットロックすると
いう問題点があった。また、他のパイプライン型リング
バスとは独立なパイプライン型リングバスをＣＵを介し
て接続していく方式もあるが、ＣＵには、パイプライン
型リングバス間をまたぐＰＥ間のパケットの振り分け処
理に大きな負担がかかるため、パイプライン型リングバ
ス間のパケット転送時間が長くなりシステム性能が著し
く低下するという問題点があった。
【００１０】本発明の目的は、多重プログラミング環境
に対応できるＰＥ数を確保するために上記パイプライン
型リングバスのデータパケットおよび結果パケットのト
ラヒック量を容易に最適化することが可能であるネット
ワーク形態と処理方式とを提供することにある。
に対応できるＰＥ数を確保するために上記パイプライン
型リングバスのデータパケットおよび結果パケットのト
ラヒック量を容易に最適化することが可能であるネット
ワーク形態と処理方式とを提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明による並列処理装置は、複数のシフトレジス
タをリング状に接続した１層のパイプライン型リングバ
スを複数層設けるとともに、前記パイプライン型リング
バス上を流れるパケットを取り込んで処理する処理手段
を各層の各シフトレジスタに対して設け、さらに、各層
の少なくとも一つの処理手段に対してパケットの授受を
行なうパケット制御手段を設け、前記処理手段に、その
属する層の上の層の処理手段の出力を自層のパイプライ
ン型リングバスに取り込む機能を付与したものである。
に、本発明による並列処理装置は、複数のシフトレジス
タをリング状に接続した１層のパイプライン型リングバ
スを複数層設けるとともに、前記パイプライン型リング
バス上を流れるパケットを取り込んで処理する処理手段
を各層の各シフトレジスタに対して設け、さらに、各層
の少なくとも一つの処理手段に対してパケットの授受を
行なうパケット制御手段を設け、前記処理手段に、その
属する層の上の層の処理手段の出力を自層のパイプライ
ン型リングバスに取り込む機能を付与したものである。
【００１２】前記パケットは、例えば、各処理手段に割
当てる機能を指定する機能情報を含むプログラム・パケ
ットと、該プログラム・パケットにより指定された機能
に基づき処理されるデータを含むデータ・パケットから
なる。
当てる機能を指定する機能情報を含むプログラム・パケ
ットと、該プログラム・パケットにより指定された機能
に基づき処理されるデータを含むデータ・パケットから
なる。
【００１３】各処理手段は、好ましくは、前記パイプラ
イン型リングバス上を流れるパケットが自処理手段宛の
パケットであるか否かを判定する手段と、該手段の出力
に応じてそのパケットを取り込むか否かを切り換える手
段とを有する。この場合、各処理手段は、前記パイプラ
イン型リングバスからパケットを取り込む際、そのパケ
ットに代えて、上の層の処理手段からのパケットまたは
空パケットを当該パイプライン型リングバス上に乗せる
手段を有することが望ましい。
イン型リングバス上を流れるパケットが自処理手段宛の
パケットであるか否かを判定する手段と、該手段の出力
に応じてそのパケットを取り込むか否かを切り換える手
段とを有する。この場合、各処理手段は、前記パイプラ
イン型リングバスからパケットを取り込む際、そのパケ
ットに代えて、上の層の処理手段からのパケットまたは
空パケットを当該パイプライン型リングバス上に乗せる
手段を有することが望ましい。
【００１４】前記判定する手段には他の層の処理手段に
割当てられたパケットを検知する機能も付与し、該検知
時にそのパケットを下層のパイプライン型リングバスへ
スルーパスする経路を設けるようにしてもよい。
割当てられたパケットを検知する機能も付与し、該検知
時にそのパケットを下層のパイプライン型リングバスへ
スルーパスする経路を設けるようにしてもよい。
【００１５】各処理手段は、前記パイプライン型リング
バス上に流れるパケットが空パケットであるか否かを判
定する手段と、該手段の出力に応じて、上の層の処理手
段からのパケットを当該パイプライン型リングバス上に
乗せるか否かを切り換える手段とを有してもよい。
バス上に流れるパケットが空パケットであるか否かを判
定する手段と、該手段の出力に応じて、上の層の処理手
段からのパケットを当該パイプライン型リングバス上に
乗せるか否かを切り換える手段とを有してもよい。
【００１６】前記パケット制御手段は、好ましくは、第
１の演算を指定する第１のパケットと、該第１の演算の
結果を利用して行なう第２の演算を指定する第２のパケ
ットとを別個の処理手段に割当てる際、前記第１のパケ
ットを割当てる処理手段の層より下の層の処理手段に前
記第２のパケットを割当てるマッピング管理機能を有す
る。
１の演算を指定する第１のパケットと、該第１の演算の
結果を利用して行なう第２の演算を指定する第２のパケ
ットとを別個の処理手段に割当てる際、前記第１のパケ
ットを割当てる処理手段の層より下の層の処理手段に前
記第２のパケットを割当てるマッピング管理機能を有す
る。
【００１７】本発明のその他の構成、および作用効果は
以下の記載により明らかとなろう。
以下の記載により明らかとなろう。
【００１８】
【作用】本発明は、それぞれ複数の処理手段からなる複
数の層を有し、パケット制御手段が各層の少なくとも一
つの処理手段にパケットを流すことが可能であり、ま
た、処理手段は上下のパイプライン型リングバスに接続
していることからパイプライン型リングバス間のパケッ
ト転送に処理手段を利用可能となるため、各層のパイプ
ライン型リングバスのデータパケットや結果パケットの
トラヒック量を最適な状態とすることができる。
数の層を有し、パケット制御手段が各層の少なくとも一
つの処理手段にパケットを流すことが可能であり、ま
た、処理手段は上下のパイプライン型リングバスに接続
していることからパイプライン型リングバス間のパケッ
ト転送に処理手段を利用可能となるため、各層のパイプ
ライン型リングバスのデータパケットや結果パケットの
トラヒック量を最適な状態とすることができる。
【００１９】
【実施例】以下、本発明の実施例について詳細に説明す
る。
る。
【００２０】まず、図１に、本発明による並列処理装置
の全体構成の一例を示す。図１中、１０１はホスト計算
機、１０２はパケット制御装置、１０３は高速パケット
処理装置、１０４は記憶装置である。ホスト計算機１０
１とパケット制御装置１０２とは、記憶装置１０４を共
有している。ホスト計算機１０１とパケット制御装置１
０２との間には、ホスト計算機１０１がパケット制御装
置１０２に起動を指示する信号と、パケット制御装置１
０２がホスト計算機１０１に処理を終了したことを知ら
せる信号とが授受されいる。高速パケット処理装置１０
３は、複数のデータパスとパケット出力要求信号とでパ
ケット制御装置１０２に接続されている。ホスト計算機
１０１とパケット制御装置１０２との間のデータ転送、
およびパケット制御装置１０２と高速パケット処理装置
１０３との間のデータ転送は、全てパケットにより行わ
れる。図１のパケット制御装置１０２と高速パケット処
理装置１０３の第１列のＰＥ（後述）とが従来のＣＵに
相当する。パケットの形式にはＣＵ用、ＰＥ用にそれぞ
れ二つあり、一つは高級言語等で記述されたプログラム
をホスト計算機１０１内でコンパイルし記憶装置１０４
に格納したＣＵプログラム・パケットおよびＣＵデータ
・パケット形式、そして、もう一つは記憶装置１０４に
格納してあるＣＵプログラム・パケットおよびＣＵデー
タ・パケットをパケット制御装置１０２が高速パケット
処理装置１０３に流すために変換したＰＥプログラム・
パケットおよびＰＥデータ・パケット形式である。後者
のパケット形式の構成については後に詳述する。以下、
処理の流れの概略を説明する。
の全体構成の一例を示す。図１中、１０１はホスト計算
機、１０２はパケット制御装置、１０３は高速パケット
処理装置、１０４は記憶装置である。ホスト計算機１０
１とパケット制御装置１０２とは、記憶装置１０４を共
有している。ホスト計算機１０１とパケット制御装置１
０２との間には、ホスト計算機１０１がパケット制御装
置１０２に起動を指示する信号と、パケット制御装置１
０２がホスト計算機１０１に処理を終了したことを知ら
せる信号とが授受されいる。高速パケット処理装置１０
３は、複数のデータパスとパケット出力要求信号とでパ
ケット制御装置１０２に接続されている。ホスト計算機
１０１とパケット制御装置１０２との間のデータ転送、
およびパケット制御装置１０２と高速パケット処理装置
１０３との間のデータ転送は、全てパケットにより行わ
れる。図１のパケット制御装置１０２と高速パケット処
理装置１０３の第１列のＰＥ（後述）とが従来のＣＵに
相当する。パケットの形式にはＣＵ用、ＰＥ用にそれぞ
れ二つあり、一つは高級言語等で記述されたプログラム
をホスト計算機１０１内でコンパイルし記憶装置１０４
に格納したＣＵプログラム・パケットおよびＣＵデータ
・パケット形式、そして、もう一つは記憶装置１０４に
格納してあるＣＵプログラム・パケットおよびＣＵデー
タ・パケットをパケット制御装置１０２が高速パケット
処理装置１０３に流すために変換したＰＥプログラム・
パケットおよびＰＥデータ・パケット形式である。後者
のパケット形式の構成については後に詳述する。以下、
処理の流れの概略を説明する。
【００２１】ホスト計算機１０１は、パケット制御装置
１０２に対してパケット処理実行を指示する。この指示
に応じて、パケット制御装置１０２は記憶装置１０４に
格納してあるＣＵプログラム・パケットを読みだし高速
パケット処理装置１０３に流すためのＰＥプログラム・
パケットに変換した後、該ＰＥプログラム・パケットを
高速パケット処理装置１０３にパイプライン的に流し始
める。高速パケット処理装置１０３内部では、ＰＥプロ
グラム・パケットの内容に従いマッピングが行なわれ
る。ここで、マッピングとは、演算機能を指定する各プ
ログラム・パケットを特定のＰＥに割当てる処理をい
う。プログラムパケットを受け取ったＰＥは割当て完了
報告を当該プログラムパケットに付加してパケット制御
装置１０２へ返送する。パケット制御装置１０２は、割
当て完了報告をカウントして全てのマッピングが終了し
たことを認識する。その時点で、パケット制御装置１０
２は、記憶装置１０４に格納されているＣＵデータ・パ
ケットを読みだして高速パケット処理装置１０３に流す
ＰＥデータ・パケットに変換し、該ＰＥデータ・パケッ
トを高速パケット処理装置１０３にパイプライン的に流
す。全てのデータ・パケットの処理が終了した時点で、
パケット制御装置１０２はホスト計算機１０１に対して
終了報告を行い、同時に高速パケット処理装置１０３の
当該プログラムのマッピングの解除を行うためにプログ
ラム消去パケットを流し、当該プログラムの処理が終了
する。以上が本装置の処理の大まかな流れである。
１０２に対してパケット処理実行を指示する。この指示
に応じて、パケット制御装置１０２は記憶装置１０４に
格納してあるＣＵプログラム・パケットを読みだし高速
パケット処理装置１０３に流すためのＰＥプログラム・
パケットに変換した後、該ＰＥプログラム・パケットを
高速パケット処理装置１０３にパイプライン的に流し始
める。高速パケット処理装置１０３内部では、ＰＥプロ
グラム・パケットの内容に従いマッピングが行なわれ
る。ここで、マッピングとは、演算機能を指定する各プ
ログラム・パケットを特定のＰＥに割当てる処理をい
う。プログラムパケットを受け取ったＰＥは割当て完了
報告を当該プログラムパケットに付加してパケット制御
装置１０２へ返送する。パケット制御装置１０２は、割
当て完了報告をカウントして全てのマッピングが終了し
たことを認識する。その時点で、パケット制御装置１０
２は、記憶装置１０４に格納されているＣＵデータ・パ
ケットを読みだして高速パケット処理装置１０３に流す
ＰＥデータ・パケットに変換し、該ＰＥデータ・パケッ
トを高速パケット処理装置１０３にパイプライン的に流
す。全てのデータ・パケットの処理が終了した時点で、
パケット制御装置１０２はホスト計算機１０１に対して
終了報告を行い、同時に高速パケット処理装置１０３の
当該プログラムのマッピングの解除を行うためにプログ
ラム消去パケットを流し、当該プログラムの処理が終了
する。以上が本装置の処理の大まかな流れである。
【００２２】次に、高速パケット処理装置１０３内部の
動作を説明する。図２は、３行４列の高速パケット処理
装置（トーラス型高速パケット処理装置という）１０３
の構成の一例を、パケット制御装置１０２および記憶装
置１０４とともに示している。２１１，２１２，２１
３，２１４，２２１，２２２，２２３，２２４，２３
１，２３２，２３３，２３４は、それぞれＰＥである。
図２中、それぞれパイプライン型リングバス１０，２
０，３０で接続している一つの行を層と呼び、ＰＥ
（１，１），ＰＥ（１，２），ＰＥ（１，３），ＰＥ
（１，４）を第１層、ＰＥ（２，１），ＰＥ（２，
２），ＰＥ（２，３），ＰＥ（２，４）を第２層、ＰＥ
（３，１），ＰＥ（３，２），ＰＥ（３，３），ＰＥ
（３，４）を第３層と呼ぶ。各層の第１列のＰＥ（１，
１），ＰＥ（２，１），ＰＥ（３，１）は、それぞれパ
ケット制御装置１０２と接続されている。さらにこれら
のＰＥは、パケット制御装置１０２に対するパケットと
り込み要求信号を送出する機能を有する。ＰＥ（１，
１），ＰＥ（２，１），ＰＥ（３，１）を除く全てのＰ
Ｅは、上層のパイプライン型リングバスからパケットを
取り込み、パケットを処理し、下層のパイプライン型リ
ングバスへ処理済みのパケットを送り出すこと、およ
び、上層のパイプライン型リングバスからパケットを取
り込み、下層のパイプライン型リングバスへパケットを
スルーすることが可能である。ＰＥ（１，１），ＰＥ
（２，１），ＰＥ（３，１）の上下の接続バスはパケッ
ト制御装置１０２に接続されており、当該接続バスを通
してパケット制御装置１０２とのパケットの交換が行わ
れる。
動作を説明する。図２は、３行４列の高速パケット処理
装置（トーラス型高速パケット処理装置という）１０３
の構成の一例を、パケット制御装置１０２および記憶装
置１０４とともに示している。２１１，２１２，２１
３，２１４，２２１，２２２，２２３，２２４，２３
１，２３２，２３３，２３４は、それぞれＰＥである。
図２中、それぞれパイプライン型リングバス１０，２
０，３０で接続している一つの行を層と呼び、ＰＥ
（１，１），ＰＥ（１，２），ＰＥ（１，３），ＰＥ
（１，４）を第１層、ＰＥ（２，１），ＰＥ（２，
２），ＰＥ（２，３），ＰＥ（２，４）を第２層、ＰＥ
（３，１），ＰＥ（３，２），ＰＥ（３，３），ＰＥ
（３，４）を第３層と呼ぶ。各層の第１列のＰＥ（１，
１），ＰＥ（２，１），ＰＥ（３，１）は、それぞれパ
ケット制御装置１０２と接続されている。さらにこれら
のＰＥは、パケット制御装置１０２に対するパケットと
り込み要求信号を送出する機能を有する。ＰＥ（１，
１），ＰＥ（２，１），ＰＥ（３，１）を除く全てのＰ
Ｅは、上層のパイプライン型リングバスからパケットを
取り込み、パケットを処理し、下層のパイプライン型リ
ングバスへ処理済みのパケットを送り出すこと、およ
び、上層のパイプライン型リングバスからパケットを取
り込み、下層のパイプライン型リングバスへパケットを
スルーすることが可能である。ＰＥ（１，１），ＰＥ
（２，１），ＰＥ（３，１）の上下の接続バスはパケッ
ト制御装置１０２に接続されており、当該接続バスを通
してパケット制御装置１０２とのパケットの交換が行わ
れる。
【００２３】尚、ｍ行ｎ列のトーラス型高速パケット処
理装置にも拡張することができる。また、第３層から第
１層への接続バスを除去した非トーラス型の実施例も考
えられる。この場合、第３層から第１層へのパケットの
転送はパケット制御装置１０２を介して行なうことにな
る。
理装置にも拡張することができる。また、第３層から第
１層への接続バスを除去した非トーラス型の実施例も考
えられる。この場合、第３層から第１層へのパケットの
転送はパケット制御装置１０２を介して行なうことにな
る。
【００２４】図３に、ＰＥの一構成例を示す。図３中、
３０１，３０２，３０３はシフトレジスタを構成するラ
ッチ、３１０は空パケット判定回路、３２０は処理パケ
ット判定回路、３１１，３２１，３２２は選択回路、３
２３はスルーパス、３３０は空パケット生成器、３４０
は処理待ちパケットキュー、３４１は演算入力ラッチ
Ａ、３４２は演算入力ラッチＢ、３５０は機能決定情報
レジスタ、３６０は演算・処理部、３７０はデータ・パ
ケット生成回路、３８０は出力待ちパケットキュー、３
７２はパケット送出要求信号である。パケット送出要求
信号３７２は、図２の第１列のＰＥ２１１，２２１，２
３１にのみ必要とされる信号であるが、各ＰＥを同一構
成とするためにはすべてのＰＥに設けておいてよい。ま
た、３００はラッチ３０１へつながるパイプライン型リ
ングバス入力端子、３０４はラッチ３０３の出力を受け
るパイプライン型リングバス出力端子である。隣接する
ＰＥ間で、相互にパイプライン型リングバス入力端子３
００とパイプライン型リングバス出力端子３０４とを接
続することにより、パイプライン型リングバスが構成さ
れる。３７１はＰＥデータ・パケット出力端子、３８１
はＰＥプログラム／データ・パケット入力端子である。
図２で上下に隣接するＰＥ間で、相互にＰＥデータ・パ
ケット出力端子３７１とＰＥプログラム／データ・パケ
ット入力端子３８１とをカスケード接続することによ
り、同列のＰＥがリング状に接続される。つまり、ＰＥ
内部のパイプライン型リングバスから取り出した（パケ
ット交換した）データ・パケットが、そのＰＥ内の処理
待ちパケットキュー３４０から演算・処理部３６０に渡
り、演算結果はデータ・パケット生成回路３７０でデー
タ・パケットとなり、ＰＥデータ・パケット出力端子３
７１から隣接する下層のＰＥの出力待ちパケットキュー
３８０にキューイングされ、下層のパイプライン型リン
グバスへと転送（パケット交換）されるようになってい
る。なお、一つのＰＥ内の出力待ちパケットキュー３８
０を同一ＰＥ内のデータ・パケット生成回路３７０の後
段に設けてもよいが、図３のようにパイプライン型リン
グバスをＰＥ内部に取り込んだ構造とすることにより、
出力待ちパケットキュー３８０とパイプライン型リング
バスとの間の物理的距離、および処理待ちパケットキュ
ー３４０とパイプライン型リングバスとの間の物理的距
離を短くし、パイプライン型リングバスの高速化を図る
ことができる。
３０１，３０２，３０３はシフトレジスタを構成するラ
ッチ、３１０は空パケット判定回路、３２０は処理パケ
ット判定回路、３１１，３２１，３２２は選択回路、３
２３はスルーパス、３３０は空パケット生成器、３４０
は処理待ちパケットキュー、３４１は演算入力ラッチ
Ａ、３４２は演算入力ラッチＢ、３５０は機能決定情報
レジスタ、３６０は演算・処理部、３７０はデータ・パ
ケット生成回路、３８０は出力待ちパケットキュー、３
７２はパケット送出要求信号である。パケット送出要求
信号３７２は、図２の第１列のＰＥ２１１，２２１，２
３１にのみ必要とされる信号であるが、各ＰＥを同一構
成とするためにはすべてのＰＥに設けておいてよい。ま
た、３００はラッチ３０１へつながるパイプライン型リ
ングバス入力端子、３０４はラッチ３０３の出力を受け
るパイプライン型リングバス出力端子である。隣接する
ＰＥ間で、相互にパイプライン型リングバス入力端子３
００とパイプライン型リングバス出力端子３０４とを接
続することにより、パイプライン型リングバスが構成さ
れる。３７１はＰＥデータ・パケット出力端子、３８１
はＰＥプログラム／データ・パケット入力端子である。
図２で上下に隣接するＰＥ間で、相互にＰＥデータ・パ
ケット出力端子３７１とＰＥプログラム／データ・パケ
ット入力端子３８１とをカスケード接続することによ
り、同列のＰＥがリング状に接続される。つまり、ＰＥ
内部のパイプライン型リングバスから取り出した（パケ
ット交換した）データ・パケットが、そのＰＥ内の処理
待ちパケットキュー３４０から演算・処理部３６０に渡
り、演算結果はデータ・パケット生成回路３７０でデー
タ・パケットとなり、ＰＥデータ・パケット出力端子３
７１から隣接する下層のＰＥの出力待ちパケットキュー
３８０にキューイングされ、下層のパイプライン型リン
グバスへと転送（パケット交換）されるようになってい
る。なお、一つのＰＥ内の出力待ちパケットキュー３８
０を同一ＰＥ内のデータ・パケット生成回路３７０の後
段に設けてもよいが、図３のようにパイプライン型リン
グバスをＰＥ内部に取り込んだ構造とすることにより、
出力待ちパケットキュー３８０とパイプライン型リング
バスとの間の物理的距離、および処理待ちパケットキュ
ー３４０とパイプライン型リングバスとの間の物理的距
離を短くし、パイプライン型リングバスの高速化を図る
ことができる。
【００２５】図４および図５はＰＥプログラム／データ
・パケット形式の一実施例を示している。４００，４２
０はタスク番号（ＴＮ）、４０１，４２１はパケット番
号（ＰＮ）である。４０２，４２２は、そのパケットが
割当てられるＰＥを指定する処理先ＰＥアドレス（ＬＮ
ＰＥ）である。４０３は、プログラム・パケットの機能
を示す演算コード（ＦＣ）、４０４は発火条件（Ｅ
Ｃ）、４０５は出力データ型（ＤＴ）、４２４は後述す
るＲＴデータの型（ＤＴ）、４０６は演算結果を出力す
る個数（ＯＣ）、４０７，４０８，４０９，４１０は出
力先ＰＥアドレス（ＬＮＰＥ）である。また、４２３は
コンディションコード（ＣＣ）、４２５はＣＵがデータ
管理するためのデータのシリアル番号（ＤＮ）、４２６
は演算データおよび結果データ（ＲＴ）を示している。
出力先ＰＥアドレス４０７，４０８，４０９，４１０に
は、演算器の複数の入力ポートのいずれ（Ａ側またはＢ
側）へ出力されるかを示す情報も含まれている。発火条
件４０４の左のビットが‘１’のとき演算入力Ａが揃
い、右のビットが‘１’のとき演算入力Ｂが揃っている
ことを意味する。演算コード４０３が‘ＤＡＴＡ’かつ
発火条件４０４が‘１０’の時、４０７フィールドおよ
び４０８フィールドが演算入力Ａの定数として、また、
演算コード４０３が‘ＤＡＴＡ’かつ発火条件４０４が
‘０１’の時、４０９フィールドおよび４１０フィール
ドが演算入力Ｂの定数となる。空パケットはタスク番号
４００，４２０が‘０’であるときであり、また、プロ
グラム消去パケットはＰＥデータ・パケットのタスク番
号４２０が‘０’以外であり、かつパケット番号４２１
が‘０’であるときである。コンディションコード４２
３が‘０’以外の場合、そのＰＥデータ・パケットの演
算入力データ４２６に演算エラーがあることを示してい
る。出力データ型４０６は、出力データが実数であるか
整数であるかを、それぞれ‘Ｆ’，‘Ｉ’で示す。
・パケット形式の一実施例を示している。４００，４２
０はタスク番号（ＴＮ）、４０１，４２１はパケット番
号（ＰＮ）である。４０２，４２２は、そのパケットが
割当てられるＰＥを指定する処理先ＰＥアドレス（ＬＮ
ＰＥ）である。４０３は、プログラム・パケットの機能
を示す演算コード（ＦＣ）、４０４は発火条件（Ｅ
Ｃ）、４０５は出力データ型（ＤＴ）、４２４は後述す
るＲＴデータの型（ＤＴ）、４０６は演算結果を出力す
る個数（ＯＣ）、４０７，４０８，４０９，４１０は出
力先ＰＥアドレス（ＬＮＰＥ）である。また、４２３は
コンディションコード（ＣＣ）、４２５はＣＵがデータ
管理するためのデータのシリアル番号（ＤＮ）、４２６
は演算データおよび結果データ（ＲＴ）を示している。
出力先ＰＥアドレス４０７，４０８，４０９，４１０に
は、演算器の複数の入力ポートのいずれ（Ａ側またはＢ
側）へ出力されるかを示す情報も含まれている。発火条
件４０４の左のビットが‘１’のとき演算入力Ａが揃
い、右のビットが‘１’のとき演算入力Ｂが揃っている
ことを意味する。演算コード４０３が‘ＤＡＴＡ’かつ
発火条件４０４が‘１０’の時、４０７フィールドおよ
び４０８フィールドが演算入力Ａの定数として、また、
演算コード４０３が‘ＤＡＴＡ’かつ発火条件４０４が
‘０１’の時、４０９フィールドおよび４１０フィール
ドが演算入力Ｂの定数となる。空パケットはタスク番号
４００，４２０が‘０’であるときであり、また、プロ
グラム消去パケットはＰＥデータ・パケットのタスク番
号４２０が‘０’以外であり、かつパケット番号４２１
が‘０’であるときである。コンディションコード４２
３が‘０’以外の場合、そのＰＥデータ・パケットの演
算入力データ４２６に演算エラーがあることを示してい
る。出力データ型４０６は、出力データが実数であるか
整数であるかを、それぞれ‘Ｆ’，‘Ｉ’で示す。
【００２６】図６は、ＰＥの動作を説明するためのプロ
グラムの一例である。同図（ａ）は高級言語ＦＯＲＴＲ
ＡＮで記述した１次元配列の乗算と加算を行うプログラ
ム、同図（ｂ）は同図（ａ）のプログラムをホスト計算
機がコンパイルして得られたＣＵパケットに対してさら
にパケット制御装置１０２が変換処理を行なって得られ
たＰＥプログラム・パケットを示している。同図（ｃ）
は同図（ａ）のＰＥプログラム・パケットに対応するＰ
Ｅデータ・パケットを示している。
グラムの一例である。同図（ａ）は高級言語ＦＯＲＴＲ
ＡＮで記述した１次元配列の乗算と加算を行うプログラ
ム、同図（ｂ）は同図（ａ）のプログラムをホスト計算
機がコンパイルして得られたＣＵパケットに対してさら
にパケット制御装置１０２が変換処理を行なって得られ
たＰＥプログラム・パケットを示している。同図（ｃ）
は同図（ａ）のＰＥプログラム・パケットに対応するＰ
Ｅデータ・パケットを示している。
【００２７】図６（ｂ）において、ＰＥプログラム・パ
ケット５０１は、タスク番号が‘１’でパケット番号が
‘１’、演算コードが乗算‘＊’（この場合、Ａ（ｉ）
＊Ｂ（ｉ））であり、演算結果を実数としてＰＥアドレ
ス‘２３’の演算器入力Ａ側に出力するパケットを表
し、ＰＥアドレス‘１２’にマッピングされることを示
している。パケット５０２は、タスク番号が‘１’でパ
ケット番号が‘２’、演算コードが乗算‘＊’（この場
合、パケット５０１の計算結果＊Ｓ）であり、演算結果
を実数としてＰＥアドレス３４の演算器入力Ａ側に出力
するパケットを表し、ＰＥアドレス‘２３’にマッピン
グされることを示している。パケット５０３は、タスク
番号が‘１’でパケット番号が‘３’であり、ＰＥアド
レス‘２３’の演算器のＡ側に格納する定数ＳをＰＥア
ドレス２３にマッピングすること表している。パケット
５０４は、タスク番号が‘１’でパケット番号が
‘４’、演算コードが加算‘＋’（この場合、パケット
５０２の計算結果＋Ｃ（ｉ））であり、演算結果を実数
としてＰＥアドレス１１の演算器入力Ａ側に出力するパ
ケットを表し、ＰＥアドレス‘３４’にマッピングされ
ることを示している。パケット５０５は、タスク番号が
‘１’、パケット番号が‘５’で、演算器のＢ側入力に
パケット５０４の演算結果が送られて来たとき、それを
パケット制御装置１０２に転送するパケットを表し、Ｐ
Ｅアドレス１１にマッピングされることを示している。
ケット５０１は、タスク番号が‘１’でパケット番号が
‘１’、演算コードが乗算‘＊’（この場合、Ａ（ｉ）
＊Ｂ（ｉ））であり、演算結果を実数としてＰＥアドレ
ス‘２３’の演算器入力Ａ側に出力するパケットを表
し、ＰＥアドレス‘１２’にマッピングされることを示
している。パケット５０２は、タスク番号が‘１’でパ
ケット番号が‘２’、演算コードが乗算‘＊’（この場
合、パケット５０１の計算結果＊Ｓ）であり、演算結果
を実数としてＰＥアドレス３４の演算器入力Ａ側に出力
するパケットを表し、ＰＥアドレス‘２３’にマッピン
グされることを示している。パケット５０３は、タスク
番号が‘１’でパケット番号が‘３’であり、ＰＥアド
レス‘２３’の演算器のＡ側に格納する定数ＳをＰＥア
ドレス２３にマッピングすること表している。パケット
５０４は、タスク番号が‘１’でパケット番号が
‘４’、演算コードが加算‘＋’（この場合、パケット
５０２の計算結果＋Ｃ（ｉ））であり、演算結果を実数
としてＰＥアドレス１１の演算器入力Ａ側に出力するパ
ケットを表し、ＰＥアドレス‘３４’にマッピングされ
ることを示している。パケット５０５は、タスク番号が
‘１’、パケット番号が‘５’で、演算器のＢ側入力に
パケット５０４の演算結果が送られて来たとき、それを
パケット制御装置１０２に転送するパケットを表し、Ｐ
Ｅアドレス１１にマッピングされることを示している。
【００２８】図６（ｃ）において、パケット５１０は、
タスク番号が‘１’、パケット番号が‘６’、転送先Ｐ
Ｅアドレスが‘１２’のＡ側であり、ＰＥ内演算器入力
Ａ側のＲＴデータの型が実数であることを表している。
パケット５１１は、タスク番号が‘１’でパケット番号
が‘７’、転送先ＰＥアドレスが‘１２’のＢ側であ
り、ＰＥ内演算器入力Ｂ側のＲＴデータの型が実数であ
ることを表している。パケット５１２は、タスク番号が
‘１’でパケット番号が‘８’、転送先ＰＥアドレスが
‘３４’のＢ側であり、ＰＥ内演算器入力Ｂ側のＲＴデ
ータの型が実数であることを表している。５１０，５１
１，５１２の形式のＰＥデータ・パケットが、Ａ
（１），Ｂ（１），Ｃ（１）からＡ（１００），Ｂ（１
００），Ｃ（１００）まで、パケット制御装置１０２に
より生成される。最後に、プログラム消去パケット５１
３が生成される。
タスク番号が‘１’、パケット番号が‘６’、転送先Ｐ
Ｅアドレスが‘１２’のＡ側であり、ＰＥ内演算器入力
Ａ側のＲＴデータの型が実数であることを表している。
パケット５１１は、タスク番号が‘１’でパケット番号
が‘７’、転送先ＰＥアドレスが‘１２’のＢ側であ
り、ＰＥ内演算器入力Ｂ側のＲＴデータの型が実数であ
ることを表している。パケット５１２は、タスク番号が
‘１’でパケット番号が‘８’、転送先ＰＥアドレスが
‘３４’のＢ側であり、ＰＥ内演算器入力Ｂ側のＲＴデ
ータの型が実数であることを表している。５１０，５１
１，５１２の形式のＰＥデータ・パケットが、Ａ
（１），Ｂ（１），Ｃ（１）からＡ（１００），Ｂ（１
００），Ｃ（１００）まで、パケット制御装置１０２に
より生成される。最後に、プログラム消去パケット５１
３が生成される。
【００２９】図７は、図６（ｂ）に示したＰＥプログラ
ム・パケット群を高速パケット処理装置１０３にマッピ
ングした状態を示している。すなわち、ＰＥプログラム
・パケット５０１，５０２，５０３，５０４，５０５
は、それぞれＰＥアドレス‘１２’，‘２３’，‘２
３’，‘３４’，‘１１’に割当てられている。パケッ
ト制御装置１０２は、各パケットを、通常その割当て先
のＰＥの属する層の第１列のＰＥを介してパイプライン
型リングバスに流すが、当該層の第１列のＰＥの出力待
ちパケットキュー３８０が込み合っている等の場合、他
の層から流すことも可能である。パケット処理装置１０
２から流されるＰＥデータパケットは主に実線上を流れ
る。また、ＰＥ内処理待ちパケットキュー３４０が満杯
で取り込まれなかったパケットは点線で示されるパイプ
ライン型リングバスをＰＥ内処理待ちキューが空くまで
回り続ける。
ム・パケット群を高速パケット処理装置１０３にマッピ
ングした状態を示している。すなわち、ＰＥプログラム
・パケット５０１，５０２，５０３，５０４，５０５
は、それぞれＰＥアドレス‘１２’，‘２３’，‘２
３’，‘３４’，‘１１’に割当てられている。パケッ
ト制御装置１０２は、各パケットを、通常その割当て先
のＰＥの属する層の第１列のＰＥを介してパイプライン
型リングバスに流すが、当該層の第１列のＰＥの出力待
ちパケットキュー３８０が込み合っている等の場合、他
の層から流すことも可能である。パケット処理装置１０
２から流されるＰＥデータパケットは主に実線上を流れ
る。また、ＰＥ内処理待ちパケットキュー３４０が満杯
で取り込まれなかったパケットは点線で示されるパイプ
ライン型リングバスをＰＥ内処理待ちキューが空くまで
回り続ける。
【００３０】図３のＰＥの構成、図４のＰＥプログラム
・パケット形式、および図９のフローチャートを参照
し、具体的なマッピングの動作について説明する。
・パケット形式、および図９のフローチャートを参照
し、具体的なマッピングの動作について説明する。
【００３１】（１）まず、パケット制御装置１０２は記
憶装置１０４からＣＵプログラム・パケットを読みだ
し、これをＰＥプログラム・パケットに変換した後（Ｓ
１）、処理先ＰＥアドレス４０２に従い、パケット制御
装置１０２と接続されているＰＥの一つへそのＰＥプロ
グラム・パケットを転送する（Ｓ２）。
憶装置１０４からＣＵプログラム・パケットを読みだ
し、これをＰＥプログラム・パケットに変換した後（Ｓ
１）、処理先ＰＥアドレス４０２に従い、パケット制御
装置１０２と接続されているＰＥの一つへそのＰＥプロ
グラム・パケットを転送する（Ｓ２）。
【００３２】（２）このＰＥプログラム・パケットは、
当該ＰＥの出力待ちパケットキュー３８０に格納され
る。
当該ＰＥの出力待ちパケットキュー３８０に格納され
る。
【００３３】（３）空パケット判定回路３１０は、パイ
プライン型リングバスを常に監視しており（Ｓ３）、タ
スク番号が‘０’、つまり空パケットであることを検知
した場合、セレクタ３１１をパイプライン型リングバス
の流れから出力待ちパケットキュー３８０の出力へ切り
替え（Ｓ１５）、出力待ちパケットキュー３８０に格納
してあるＰＥプログラム・パケットをパイプライン型リ
ングバスに乗せる。出力待ちパケットキュー３８０が空
の場合（Ｓ１４）、セレクタ３１１の切り替えは起こら
ない。
プライン型リングバスを常に監視しており（Ｓ３）、タ
スク番号が‘０’、つまり空パケットであることを検知
した場合、セレクタ３１１をパイプライン型リングバス
の流れから出力待ちパケットキュー３８０の出力へ切り
替え（Ｓ１５）、出力待ちパケットキュー３８０に格納
してあるＰＥプログラム・パケットをパイプライン型リ
ングバスに乗せる。出力待ちパケットキュー３８０が空
の場合（Ｓ１４）、セレクタ３１１の切り替えは起こら
ない。
【００３４】（４）処理パケット判定回路３２０は、パ
イプライン型リングバスを常に監視しており（Ｓ４）、
ＰＥアドレスが機能決定情報レジスタ３５０に格納され
ているＰＥアドレスと等しい場合、セレクタ３２１をパ
イプライン型リングバスの流れから処理待ちパケットキ
ュー３４０の方へ、また、セレクタ３２２をパイプライ
ン型リングバスの流れから空パケット生成器３３０の方
へ同時に切り替え（Ｓ８）、処理待ちパケットキュー３
４０に当該ＰＥプログラム・パケットを格納すると同時
に、パイプライン型リングバスに空パケットを乗せる。
なお、機能決定情報レジスタ３５０のＰＥアドレスフィ
ールドには、そのＰＥのＰＥアドレスをシステム立ち上
げ時等に格納し、あるいは固定的に設定しておく。空パ
ケットをパイプライン型リングバスに乗せる際、出力待
ちパケットキュー３８０にパケットがあれば（Ｓ９）、
セレクタ３１１をパイプライン型リングバスの流れから
出力待ちパケットキュー３８０の方に切り替え（Ｓ１
２）、空パケットの代わりに当該パケットキュー３８０
内のパケットをパイプライン型リングバスに乗せる。処
理パケット判定回路３２０は、パイプライン型リングバ
ス上を流れるパケット（ラッチ３０１にラッチされたも
の）の割当て先ＰＥの層が自層と異なるか否かも判定す
る（Ｓ５）。異なると判定された場合には、セレクタ３
２１を自層のパイプライン型リングバスの流れからスル
ーパス３２３の方へ切り替え（Ｓ７）、下層の出力待ち
パケットキュー３８０を介して下層のパイプライン型リ
ングバスへ当該パケットを流し込む。
イプライン型リングバスを常に監視しており（Ｓ４）、
ＰＥアドレスが機能決定情報レジスタ３５０に格納され
ているＰＥアドレスと等しい場合、セレクタ３２１をパ
イプライン型リングバスの流れから処理待ちパケットキ
ュー３４０の方へ、また、セレクタ３２２をパイプライ
ン型リングバスの流れから空パケット生成器３３０の方
へ同時に切り替え（Ｓ８）、処理待ちパケットキュー３
４０に当該ＰＥプログラム・パケットを格納すると同時
に、パイプライン型リングバスに空パケットを乗せる。
なお、機能決定情報レジスタ３５０のＰＥアドレスフィ
ールドには、そのＰＥのＰＥアドレスをシステム立ち上
げ時等に格納し、あるいは固定的に設定しておく。空パ
ケットをパイプライン型リングバスに乗せる際、出力待
ちパケットキュー３８０にパケットがあれば（Ｓ９）、
セレクタ３１１をパイプライン型リングバスの流れから
出力待ちパケットキュー３８０の方に切り替え（Ｓ１
２）、空パケットの代わりに当該パケットキュー３８０
内のパケットをパイプライン型リングバスに乗せる。処
理パケット判定回路３２０は、パイプライン型リングバ
ス上を流れるパケット（ラッチ３０１にラッチされたも
の）の割当て先ＰＥの層が自層と異なるか否かも判定す
る（Ｓ５）。異なると判定された場合には、セレクタ３
２１を自層のパイプライン型リングバスの流れからスル
ーパス３２３の方へ切り替え（Ｓ７）、下層の出力待ち
パケットキュー３８０を介して下層のパイプライン型リ
ングバスへ当該パケットを流し込む。
【００３５】（５）上記処理（４）で処理待ちパケット
キュー３４０に格納したＰＥプログラム・パケットの演
算コード４０３が‘ＤＡＴＡ’以外ならば（Ｓ１０）、
そのＰＥプログラム・パケットを機能決定情報レジスタ
３５０に格納する（Ｓ１１）。演算コード４０３が‘Ｄ
ＡＴＡ’であれば、このＰＥプログラム・パケットの発
火条件４０４に従い、定数を演算入力ラッチＡ３４１ま
たは演算入力ラッチＢ３４２に格納する（Ｓ１３）。
キュー３４０に格納したＰＥプログラム・パケットの演
算コード４０３が‘ＤＡＴＡ’以外ならば（Ｓ１０）、
そのＰＥプログラム・パケットを機能決定情報レジスタ
３５０に格納する（Ｓ１１）。演算コード４０３が‘Ｄ
ＡＴＡ’であれば、このＰＥプログラム・パケットの発
火条件４０４に従い、定数を演算入力ラッチＡ３４１ま
たは演算入力ラッチＢ３４２に格納する（Ｓ１３）。
【００３６】（６）パケット制御装置１０２の制御下
で、ＣＵプログラム・パケットがなくなるまで（Ｓ
６）、上記（１）〜（５）の処理が並列に繰返され、全
てのプログラム・パケットが各層の各ＰＥに割り当てら
れる。
で、ＣＵプログラム・パケットがなくなるまで（Ｓ
６）、上記（１）〜（５）の処理が並列に繰返され、全
てのプログラム・パケットが各層の各ＰＥに割り当てら
れる。
【００３７】以上がマッピング動作である。次に、図３
のＰＥの構成、図４のＰＥプログラム・パケット形式、
および図１０のフローチャートを参照し、具体的なマッ
ピングの動作について説明する。
のＰＥの構成、図４のＰＥプログラム・パケット形式、
および図１０のフローチャートを参照し、具体的なマッ
ピングの動作について説明する。
【００３８】（１）パケット制御装置１０２は、記憶装
置１０４からＣＵデータ・パケットを読みだし、これを
ＰＥデータ・パケットに変換した後（Ｓ２１）、処理先
ＰＥアドレス４２２に従い、パケット制御装置１０２と
接続しているＰＥの一つへそのＰＥデータ・パケットを
転送する（Ｓ２２）。
置１０４からＣＵデータ・パケットを読みだし、これを
ＰＥデータ・パケットに変換した後（Ｓ２１）、処理先
ＰＥアドレス４２２に従い、パケット制御装置１０２と
接続しているＰＥの一つへそのＰＥデータ・パケットを
転送する（Ｓ２２）。
【００３９】（２）このＰＥデータ・パケットは当該Ｐ
Ｅの出力待ちパケットキュー３８０に格納される。
Ｅの出力待ちパケットキュー３８０に格納される。
【００４０】（３）空パケット判定回路３１０は、パイ
プライン型リングバスを常に監視しており（Ｓ２３）、
タスク番号が‘０’、つまり空パケットであることを検
知した場合、セレクタ３１１をパイプライン型リングバ
スの流れから出力待ちパケットキュー３８０の出力へ切
り替え（Ｓ３９）、出力待ちパケットキュー３８０に格
納してあるＰＥデータ・パケットをパイプライン型リン
グバスに乗せる。出力待ちパケットキュー３８０が空の
場合（Ｓ３８）、セレクタ３１１の切り替えは起こらな
い。
プライン型リングバスを常に監視しており（Ｓ２３）、
タスク番号が‘０’、つまり空パケットであることを検
知した場合、セレクタ３１１をパイプライン型リングバ
スの流れから出力待ちパケットキュー３８０の出力へ切
り替え（Ｓ３９）、出力待ちパケットキュー３８０に格
納してあるＰＥデータ・パケットをパイプライン型リン
グバスに乗せる。出力待ちパケットキュー３８０が空の
場合（Ｓ３８）、セレクタ３１１の切り替えは起こらな
い。
【００４１】（４）処理パケット判定回路３２０はパイ
プライン型リングバスを常に監視しており（Ｓ２４）、
ＰＥアドレスが機能決定情報レジスタ３５０に格納され
ているＰＥアドレスと等しい場合、セレクタ３２１をパ
イプライン型リングバスの流れから処理待ちパケットキ
ュー３４０の方へ、また、セレクタ３２２をパイプライ
ン型リングバスの流れから空パケット生成器３３０の方
へ同時に切り替え（Ｓ２５）、処理待ちパケットキュー
３４０にそのＰＥプログラム・パケットを格納すると同
時に、パイプライン型リングバスに空パケットを乗せ
る。この時、出力待ちパケットキュー３８０にパケット
があれば（Ｓ２６）、セレクタ３１１をパイプライン型
リングバスの流れから出力待ちパケットキュー３８０の
方に切り替え（Ｓ３５）、当該パケットキュー３８０内
のパケットをパイプライン型リングバスに乗せる。処理
パケット判定回路３２０は、割当て先ＰＥの属する層が
自層と異なる場合には（Ｓ３６）、セレクタ３２１を自
層のパイプライン型リングバスの流れからスルーパス３
２３の方へ切り替え（Ｓ３７）、下層の出力待ちパケッ
トキュー３８０を介して下層のパイプライン型リングバ
スへそのパケットを流し込む。
プライン型リングバスを常に監視しており（Ｓ２４）、
ＰＥアドレスが機能決定情報レジスタ３５０に格納され
ているＰＥアドレスと等しい場合、セレクタ３２１をパ
イプライン型リングバスの流れから処理待ちパケットキ
ュー３４０の方へ、また、セレクタ３２２をパイプライ
ン型リングバスの流れから空パケット生成器３３０の方
へ同時に切り替え（Ｓ２５）、処理待ちパケットキュー
３４０にそのＰＥプログラム・パケットを格納すると同
時に、パイプライン型リングバスに空パケットを乗せ
る。この時、出力待ちパケットキュー３８０にパケット
があれば（Ｓ２６）、セレクタ３１１をパイプライン型
リングバスの流れから出力待ちパケットキュー３８０の
方に切り替え（Ｓ３５）、当該パケットキュー３８０内
のパケットをパイプライン型リングバスに乗せる。処理
パケット判定回路３２０は、割当て先ＰＥの属する層が
自層と異なる場合には（Ｓ３６）、セレクタ３２１を自
層のパイプライン型リングバスの流れからスルーパス３
２３の方へ切り替え（Ｓ３７）、下層の出力待ちパケッ
トキュー３８０を介して下層のパイプライン型リングバ
スへそのパケットを流し込む。
【００４２】（５）上記処理（４）で処理待ちパケット
キュー３４０に格納したＰＥデータ・パケットのパケッ
ト番号４２１が‘０’のとき（Ｓ２７）、機能決定情報
レジスタ３５０を初期状態にする（Ｓ３４）。ＰＥデー
タ・パケットのコンディション・コード４２３が‘０’
であれば（Ｓ２９）、演算・処理部３６０の、ＰＥアド
レス４２２で指定された演算入力側にＲＴデータ４２６
を流しこむ。コンディション・コード４２３が‘０’以
外、つまり前の処理で演算エラーがあったときには、そ
のコンディション・コード４２３に定められた例外処理
を行う（Ｓ３３）。なお、機能決定情報レジスタ３５０
内の発火条件の‘０’ビットは、演算データが所定の入
力側に取り込まれたとき‘１’へ変えられる。
キュー３４０に格納したＰＥデータ・パケットのパケッ
ト番号４２１が‘０’のとき（Ｓ２７）、機能決定情報
レジスタ３５０を初期状態にする（Ｓ３４）。ＰＥデー
タ・パケットのコンディション・コード４２３が‘０’
であれば（Ｓ２９）、演算・処理部３６０の、ＰＥアド
レス４２２で指定された演算入力側にＲＴデータ４２６
を流しこむ。コンディション・コード４２３が‘０’以
外、つまり前の処理で演算エラーがあったときには、そ
のコンディション・コード４２３に定められた例外処理
を行う（Ｓ３３）。なお、機能決定情報レジスタ３５０
内の発火条件の‘０’ビットは、演算データが所定の入
力側に取り込まれたとき‘１’へ変えられる。
【００４３】（６）機能決定情報レジスタ３５０内の発
火条件が‘１１’となった場合（Ｓ２８）、つまり、演
算データが揃った場合、そのＰＥデータ・パケットは演
算・処理部３６０で処理され（Ｓ３０）、演算結果をデ
ータ・パケット生成回路３７０に送出して、ＰＥデータ
・パケットを生成する（Ｓ３１）。
火条件が‘１１’となった場合（Ｓ２８）、つまり、演
算データが揃った場合、そのＰＥデータ・パケットは演
算・処理部３６０で処理され（Ｓ３０）、演算結果をデ
ータ・パケット生成回路３７０に送出して、ＰＥデータ
・パケットを生成する（Ｓ３１）。
【００４４】（７）データ・パケット生成回路３７０
は、機能決定情報レジスタ３５０の演算結果を出力する
個数４０６と、出力先ＰＥアドレス４０７，４０８，４
０９，４１０とに従い、出力する個数分のＰＥデータ・
パケットを生成する。これらのＰＥデータ・パケットは
下層のＰＥの出力待ちパケットキュー３８０に格納され
る。
は、機能決定情報レジスタ３５０の演算結果を出力する
個数４０６と、出力先ＰＥアドレス４０７，４０８，４
０９，４１０とに従い、出力する個数分のＰＥデータ・
パケットを生成する。これらのＰＥデータ・パケットは
下層のＰＥの出力待ちパケットキュー３８０に格納され
る。
【００４５】（８）上記（３）〜（７）の動作が全ＰＥ
で並列におこなわれる。但し、機能決定情報レジスタ３
５０の演算コード４０３がＯＵＴ機能であるＰＥでは、
機能決定情報レジスタ３５０内の発火条件が‘１１’の
場合、データ・パケット生成回路３７０はパケット制御
装置１０２に対してパケット送出要求３７２を送出する
と共に該データ・パケット生成回路３７０が生成したＰ
Ｅデータ・パケットをパケット制御装置１０２に流し込
む。そして、パケット制御装置１０２は記憶装置１０４
に当該結果を格納する。
で並列におこなわれる。但し、機能決定情報レジスタ３
５０の演算コード４０３がＯＵＴ機能であるＰＥでは、
機能決定情報レジスタ３５０内の発火条件が‘１１’の
場合、データ・パケット生成回路３７０はパケット制御
装置１０２に対してパケット送出要求３７２を送出する
と共に該データ・パケット生成回路３７０が生成したＰ
Ｅデータ・パケットをパケット制御装置１０２に流し込
む。そして、パケット制御装置１０２は記憶装置１０４
に当該結果を格納する。
【００４６】（９）パケット制御装置１０２の制御下
で、ＣＵデータ・パケットがなくなるまで（Ｓ３２）、
上記（１）〜（８）までの処理が並列に繰返され、パケ
ット制御装置１０２は、全ての処理済みデータ・パケッ
トを受け取った時点でプログラム消去パケット５１３を
流し、当該プログラムで使用していたＰＥを他のタスク
のために開放する。
で、ＣＵデータ・パケットがなくなるまで（Ｓ３２）、
上記（１）〜（８）までの処理が並列に繰返され、パケ
ット制御装置１０２は、全ての処理済みデータ・パケッ
トを受け取った時点でプログラム消去パケット５１３を
流し、当該プログラムで使用していたＰＥを他のタスク
のために開放する。
【００４７】
【発明の効果】本発明によれば、パイプライン型リング
バスに複数のＰＥを接続した構造を一つの層とし、ＰＥ
を介して層間接続を行なうことにより、パケット制御装
置を介することなく一つのパイプライン型リングバスか
ら他のパイプライン型リングバスにパケットが流れるた
め、パケット制御装置の負担が軽減され、その結果、パ
ケット制御装置はより多くのデータ・パケットを高速パ
ケット処理装置に流すことができ、多くのタスクが効率
よく並列に多重処理できる。
バスに複数のＰＥを接続した構造を一つの層とし、ＰＥ
を介して層間接続を行なうことにより、パケット制御装
置を介することなく一つのパイプライン型リングバスか
ら他のパイプライン型リングバスにパケットが流れるた
め、パケット制御装置の負担が軽減され、その結果、パ
ケット制御装置はより多くのデータ・パケットを高速パ
ケット処理装置に流すことができ、多くのタスクが効率
よく並列に多重処理できる。
【００４８】さらに、データ・パケットはＰＥの上層の
パイプライン型リングバスから入り、ＰＥ内演算器で処
理され、ＰＥの下層のパイプライン型リングバスへと流
れていくため、ＰＥ内の結果パケットがパイプライン型
リングバスに出力できずにデットロックするおそれも軽
減される。
パイプライン型リングバスから入り、ＰＥ内演算器で処
理され、ＰＥの下層のパイプライン型リングバスへと流
れていくため、ＰＥ内の結果パケットがパイプライン型
リングバスに出力できずにデットロックするおそれも軽
減される。
【００４９】層間のスルーパスを設けることにより、層
違いのパケットを迅速に目的の層へ転送することができ
る。勿論、各層のＰＥとＣＵが接続することで、連続し
た層のＰＥを割り当てられない場合でも、ＣＵを介して
目的の層にデータを流し込むことができ、パケット制御
装置（およびＰＥ）の利用効率を高めることが容易であ
る。
違いのパケットを迅速に目的の層へ転送することができ
る。勿論、各層のＰＥとＣＵが接続することで、連続し
た層のＰＥを割り当てられない場合でも、ＣＵを介して
目的の層にデータを流し込むことができ、パケット制御
装置（およびＰＥ）の利用効率を高めることが容易であ
る。
【００５０】また、パイプライン型リングバスの一部を
構成するレジスタをＰＥに内蔵させることにより、パイ
プライン型リングバスと出力待ちパケットキューとの
間、および、パイプライン型リングバスと処理待ちパケ
ットキューとの間、の物理的距離が短くなるために、パ
イプライン型リングバスの高速化を図ることができる。
構成するレジスタをＰＥに内蔵させることにより、パイ
プライン型リングバスと出力待ちパケットキューとの
間、および、パイプライン型リングバスと処理待ちパケ
ットキューとの間、の物理的距離が短くなるために、パ
イプライン型リングバスの高速化を図ることができる。
【図１】本発明の一構成例を示すブロック図。
【図２】本発明による３行４列のトーラス型高速パケッ
ト処理装置の一実施例の構成を示すブロック図。
ト処理装置の一実施例の構成を示すブロック図。
【図３】図２の単位処理要素（ＰＥ）の一構成例を示す
ブロック図。
ブロック図。
【図４】実施例の装置に使用されるＰＥプログラム・パ
ケット形式の一例の説明図。
ケット形式の一例の説明図。
【図５】実施例の装置に使用されるＰＥデータ・パケッ
ト形式の一例の説明図。
ト形式の一例の説明図。
【図６】実施例のＰＥ動作を説明するためのプログラム
例の説明図。
例の説明図。
【図７】実施例におけるプログラム・マッピング例の説
明図。
明図。
【図８】従来の高速パケット処理装置の構成のブロック
図。
図。
【図９】実施例におけるプログラム・マッピングのフロ
ーチャート。
ーチャート。
【図１０】実施例における演算処理のフローチャート。
【符号の説明】 １０１…ホスト計算機、１０２…パケット制御装置、１
０３…高速パケット処理装置、１０４…記憶装置、２１
１，２１２，２１３，２１４，２２１，２２２，２２
３，２２４，２３１，２３２，２３３，２３４…単位処
理要素、３００…パイプライン型リングバス入力端子、
３０１，３０２，３０３…ラッチ、３０４…パイプライ
ン型リングバス出力端子、３１０…空パケット判定回
路、３１１，３２１，３２２…セレクタ、３２０…処理
パケット判定回路、３２３…スルーパス、３３０…空パ
ケット生成器、３４０…処理待ちパケットキュー、３４
１…演算入力ラッチＡ、３４２…演算入力ラッチＢ、３
５０…機能決定情報レジスタ、３６０…演算・処理部、
３７０…データ・パケット生成回路、３７１…ＰＥデー
タ・パケット出力端子、３７２…パケット送出要求、３
８０…出力待ちパケットキュー、３８１…ＰＥプログラ
ム／データ・パケット入力端子、４００，４２０…タス
ク番号、４０１，４２１…パケット番号、４０２，４２
２…処理先ＰＥアドレス、４０３…演算コード、４０４
…発火条件、４０５…出力データ型、４０６…出力個
数、４０７，４０８，４０９，４１０…出力先ＰＥアド
レスおよび演算器入力ポート指定、４２３…コンディシ
ョン・コード、４２４…ＲＴデータ型、４２５…データ
番号、４２６…演算データおよび結果データ、５０１，
５０２，５０３，５０４，、５０５…ＰＥプログラム・
パケット、５１０，５１１，５１２…ＰＥデータ・パケ
ット、５１３…プログラム消去パケット、７１０…制御
部、７２０，７３０，７４０…処理要素、７１１，７１
２，７１３，７１４…シフトレジスタ。
０３…高速パケット処理装置、１０４…記憶装置、２１
１，２１２，２１３，２１４，２２１，２２２，２２
３，２２４，２３１，２３２，２３３，２３４…単位処
理要素、３００…パイプライン型リングバス入力端子、
３０１，３０２，３０３…ラッチ、３０４…パイプライ
ン型リングバス出力端子、３１０…空パケット判定回
路、３１１，３２１，３２２…セレクタ、３２０…処理
パケット判定回路、３２３…スルーパス、３３０…空パ
ケット生成器、３４０…処理待ちパケットキュー、３４
１…演算入力ラッチＡ、３４２…演算入力ラッチＢ、３
５０…機能決定情報レジスタ、３６０…演算・処理部、
３７０…データ・パケット生成回路、３７１…ＰＥデー
タ・パケット出力端子、３７２…パケット送出要求、３
８０…出力待ちパケットキュー、３８１…ＰＥプログラ
ム／データ・パケット入力端子、４００，４２０…タス
ク番号、４０１，４２１…パケット番号、４０２，４２
２…処理先ＰＥアドレス、４０３…演算コード、４０４
…発火条件、４０５…出力データ型、４０６…出力個
数、４０７，４０８，４０９，４１０…出力先ＰＥアド
レスおよび演算器入力ポート指定、４２３…コンディシ
ョン・コード、４２４…ＲＴデータ型、４２５…データ
番号、４２６…演算データおよび結果データ、５０１，
５０２，５０３，５０４，、５０５…ＰＥプログラム・
パケット、５１０，５１１，５１２…ＰＥデータ・パケ
ット、５１３…プログラム消去パケット、７１０…制御
部、７２０，７３０，７４０…処理要素、７１１，７１
２，７１３，７１４…シフトレジスタ。
Claims (11)
- 【請求項１】複数のシフトレジスタをリング状に接続し
た１層のパイプライン型リングバスを複数層設けるとと
もに、 前記パイプライン型リングバス上を流れるパケットを取
り込んで処理する処理手段を各層の各シフトレジスタに
対して設け、 さらに、各層の少なくとも一つの処理手段に対してパケ
ットの授受を行なうパケット制御手段を設け、 前記処理手段に、その属する層の上の層の処理手段の出
力を自層のパイプライン型リングバスに取り込む機能を
付与したことを特徴とする並列処理装置。 - 【請求項２】前記パケットは、各処理手段に割当てる機
能を指定する機能情報を含むプログラム・パケットと、
該プログラム・パケットにより指定された機能に基づき
処理されるデータを含むデータ・パケットからなること
を特徴とする請求項１記載の並列処理装置。 - 【請求項３】各処理手段は、前記パイプライン型リング
バス上を流れるパケットが自処理手段宛のパケットであ
るか否かを判定する手段と、該手段の出力に応じてその
パケットを取り込むか否かを切り換える手段とを有する
ことを特徴とする請求項１または２記載の並列処理装
置。 - 【請求項４】各処理手段は、前記パイプライン型リング
バスからパケットを取り込む際、そのパケットに代え
て、上の層の処理手段からのパケットまたは空パケット
を当該パイプライン型リングバス上に乗せる手段を有す
ることを特徴とする請求項３記載の並列処理装置。 - 【請求項５】前記判定する手段は、他の層の処理手段に
割当てられたパケットを検知する機能も有し、更に該検
知時にそのパケットを下層のパイプライン型リングバス
へスルーパスする経路を設けたことを特徴とする請求項
３記載の並列処理装置。 - 【請求項６】各処理手段は、前記パイプライン型リング
バス上に流れるパケットが空パケットであるか否かを判
定する手段と、該手段の出力に応じて、上の層の処理手
段からのパケットを当該パイプライン型リングバス上に
乗せるか否かを切り換える手段と有することを特徴とす
る請求項１または４記載の並列処理装置。 - 【請求項７】前記パケット制御手段は、第１の演算を指
定する第１のパケットと、該第１の演算の結果を利用し
て行なう第２の演算を指定する第２のパケットとを別個
の処理手段に割当てる際、前記第１のパケットを割当て
る処理手段の層より下の層の処理手段に前記第２のパケ
ットを割当てるマッピング管理機能を有することを特徴
とする請求項１記載の並列処理装置。 - 【請求項８】ｍ行ｎ列に配置したｍ×ｎ個の処理手段
と、 各行ごとに前記処理手段に１対１に接続されたｎ個のシ
フトレジスタをリング状に接続して構成したｍ個のパイ
プライン型リングバスと、 第ｉ行の処理手段の結果を、第ｉ＋１行の処理手段が接
続されたパイプライン型リングバスに転送する転送手段
と、 各行のパイプライン型リングバスに、被処理パケットを
乗せる機能と各行のパイプライン型リングバスから処理
済みのパケットを受ける機能とを有するパケット制御手
段と、 を備えたことを特徴とする並列処理装置。 - 【請求項９】前記転送手段は、第ｍ行の処理手段の結果
を、第１行の処理手段が接続されたパイプライン型リン
グバスに転送することを特徴とする請求項８記載の並列
処理装置。 - 【請求項１０】前記転送手段による転送は、同列の処理
手段の間で行なうことを特徴とする請求項８または９記
載の並列処理装置。 - 【請求項１１】各処理手段は、前記パイプライン型リン
グバスの一部を構成するシフトレジスタと、該シフトレ
ジスタから取り込んだパケットを格納する第１のパケッ
トキューと、上の層の処理手段から前記シフトレジスタ
に取り込むべきパケットを格納する第２のパケットキュ
ーとを備えたことを特徴とする請求項１または８記載の
並列処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03098615A JP3083582B2 (ja) | 1991-04-30 | 1991-04-30 | 並列処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03098615A JP3083582B2 (ja) | 1991-04-30 | 1991-04-30 | 並列処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05181817A true JPH05181817A (ja) | 1993-07-23 |
| JP3083582B2 JP3083582B2 (ja) | 2000-09-04 |
Family
ID=14224482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03098615A Expired - Lifetime JP3083582B2 (ja) | 1991-04-30 | 1991-04-30 | 並列処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3083582B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6920145B2 (en) | 2000-01-12 | 2005-07-19 | Fujitsu Limited | Packet switch device and scheduling control method |
| US7415600B2 (en) | 2004-03-29 | 2008-08-19 | Kabushiki Kaisha Toshiba | Microprocessor that carries out context switching by shifting context information stored in a ringed shift register |
| JP2010522402A (ja) * | 2007-03-23 | 2010-07-01 | クゥアルコム・インコーポレイテッド | マルチプロセッサシステムのための命令通信技術 |
| EP3073378A1 (en) | 2015-03-25 | 2016-09-28 | Renesas Electronics Corporation | Processing apparatus and control method thereof |
| WO2016199481A1 (ja) * | 2015-06-12 | 2016-12-15 | オリンパス株式会社 | 画像処理装置および画像処理方法 |
| WO2016199477A1 (ja) * | 2015-06-12 | 2016-12-15 | オリンパス株式会社 | 画像処理装置および画像処理方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5590849B2 (ja) | 2009-10-08 | 2014-09-17 | キヤノン株式会社 | 複数の処理モジュールを有する並列処理回路を備えるデータ処理装置、その制御装置、およびその制御方法、プログラム |
-
1991
- 1991-04-30 JP JP03098615A patent/JP3083582B2/ja not_active Expired - Lifetime
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6920145B2 (en) | 2000-01-12 | 2005-07-19 | Fujitsu Limited | Packet switch device and scheduling control method |
| US7415600B2 (en) | 2004-03-29 | 2008-08-19 | Kabushiki Kaisha Toshiba | Microprocessor that carries out context switching by shifting context information stored in a ringed shift register |
| JP2010522402A (ja) * | 2007-03-23 | 2010-07-01 | クゥアルコム・インコーポレイテッド | マルチプロセッサシステムのための命令通信技術 |
| EP3073378A1 (en) | 2015-03-25 | 2016-09-28 | Renesas Electronics Corporation | Processing apparatus and control method thereof |
| KR20160115680A (ko) | 2015-03-25 | 2016-10-06 | 르네사스 일렉트로닉스 가부시키가이샤 | 처리 장치 및 처리 장치의 제어 방법 |
| US10452587B2 (en) | 2015-03-25 | 2019-10-22 | Renesas Electronics Coproration | Processing apparatus and control method thereof |
| WO2016199477A1 (ja) * | 2015-06-12 | 2016-12-15 | オリンパス株式会社 | 画像処理装置および画像処理方法 |
| JP2017004386A (ja) * | 2015-06-12 | 2017-01-05 | オリンパス株式会社 | 画像処理装置および画像処理方法 |
| JP2017004387A (ja) * | 2015-06-12 | 2017-01-05 | オリンパス株式会社 | 画像処理装置および画像処理方法 |
| CN107636631A (zh) * | 2015-06-12 | 2018-01-26 | 奥林巴斯株式会社 | 图像处理装置和图像处理方法 |
| US10241721B2 (en) | 2015-06-12 | 2019-03-26 | Olympus Corporation | Image processing device and image processing method |
| US10453166B2 (en) | 2015-06-12 | 2019-10-22 | Olympus Corporation | Image processing device and image processing method |
| WO2016199481A1 (ja) * | 2015-06-12 | 2016-12-15 | オリンパス株式会社 | 画像処理装置および画像処理方法 |
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| Publication number | Publication date |
|---|---|
| JP3083582B2 (ja) | 2000-09-04 |
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