JPH05166965A - Package structure - Google Patents
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- JPH05166965A JPH05166965A JP3331042A JP33104291A JPH05166965A JP H05166965 A JPH05166965 A JP H05166965A JP 3331042 A JP3331042 A JP 3331042A JP 33104291 A JP33104291 A JP 33104291A JP H05166965 A JPH05166965 A JP H05166965A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、パッケージ構造体に関
し、特に、マイクロ波の半導体チップ、モノリシック集
積回路、ハイブリッド集積回路等をパッケージするのに
適したパッケージ構造体に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a package structure, and more particularly to a package structure suitable for packaging microwave semiconductor chips, monolithic integrated circuits, hybrid integrated circuits and the like.
【０００２】[0002]
【従来の技術】半導体素子の容器であるパッケージ構造
体は、電気的端子を取り出すとともに、外気と半導体チ
ップとを遮断して半導体チップの故障や劣化を防ぐこと
等を目的としている。このようなパッケージ構造体に
は、従来例えば図６から図８に示されたものがある。2. Description of the Related Art A package structure, which is a container for semiconductor devices, has the purpose of taking out electrical terminals and blocking the outside air from the semiconductor chip to prevent failure and deterioration of the semiconductor chip. Conventionally, such a package structure is, for example, one shown in FIGS. 6 to 8.
【０００３】図６、図７に示すパッケージ構造体１０
は、メタル１２の上に載置された半導体チップ１４とこ
の半導体チップ１４の入出力端子と接続された４つのリ
ード端子１６ａ、１６ｂ、１６ｃ、１６ｄの一部とが、
セラミック、ガラス等の電気絶縁物１８を介してメタル
キャップ２０（図６では図示省略）により被冠されパッ
ケージされている。また、図７に示すように、リード端
子１６ａ、１６ｂ、１６ｃ、１６ｄのみがマイクロスト
リップラインとしてメタルキャップ２０の外部に出てい
る。A package structure 10 shown in FIGS. 6 and 7.
Is a semiconductor chip 14 placed on the metal 12 and a part of the four lead terminals 16a, 16b, 16c, 16d connected to the input / output terminals of the semiconductor chip 14,
It is capped and packaged by a metal cap 20 (not shown in FIG. 6) via an electrical insulator 18 such as ceramic or glass. Further, as shown in FIG. 7, only the lead terminals 16a, 16b, 16c, 16d are exposed to the outside of the metal cap 20 as a microstrip line.
【０００４】また、図８に示すパッケージ構造体２２
は、半導体チップ２４は箱体２６内に配置されており、
半導体チップ２４の入出力端子と接続されたリード２８
ａ、２８ｂ、２８ｃ、２８ｄが、箱体２６の壁３０ａ、
３０ｂを貫通して外部に取り出されている。Further, the package structure 22 shown in FIG.
, The semiconductor chip 24 is arranged in the box 26,
Lead 28 connected to the input / output terminal of the semiconductor chip 24
a, 28b, 28c, 28d are walls 30a of the box 26,
It penetrates through 30b and is taken out to the outside.
【０００５】[0005]
【発明が解決しようとする課題】従来上記に示すような
各種のパッケージ構造体が用いられているが、これらの
うち図７に示すパッケージ構造体１０は、このパッケー
ジ構造体１０が配置される回路基板にこのパッケージ構
造体１０全体をネジで止める必要があり表面実装できな
いという問題がある。Conventionally, various package structures as described above have been used. Among them, the package structure 10 shown in FIG. 7 is a circuit in which the package structure 10 is arranged. There is a problem that the entire package structure 10 needs to be fixed to the substrate with screws so that surface mounting cannot be performed.
【０００６】図８に示すパッケージ構造体２２は、パッ
ケージの製造工程においてリード２８ａ，２８ｂ，２８
ｃ、２８ｄを取り付ける必要があるため、製造工程が複
雑になり、また外部回路とのインピーダンスを整合させ
るのが難しいという問題がある。本発明は、上記問題点
に鑑み、表面実装できるとともにインピーダンス整合の
容易なパッケージ構造体を提供することを目的とする。A package structure 22 shown in FIG. 8 has leads 28a, 28b, 28 in a package manufacturing process.
Since it is necessary to attach c and 28d, there are problems that the manufacturing process becomes complicated and it is difficult to match the impedance with an external circuit. In view of the above problems, it is an object of the present invention to provide a package structure which can be surface-mounted and whose impedance matching is easy.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するため
に、本発明のパッケージ構造体は、 （ａ）半導体チップ （ｂ）表面に該半導体チップが載置された、信号ライン
用の第１のスルーホールとグランド用の第２のスルーホ
ールとを有する絶縁基板 （ｃ）前記絶縁基板の裏面に形成された裏面側グランド
パターン （ｄ）前記絶縁基板の表面の周縁部を含む領域に形成さ
れ前記第２のスルーホール内の導体を介して前記裏面側
グランドパターンと接続された表面側グランドパターン （ｅ）前記絶縁基板の表面に形成され前記半導体チップ
の入力端子又は出力端子と接続された、前記表面側グラ
ンドパターン及び／又は前記裏面側グランドパターンと
の間で伝送線路を形成する表面側信号ライン （ｆ）前記絶縁基板の裏面に形成され前記第１のスルー
ホール内の導体を介して前記表面側信号ラインと接続さ
れた、前記表面側グランドパターンとの間でマイクロス
トリップラインを形成する裏面側信号ライン （ｇ）前記絶縁基板上の前記半導体チップと前記表面側
信号ラインとを被冠し前記表面側グランドパターンと接
続された導電性キャップ の各要素を備えたことを特徴とするものである。In order to achieve the above object, the package structure of the present invention comprises: (a) a semiconductor chip; (b) a first semiconductor chip mounted on the surface for a signal line. Substrate having a through hole and a second through hole for ground (c) A ground pattern on the back side formed on the back surface of the insulating substrate (d) Formed in a region including a peripheral portion of the front surface of the insulating substrate A front surface side ground pattern connected to the back surface side ground pattern through a conductor in the second through hole (e) connected to an input terminal or an output terminal of the semiconductor chip formed on the front surface of the insulating substrate; Front-side signal line forming a transmission line between the front-side ground pattern and / or the back-side ground pattern (f) formed on the back surface of the insulating substrate A back side signal line which is connected to the front side signal line via a conductor in a through hole and forms a microstrip line with the front side ground pattern. (G) The semiconductor chip and the semiconductor chip on the insulating substrate. It is characterized in that each element of the conductive cap, which is covered with the signal line on the front surface side and is connected to the ground pattern on the front surface side, is provided.
【０００８】[0008]
【作用】本発明のパッケージ構造体は、表面側信号ライ
ンは表面側グランドパターン及び／又は裏面側グランド
パターンとの間で、例えばマイクロストリップライン、
コプレーナ型ストリップライン等の伝送線路を形成し、
裏面側信号ラインは表面側グランドパターンとの間でマ
イクロストリップラインを形成し、しかも表面側信号ラ
インと裏面側信号ラインとはスルーホール内の導体を介
して接続されているため、このスルーホールの寸法等に
より特性インピーダンスが調整され、これにより外部回
路と容易にインピーダンスをマッチングさせることがで
きる。またこのパッケージ構造体を回路基板に載置して
裏面側信号ラインと回路基板上の配線パターンとをハン
ダ等で接続することにより表面実装される。In the package structure of the present invention, the signal line on the front surface is provided between the ground pattern on the front surface and / or the ground pattern on the back surface, for example, a microstrip line,
Form a transmission line such as a coplanar stripline,
The back surface side signal line forms a microstrip line with the front surface side ground pattern, and since the front surface side signal line and the back surface side signal line are connected via the conductor in the through hole, this through hole The characteristic impedance is adjusted according to the size or the like, which allows the impedance to be easily matched with an external circuit. Further, the package structure is mounted on a circuit board, and the back surface side signal line and the wiring pattern on the circuit board are connected by soldering or the like to be surface mounted.
【０００９】[0009]
【実施例】以下、本発明の実施例を示す添付図面を参照
しながら、本発明の実施例を説明する。図１は本発明の
一実施例に係るパッケージ構造体４０の斜視図、図２は
図１のII−II断面図である。Embodiments of the present invention will be described below with reference to the accompanying drawings showing the embodiments of the present invention. 1 is a perspective view of a package structure 40 according to an embodiment of the present invention, and FIG. 2 is a sectional view taken along line II-II of FIG.
【００１０】このパッケージ構造体４０は、半導体チッ
プ４２が載置された絶縁基板４４と、この絶縁基板４４
の表面に形成された表面側信号ライン４６と、絶縁基板
４４の表面に表面側信号ライン４６を取り巻くように形
成された表面側グランドパターン４８と、絶縁基板４４
の裏面に形成され表面側信号ライン４６と接続された裏
面側信号ライン５０（図２参照）と、絶縁基板４４の裏
面に形成され表面側グランドパターン４８と接続された
裏面側グランドパターン５２（図２参照）と、絶縁基板
４４上の半導体チップ４２と表面側信号ライン４６とを
被冠し表面側グランドパターン４８と接続された導電性
キャップ５４とを備えている。The package structure 40 includes an insulating substrate 44 on which a semiconductor chip 42 is mounted, and the insulating substrate 44.
Surface side signal lines 46 formed on the surface of the insulating substrate 44, a surface side ground pattern 48 formed on the surface of the insulating substrate 44 so as to surround the surface side signal lines 46, and an insulating substrate 44.
Back side signal line 50 (see FIG. 2) formed on the back side of the insulating substrate 44 and the back side ground pattern 52 (see FIG. 2) formed on the back side of the insulating substrate 44 and connected to the front side ground pattern 48. 2)), and a conductive cap 54 that covers the semiconductor chip 42 on the insulating substrate 44 and the front surface side signal line 46 and is connected to the front surface side ground pattern 48.
【００１１】絶縁基板４４は、信号ライン用の複数の第
１のスルーホール５６（図２参照）とグランド用の複数
の第２のスルーホール５８（図１参照）とを有する。ま
た、表面側信号ライン４６は半導体チップ４２の入力端
子又は出力端子と接続されており、この表面側信号ライ
ン４６は、裏面側グランドパターン５２との間でマイク
ロストリップラインを形成している。また、裏面側信号
ライン５０は第１のスルーホール５６内の導体を介して
表面側信号ライン４６と接続されており、表面側グラン
ドパターン４８との間でマイクロストリップラインを形
成している。このマイクロストリップラインは、図１及
び図２に示すように、本実施例では突出部６０に形成さ
れているため、表面実装時の位置が容易にわかりしたが
って歩留まりを向上させることができる。また、裏面側
グランドパターン５２は第２のスルーホール５８内の導
体を介して表面側グランドパターン４８と接続されてい
る。The insulating substrate 44 has a plurality of first through holes 56 for signal lines (see FIG. 2) and a plurality of second through holes 58 for ground (see FIG. 1). Further, the front surface side signal line 46 is connected to the input terminal or the output terminal of the semiconductor chip 42, and the front surface side signal line 46 forms a microstrip line with the back surface side ground pattern 52. Further, the back surface side signal line 50 is connected to the front surface side signal line 46 via the conductor in the first through hole 56 and forms a microstrip line with the front surface side ground pattern 48. As shown in FIGS. 1 and 2, the microstrip line is formed on the protrusion 60 in the present embodiment, so that the position at the time of surface mounting can be easily known and the yield can be improved. The back side ground pattern 52 is connected to the front side ground pattern 48 via the conductor in the second through hole 58.
【００１２】次に、本実施例のパッケージ構造体４０の
製造方法について説明する。まず、アルミナ基板などの
絶縁基板４４の外形とスルーホール５６、５８がＣＯ2
ガスレーザにより加工される。次に、表面側信号ライン
４６のメタライズがＡｕの厚膜導体で形成され、表面側
グランドパターン４８、裏面側信号ライン５０、裏面側
グランドパターン５２、およびスルーホールがＡｇ−Ｐ
ｄの厚膜導体で形成される。次に、モノリシックマイク
ロウェーブ集積回路などの半導体チップ４２がＡｕ−Ｓ
ｎ等の共晶ハンダで絶縁基板４４上にダイボンディング
され、２５μｍφのＡｕワイヤでボンディング配線され
る。次に、導電性キャップ５４が表面側グランドパター
ン４８上にパラレルシーム溶接法で溶接され、パッケー
ジ構造体が完成する。その後、絶縁基板４４の裏面側
が、この絶縁基板４４の裏面のパターンと合致したパタ
ーンが形成されたマザーボードに、Ｓｎ−Ｐｂ等の共晶
ハンダによりはんだ付けされる。Next, a method of manufacturing the package structure 40 of this embodiment will be described. First, the outer shape of the insulating substrate 44 such as an alumina substrate and the through holes 56 and 58 are set to CO 2
It is processed by a gas laser. Next, the metallization of the front surface side signal line 46 is formed by a thick film conductor of Au, and the front surface side ground pattern 48, the back surface side signal line 50, the back surface side ground pattern 52, and the through hole are Ag-P.
It is formed of a thick film conductor of d. Next, the semiconductor chip 42 such as a monolithic microwave integrated circuit is replaced with Au-S.
It is die-bonded onto the insulating substrate 44 with eutectic solder such as n, and is bonded with an Au wire of 25 μmφ. Next, the conductive cap 54 is welded onto the front side ground pattern 48 by the parallel seam welding method to complete the package structure. After that, the back surface side of the insulating substrate 44 is soldered to a mother board on which a pattern matching the pattern on the back surface of the insulating substrate 44 is formed by eutectic solder such as Sn-Pb.
【００１３】尚、本実施例のパッケージ構造体４０の突
出部６０の形状は、図３に示すような突出部６２の形状
としてもよい。絶縁基板４４の変形例を、図４に示す。
図４からわかるように２枚の絶縁基板６４、６６を重ね
て基板とすることもできる。この場合は、夫々の絶縁基
板６４、６６にスルーホールが形成されて表面と裏面と
の信号ラインが接続される。The shape of the protruding portion 60 of the package structure 40 of this embodiment may be the shape of the protruding portion 62 as shown in FIG. A modified example of the insulating substrate 44 is shown in FIG.
As can be seen from FIG. 4, two insulating substrates 64 and 66 can be stacked to form a substrate. In this case, through holes are formed in the respective insulating substrates 64 and 66 to connect the signal lines on the front surface and the back surface.
【００１４】次に、キャップの材料をセラミックとした
例を図５に示す。このセラミック製のキャップ７０は、
その内壁７２または外壁７４がメタライズされており
（図５では外壁がメタライズされている）、このメタラ
イズされた面が絶縁基板４４の表面のグランドパターン
と接続されることによって、電磁遮蔽効果が得られる。
キャップ７０のメタライズは、メッキ、導電塗料の塗
布、厚膜ペーストの塗布などにより行われる。FIG. 5 shows an example in which the cap material is ceramic. This ceramic cap 70
The inner wall 72 or the outer wall 74 is metallized (the outer wall is metallized in FIG. 5), and the metallized surface is connected to the ground pattern on the surface of the insulating substrate 44 to obtain an electromagnetic shielding effect. ..
The metallization of the cap 70 is performed by plating, applying a conductive paint, applying a thick film paste, or the like.
【００１５】尚、上記実施例のパッケージ構造体では、
表面側信号ライン４６は、裏面側グランドパターン５２
との間でマイクロストリップラインが形成されている
が、表面側グランドパターンとの間でコプレーナ型スト
リップライン、表面側及び裏面側グランドパターンとの
間でグランデッドコプレーナ型ストリップラインを形成
してもよい。In the package structure of the above embodiment,
The front surface side signal line 46 is connected to the rear surface side ground pattern 52.
Although a microstrip line is formed between the ground plane pattern and the front side ground pattern, a coplanar strip line may be formed between the front side ground pattern and the grounded coplanar strip line between the front side ground pattern and the back side ground pattern. ..
【００１６】また、表面側信号ラインと裏面側信号ライ
ンとの間はスルーホール内の導体を介して接続されてい
るため、このスルーホールの寸法等を調整することによ
って特性インピーダンスを例えば５０Ωに合わせること
ができる。また、表面側グランドパターンと裏面側グラ
ンドパターンとの間もスルーホール内の導体を介して接
続されているため、このスルーホールの数を増やすこと
によって表面側のグランドを強化することができる。Further, since the front surface side signal line and the back surface side signal line are connected through the conductor in the through hole, the characteristic impedance is adjusted to, for example, 50Ω by adjusting the size of the through hole. be able to. Further, since the front surface side ground pattern and the back surface side ground pattern are also connected via the conductors in the through holes, the front surface side ground can be strengthened by increasing the number of the through holes.
【００１７】[0017]
【発明の効果】以上説明したように、本発明のパッケー
ジ構造体は、表面側信号ラインと裏面側信号ラインに亘
ってマイクロストリップライン等の伝送線路が形成され
しかもスルーホールによりその特性インピーダンスを調
整することができ、したがって外部回路のインピーダン
スを所定のインピーダンスに調整することにより容易に
外部回路との間でインピーダンスが整合される。As described above, in the package structure of the present invention, a transmission line such as a microstrip line is formed over the front surface side signal line and the back surface side signal line, and the characteristic impedance is adjusted by the through hole. Therefore, by adjusting the impedance of the external circuit to a predetermined impedance, the impedance is easily matched with the external circuit.
【００１８】また、このパッケージ構造体を回路基板に
載置して裏面側信号ラインと回路基板上の配線パターン
をハンダ等で接続することができ容易に表面実装が可能
となる。Further, by mounting this package structure on a circuit board and connecting the rear surface side signal line and the wiring pattern on the circuit board with solder or the like, surface mounting can be easily performed.
【図１】パッケージ構造体を示す斜視図である。FIG. 1 is a perspective view showing a package structure.
【図２】図１のII−II断面図である。FIG. 2 is a sectional view taken along the line II-II in FIG.
【図３】突出部の変形例を示す斜視図である。FIG. 3 is a perspective view showing a modified example of a protrusion.
【図４】絶縁基板を２枚重ねにした場合を示す断面図で
ある。FIG. 4 is a cross-sectional view showing a case where two insulating substrates are stacked.
【図５】セラミック製のキャップを使用した場合を示す
断面図である。FIG. 5 is a cross-sectional view showing a case where a ceramic cap is used.
【図６】キャップで被冠される前の、従来のパッケージ
構造体を示した図である。FIG. 6 shows a conventional packaging structure before it is capped.
【図７】図６に示す基板にキャップが被冠された場合を
示す断面図である。7 is a cross-sectional view showing a case where a cap is capped on the substrate shown in FIG.
【図８】従来の他のパッケージ構造体を示す斜視図であ
る。FIG. 8 is a perspective view showing another conventional package structure.
４０ パッケージ構造体 ４２ 半導体チップ ４４ 絶縁基板 ４６ 表面側信号ライン ４８ 表面側グランドパターン ５０ 裏面側信号ライン ５２ 裏面側グランドパターン ５４ 導電性キャップ ５６、５８ スルーホール 40 Package Structure 42 Semiconductor Chip 44 Insulating Substrate 46 Front Side Signal Line 48 Front Side Ground Pattern 50 Back Side Signal Line 52 Back Side Ground Pattern 54 Conductive Cap 56, 58 Through Hole
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/50 Ｍ 9272−4Ｍ Ｈ０１Ｐ 3/08 7352−4Ｍ Ｈ０１Ｌ 23/14 Ｃ (72)発明者 谷所 博明 埼玉県秩父郡横瀬町大字横瀬2270番地 三 菱マテリアル株式会社セラミックス研究所 内 (72)発明者 古屋田 栄 埼玉県秩父郡横瀬町大字横瀬2270番地 三 菱マテリアル株式会社セラミックス研究所 内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical indication location H01L 23/50 M 9272-4M H01P 3/08 7352-4M H01L 23/14 C (72) Inventor Hiroaki Tanisho 2270 Yokoze, Yokose-cho, Chichibu-gun, Saitama Sanritsu Materials Co., Ltd., Ceramics Laboratory (72) Inventor Sakae Furuyada 2270 Yokose, Yokose-cho, Chichibu-gun, Saitama Sanritsu Material Co., Ltd.
Claims (1)
１のスルーホールとグランド用の第２のスルーホールと
を有する絶縁基板、 前記絶縁基板の裏面に形成された裏面側グランドパター
ン、 前記絶縁基板の表面の周縁部を含む領域に形成され前記
第２のスルーホール内の導体を介して前記裏面側グラン
ドパターンと接続された表面側グランドパターン、 前記絶縁基板の表面に形成され前記半導体チップの入力
端子又は出力端子と接続された、前記表面側グランドパ
ターン及び／又は前記裏面側グランドパターンとの間で
伝送線路を形成する表面側信号ライン、 前記絶縁基板の裏面に形成され前記第１のスルーホール
内の導体を介して前記表面側信号ラインと接続された、
前記表面側グランドパターンとの間でマイクロストリッ
プラインを形成する裏面側信号ライン、および前記絶縁
基板上の前記半導体チップと前記表面側信号ラインとを
被冠し前記表面側グランドパターンと接続された導電性
キャップを備えたことを特徴とするパッケージ構造体。1. A semiconductor chip, an insulating substrate having a first through hole for a signal line and a second through hole for a ground, the semiconductor chip being mounted on the front surface, the insulating substrate being formed on a back surface of the insulating substrate. A rear surface side ground pattern, a front surface side ground pattern formed in a region including a peripheral portion of a surface of the insulating substrate and connected to the rear surface side ground pattern via a conductor in the second through hole, the insulating substrate A front surface side signal line which is formed on the front surface of the semiconductor chip and is connected to an input terminal or an output terminal of the semiconductor chip and which forms a transmission line between the front surface side ground pattern and / or the back surface side ground pattern; Connected to the front surface side signal line via a conductor in the first through hole formed on the back surface,
A backside signal line that forms a microstrip line between the frontside ground pattern and a conductive material that covers the semiconductor chip on the insulating substrate and the frontside signal line and is connected to the frontside ground pattern. A package structure having a sex cap.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3331042A JPH05166965A (en) | 1991-12-16 | 1991-12-16 | Package structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3331042A JPH05166965A (en) | 1991-12-16 | 1991-12-16 | Package structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166965A true JPH05166965A (en) | 1993-07-02 |
Family
ID=18239190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3331042A Withdrawn JPH05166965A (en) | 1991-12-16 | 1991-12-16 | Package structure |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05166965A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6441471B1 (en) * | 2000-12-27 | 2002-08-27 | Kyocera Corporation | Wiring substrate for high frequency applications |
| US7560811B2 (en) | 2005-12-08 | 2009-07-14 | Yamaha Corporation | Semiconductor device |
| US7619489B2 (en) | 1999-09-20 | 2009-11-17 | Nec Corporation | Semiconductor integrated circuit |
-
1991
- 1991-12-16 JP JP3331042A patent/JPH05166965A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7619489B2 (en) | 1999-09-20 | 2009-11-17 | Nec Corporation | Semiconductor integrated circuit |
| US8178974B2 (en) | 1999-09-20 | 2012-05-15 | Nec Corporation | Microstrip structure including a signal line with a plurality of slit holes |
| US6441471B1 (en) * | 2000-12-27 | 2002-08-27 | Kyocera Corporation | Wiring substrate for high frequency applications |
| US7560811B2 (en) | 2005-12-08 | 2009-07-14 | Yamaha Corporation | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |