JPH05166941A - Semiconductor self-alignment contact structure and manufacture thereof - Google Patents
Semiconductor self-alignment contact structure and manufacture thereofInfo
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- JPH05166941A JPH05166941A JP33238091A JP33238091A JPH05166941A JP H05166941 A JPH05166941 A JP H05166941A JP 33238091 A JP33238091 A JP 33238091A JP 33238091 A JP33238091 A JP 33238091A JP H05166941 A JPH05166941 A JP H05166941A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体セルフアライン
・コンタクト構造および製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor self-aligned contact structure and a manufacturing method.
【0002】[0002]
【従来の技術】半導体デバイスにおいて、2つの異なる
第1と第2の導体層を分離する絶縁体層に開口されたコ
ンタクトホールには、第3の導体が充填されてコンタク
トホール・プラグが形成され、コンタクトホール・プラ
グが第1と第2の導体層の間を電気的に接続する。2. Description of the Related Art In a semiconductor device, a contact hole opened in an insulating layer separating two different first and second conductor layers is filled with a third conductor to form a contact hole plug. , Contact hole plugs electrically connect between the first and second conductor layers.
【0003】現在のコンタクトホール・プラグおよびメ
タライゼーション・デバイスは、化学気相成長法(CV
D)で堆積されたポリシリコン,タングステン,または
窒化チタンのプラグを有している。プラグは、コンタク
トホールを充填し、プラグの底面を通じて基板に電気的
に接触する。さらに、コンタクトホール・プラグを被覆
するメタライゼーション層を有し、プラグの上面を通じ
てプラグに電気的に接触する。Current contact hole plugs and metallization devices use chemical vapor deposition (CV).
D) with polysilicon, tungsten, or titanium nitride plugs deposited. The plug fills the contact hole and makes electrical contact with the substrate through the bottom surface of the plug. In addition, it has a metallization layer covering the contact hole plug and makes electrical contact to the plug through the top surface of the plug.
【0004】[0004]
【発明が解決しようとする課題】半導体デバイスの最小
寸法が0.5μm以下になると、コンタクトホール寸法
と、種々の層間のリソグラフィ位置合せの最大許容誤差
との両方が極端に小さくなる。例えば、256Mbit
DRAMデバイスでは、コンタクトホールの最小寸法
が約0.25μmであり、0.05μm以下の位置合せ
許容誤差が必要である。このような小さなコンタクトホ
ールの寸法および許容誤差は、従来のフォトリソグラフ
ィでは達成できないので、セルフアライン・コンタクト
・プロセスを用いる。このプロセスにおいては、大きな
コンタクトホールが下部パターン上に開口され、この下
部パターンはコンタクトホール・エッチングの際にマス
クとして作用する。このコンタクトホールは、下部パタ
ーンの間でエッチングされるので、セルフアラインであ
ると言われている。エッチング停止層は、コンタクトホ
ール・エッチングの際に下部パターンがエッチングされ
ないように保護し、このプロセスに重要な役割を果た
す。ポリシリコンはこの目的に最も適した物質である。
しかし、ポリシリコン・エッチング停止層の付加的厚み
は、ウェハ上のパターンの段差の高さを大きくし、これ
が表面の平坦化を困難にする。さらに、コンタクトホー
ル内のポリシリコン・エッチング停止層の表面は、コン
タクトホール・プラグに短絡してしまう。これを防止す
るために、薄いSiO2 層をコンタクトホールの側壁に
堆積しなければならず、これによってコンタクトホール
の直径は縮小し、プラグ抵抗およびプラグと導体層間の
接触抵抗の両方が増大する。When the minimum dimensions of semiconductor devices are less than 0.5 μm, both the contact hole dimensions and the maximum tolerance for lithographic alignment between the various layers are extremely small. For example, 256 Mbit
In DRAM devices, the minimum contact hole size is about 0.25 μm, requiring alignment tolerances of 0.05 μm or less. Since such small contact hole dimensions and tolerances cannot be achieved by conventional photolithography, a self-aligned contact process is used. In this process, large contact holes are opened above the lower pattern, which acts as a mask during contact hole etching. This contact hole is said to be self-aligned because it is etched between the lower patterns. The etch stop layer protects the underlying pattern from being etched during contact hole etching and plays an important role in this process. Polysilicon is the most suitable material for this purpose.
However, the additional thickness of the polysilicon etch stop layer increases the pattern step height on the wafer, which makes surface planarization difficult. Furthermore, the surface of the polysilicon etch stop layer within the contact hole shorts to the contact hole plug. To prevent this, a thin SiO 2 layer must be deposited on the sidewalls of the contact holes, which reduces the diameter of the contact holes and increases both the plug resistance and the contact resistance between the plug and the conductor layer.
【0005】本発明の目的は、このような問題を解決し
た半導体セルフアライン・コンタクト構造および製造方
法を提供することにある。An object of the present invention is to provide a semiconductor self-aligned contact structure and a manufacturing method which solve the above problems.
【0006】[0006]
【課題を解決するための手段】本発明の半導体セルフア
ライン・コンタクト構造は、半導体基板と、前記半導体
基板の表面に形成された不純物ドープ・シリコンの第1
の導体層と、前記第1の導体層を被覆する第1の絶縁体
層と、前記第1の絶縁体層上に形成され、チタンまたは
チタン・カプセル充填導電物質の第2の導体層よりなる
パターンと、前記第2の導体層のパターンの上面および
側面に形成された酸化チタンの第2絶縁体層と、前記第
2の導体層のパターンを被覆する第3の絶縁体層と、前
記第2の導体層のパターンの間に存在し、前記第1およ
び第3の絶縁体層を通り前記第1の導体層に伸びるコン
タクトホールと、前記コンタクトホールに充填する第3
の導体層とを有する。A semiconductor self-aligned contact structure of the present invention is a semiconductor substrate and a first impurity-doped silicon layer formed on the surface of the semiconductor substrate.
A conductor layer, a first insulator layer covering the first conductor layer, and a second conductor layer of titanium or titanium-encapsulated conductive material formed on the first insulator layer. A pattern, a second insulator layer of titanium oxide formed on the upper and side surfaces of the pattern of the second conductor layer, a third insulator layer that covers the pattern of the second conductor layer, and the third insulator layer. A contact hole existing between the patterns of the second conductor layer and extending to the first conductor layer through the first and third insulator layers; and a third hole filling the contact hole.
And a conductor layer of.
【0007】また、本発明の半導体コンタクトホール構
造製造方法は、単結晶シリコン基板内に不純物ドープ・
シリコンの第1の導体層を形成するステップと、前記基
板上に第1の絶縁体層を堆積するステップと、前記第1
の絶縁体層上にチタンまたはチタン・カプセル充填導電
物質の第2の導体層を堆積し、エッチングしてパターン
を形成するステップと、前記パターンを酸素中でアニー
ルして、前記パターンの上面および側面に酸化チタンの
第2の絶縁体層を形成するステップと、第3の絶縁体層
を前記パターン上に堆積するステップと、前記パターン
の端にオーバラップするコンタクトホールを、前記第2
の絶縁体層をそのまま残して前記第1および第3の絶縁
体層内に前記第1の導体層までエッチングするステップ
と、前記コンタクトホールを第3の導体層で充填するス
テップとを含む。Further, according to the method of manufacturing a semiconductor contact hole structure of the present invention, the single crystal silicon substrate is doped with impurities.
Forming a first conductor layer of silicon; depositing a first insulator layer on the substrate;
Depositing a second conductor layer of titanium or titanium encapsulating conductive material on the insulator layer and etching to form a pattern; and annealing the pattern in oxygen to form top and side surfaces of the pattern. Forming a second insulator layer of titanium oxide on the substrate, depositing a third insulator layer on the pattern, and forming contact holes overlapping the edges of the pattern with the second insulator layer.
And etching the first conductor layer to the first conductor layer while leaving the insulator layer as it is, and filling the contact hole with the third conductor layer.
【0008】さらに、前記チタンまたはチタン・カプセ
ル充填導電物質を被覆する酸化チタンは、前記チタンま
たはチタン・カプセル充填導電物質を、600〜800
℃の酸素中でアニールすることにより形成する。Further, the titanium oxide coating the titanium or the titanium-capsule-filled conductive material contains 600 to 800 of the titanium or titanium-capsule-filled conductive material.
It is formed by annealing in oxygen at ℃.
【0009】[0009]
【作用】チタン・パターンの上面または側面の酸化チタ
ン層は2つの目的に貢献する。第1の目的は、エッチン
グ停止層として、コンタクトホール・エッチング工程中
に下部導体がエッチングされないように保護することで
ある。第2の目的は、絶縁体層として、コンタクトホー
ルを充填し基板に電気的コンタクトを形成するプラグか
ら、コンタクトホールの側面の導体領域を電気的に分離
するように働くことである。酸化チタンは、絶縁体なの
でポリシリコンに対して好適である。なぜなら、導体に
接続されないまま残されたポリシリコンは、非接地また
は“浮遊”面として、デバイス動作の際に静電結合効果
をもたらすからである。The titanium oxide layer on the top or side of the titanium pattern serves two purposes. The first purpose is as an etch stop layer to protect the lower conductor from being etched during the contact hole etching process. A second purpose is to act as an insulator layer to electrically isolate the conductor regions on the sides of the contact holes from the plugs that fill the contact holes and make electrical contacts to the substrate. Titanium oxide is an insulator and is suitable for polysilicon. This is because the polysilicon left unconnected to the conductor, as an ungrounded or "floating" surface, provides a capacitive coupling effect during device operation.
【0010】[0010]
【実施例】発明の実施例を図面を参照して説明する。図
1および図2は、本発明の半導体セルフアライン・コン
タクト構造の一実施例およびその製造方法を示す図であ
る。製造方法を説明しながら、その構造を明らかにす
る。Embodiments of the present invention will be described with reference to the drawings. 1 and 2 are views showing an embodiment of a semiconductor self-aligned contact structure of the present invention and a manufacturing method thereof. The structure will be clarified while explaining the manufacturing method.
【0011】まず、図1(a)に示すように、シリコン
基板1に、砒素注入によってドープされた第1の導体層
2を形成し、続いてSiO2 よりなる第1の絶縁体層3
によって被覆する。First, as shown in FIG. 1A, a first conductor layer 2 doped by arsenic implantation is formed on a silicon substrate 1, and then a first insulator layer 3 made of SiO 2 is formed.
To cover.
【0012】次に図1(b)に示すように、チタンより
なる第2の導体層4を、SiO2 層3上にスパッタリン
グする。続いて、レジスト(図示せず)を塗布し、リソ
グラフィ技術によってレジストにパターンを規定し、反
応性イオン・エッチングによってチタン層をエッチング
する。Next, as shown in FIG. 1B, a second conductor layer 4 made of titanium is sputtered on the SiO 2 layer 3. Subsequently, a resist (not shown) is applied, a pattern is defined in the resist by a lithographic technique, and the titanium layer is etched by reactive ion etching.
【0013】次に図1(c)に示すように、600℃の
急速熱処理チャンバ内の酸素中でパターンをアニールす
ることにより、チタン・パターンの上面および側面に酸
化チタンよりなる第2の絶縁体層5を形成する。次に図
2(d)に示すように、SiO2 よりなる第3の絶縁体
層6をこのパターン上に堆積する。Next, as shown in FIG. 1C, the pattern is annealed in oxygen in a rapid thermal processing chamber at 600 ° C. to form a second insulator of titanium oxide on the top and side surfaces of the titanium pattern. Form layer 5. Next, as shown in FIG. 2D, a third insulator layer 6 made of SiO 2 is deposited on this pattern.
【0014】次に図2(e)に示すように、レジスト
(図示せず)を塗布し、リソグラフィ技術によってチタ
ン・パターンにオーバラップするコンタクトホール・パ
ターンを規定し、チタン・パターン間の第3の絶縁体層
6をエッチングし、さらにチタン・パターンの下の第1
の絶縁体層3を第1の導体層2までエッチングしてコン
タクトホール7を開口する。このエッチングはチタン・
パターンを覆う第2の絶縁体層5で停止する。Next, as shown in FIG. 2E, a resist (not shown) is applied, and a contact hole pattern which overlaps the titanium pattern is defined by a lithographic technique, and a third hole between the titanium patterns is defined. The insulator layer 6 of the
The insulating layer 3 is etched to the first conductor layer 2 to open the contact hole 7. This etching is titanium
Stop at the second insulator layer 5 covering the pattern.
【0015】最後に、図2(f)に示すように、コンタ
クトホール7を、燐ドープ・ポリシリコンの第3の導体
層8で充填する。Finally, as shown in FIG. 2 (f), the contact hole 7 is filled with a third conductor layer 8 of phosphorus-doped polysilicon.
【0016】以上のように本実施例によれば、最小寸法
より大きな寸法でレジストに規定されたコンタクトホー
ルであって、酸化チタン・エッチング停止層で被覆され
た下部導体パターンをマスクとして用い、そのパターン
の間でコンタクトホール・エッチングを行って、酸化チ
タン絶縁体に対して“セルフアライン”コンタクトを持
ち、酸化チタン絶縁体は下部導体パターンをコンタクト
ホール・プラグから電気的に分離させているコンタクト
ホールが形成される。As described above, according to this embodiment, the contact hole defined in the resist with a size larger than the minimum size, which is covered with the titanium oxide / etching stop layer, is used as a mask, Contact holes are etched between the patterns to provide "self-aligned" contacts to the titanium oxide insulator, which insulates the lower conductor pattern electrically from the contact hole plugs. Is formed.
【0017】[0017]
【発明の効果】本発明のセルフアライン・コンタクト構
造および製造方法は、現在のウェハ製造工程に適合す
る。なぜなら、チタンが一般に、アルミニウムの下の障
壁層として用いられているからである。チタンの急速な
酸化は、導体パターンの表面に、コンタクトホール・エ
ッチングの際のエッチング停止層として、およびコンタ
クトホール・プラグから導体パターンを分離する絶縁体
として作用する、薄い絶縁体を形成することができる。The self-aligned contact structure and fabrication method of the present invention are compatible with current wafer fabrication processes. This is because titanium is commonly used as a barrier layer under aluminum. The rapid oxidation of titanium can form a thin insulator on the surface of the conductor pattern that acts as an etch stop layer during contact hole etching and as an insulator that separates the conductor pattern from the contact hole plug. it can.
【図1】半導体セルフアライン・コンタクト構造の製造
方法を示す図であり、(a)は拡散層および第1の絶縁
体層を形成する工程を、(b)はチタン層上に導体パタ
ーンをエッチングする工程を、(c)はチタン・パター
ンの表面に酸化チタン層を形成する工程を示している。FIG. 1 is a diagram showing a method of manufacturing a semiconductor self-aligned contact structure, in which (a) shows a step of forming a diffusion layer and a first insulator layer, and (b) shows a conductive pattern on a titanium layer. (C) shows the step of forming a titanium oxide layer on the surface of the titanium pattern.
【図2】半導体セルフアライン・コンタクト構造の製造
方法を示す図であり、(d)は酸化チタンが被覆された
チタン・パターンに第2の絶縁体層を堆積する工程を、
(e)はチタン・パターンの間に、第2および第1の絶
縁体層を通るコンタクトホールをエッチングする工程
を、(f)はコンタクトホールに燐ドープ・ポリシリコ
ンを充填する工程を示している。FIG. 2 is a diagram showing a method of manufacturing a semiconductor self-aligned contact structure, in which (d) shows a step of depositing a second insulator layer on a titanium pattern coated with titanium oxide,
(E) shows a step of etching a contact hole passing through the second and first insulator layers between titanium patterns, and (f) shows a step of filling the contact hole with phosphorus-doped polysilicon. .
【符号の説明】 1 半導体基板 2 第1の導体層 3 第1の絶縁体層 4 第2の導体層 5 第2の絶縁体層 6 第3の絶縁体層 7 コンタクトホール 8 第3の導体層[Description of Reference Signs] 1 semiconductor substrate 2 first conductor layer 3 first insulator layer 4 second conductor layer 5 second insulator layer 6 third insulator layer 7 contact hole 8 third conductor layer
Claims (3)
コンの第1の導体層と、 前記第1の導体層を被覆する第1の絶縁体層と、 前記第1の絶縁体層上に形成され、チタンまたはチタン
・カプセル充填導電物質の第2の導体層よりなるパター
ンと、 前記第2の導体層のパターンの上面および側面に形成さ
れた酸化チタンの第2の絶縁体層と、 前記第2の導体層のパターンを被覆する第3の絶縁体層
と、 前記第2の導体層のパターンの間に存在し、前記第1お
よび第3の絶縁体層を通り前記第1の導体層に伸びるコ
ンタクトホールと、 前記コンタクトホールに充填する第3の導体層とを有す
る半導体セルフアライン・コンタクト構造。1. A semiconductor substrate, a first conductor layer of impurity-doped silicon formed on the surface of the semiconductor substrate, a first insulator layer covering the first conductor layer, and the first conductor layer. A pattern of a second conductor layer of titanium or a titanium-encapsulated conductive material formed on the insulator layer, and a second layer of titanium oxide formed on the top and side surfaces of the pattern of the second conductor layer. An insulator layer, a third insulator layer that covers the pattern of the second conductor layer, and a pattern that exists between the second conductor layer and passes through the first and third insulator layers. A semiconductor self-aligned contact structure having a contact hole extending to the first conductor layer and a third conductor layer filling the contact hole.
リコンの第1の導体層を形成するステップと、 前記基板上に第1の絶縁体層を堆積するステップと、 前記第1の絶縁体層上にチタンまたはチタン・カプセル
充填導電物質の第2の導体層を堆積し、エッチングして
パターンを形成するステップと、 前記パターンを酸素中でアニールして、前記パターンの
上面および側面に酸化チタンの第2の絶縁体層を形成す
るステップと、 第3の絶縁体層を前記パターン上に堆積するステップ
と、 前記パターンの端にオーバラップするコンタクトホール
を、前記第2の絶縁体層をそのまま残して前記第1およ
び第3の絶縁体層内に前記第1の導体層までエッチング
するステップと、 前記コンタクトホールを第3の導体層で充填するステッ
プとを含む半導体セルフアライン・コンタクト製造方
法。2. A step of forming a first conductor layer of impurity-doped silicon in a single crystal silicon substrate, a step of depositing a first insulator layer on the substrate, and a step of depositing the first insulator layer. Depositing a second conductor layer of titanium or titanium encapsulating conductive material thereon and etching to form a pattern; and annealing the pattern in oxygen to form titanium oxide on the top and side surfaces of the pattern. Forming a second insulator layer, depositing a third insulator layer on the pattern, and leaving contact holes overlapping the edges of the pattern in the second insulator layer. Etching the first conductor layer into the first and third insulator layers, and filling the contact hole with the third conductor layer. Conductor self-aligned contact manufacturing method.
電物質を被覆する酸化チタンは、前記チタンまたはチタ
ン・カプセル充填導電物質を、600〜800℃の酸素
中でアニールすることにより形成する、請求項2記載の
半導体セルフアライン・コンタクト製造方法。3. The titanium oxide coating the titanium or titanium encapsulating conductive material is formed by annealing the titanium or titanium encapsulating conductive material in oxygen at 600 to 800 ° C. A method of manufacturing a semiconductor self-aligned contact as described.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33238091A JPH05166941A (en) | 1991-12-17 | 1991-12-17 | Semiconductor self-alignment contact structure and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33238091A JPH05166941A (en) | 1991-12-17 | 1991-12-17 | Semiconductor self-alignment contact structure and manufacture thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05166941A true JPH05166941A (en) | 1993-07-02 |
Family
ID=18254320
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33238091A Pending JPH05166941A (en) | 1991-12-17 | 1991-12-17 | Semiconductor self-alignment contact structure and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05166941A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100248142B1 (en) * | 1996-12-20 | 2000-03-15 | 김영환 | Method of fabricating semiconductor device |
EP1267397A1 (en) * | 2001-06-11 | 2002-12-18 | Infineon Technologies SC300 GmbH & Co. KG | Semiconductor device with self-aligned contact and method for manufacturing said device |
-
1991
- 1991-12-17 JP JP33238091A patent/JPH05166941A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100248142B1 (en) * | 1996-12-20 | 2000-03-15 | 김영환 | Method of fabricating semiconductor device |
EP1267397A1 (en) * | 2001-06-11 | 2002-12-18 | Infineon Technologies SC300 GmbH & Co. KG | Semiconductor device with self-aligned contact and method for manufacturing said device |
US6784553B2 (en) | 2001-06-11 | 2004-08-31 | Infineon Technologies Sc300 Gmbh & Co. Kg | Semiconductor device with self-aligned contact and method for manufacturing the device |
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