JPH05165792A - タイマ同期化方式 - Google Patents
タイマ同期化方式Info
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- JPH05165792A JPH05165792A JP3331045A JP33104591A JPH05165792A JP H05165792 A JPH05165792 A JP H05165792A JP 3331045 A JP3331045 A JP 3331045A JP 33104591 A JP33104591 A JP 33104591A JP H05165792 A JPH05165792 A JP H05165792A
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- JP
- Japan
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- timer
- network
- processors
- packet
- processor
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Abstract
(57)【要約】
【目的】 マルチプロセッサシステムのタイマ同期化方
式に関し、各プロセッサ（ＰＥ）のタイマの時刻間の誤
差を小さくし、各ＰＥの事象の記録のデバッグおよびチ
ューニングを容易にすることを目的とする。 【構成】 データ転送のための立ち上りおよびスループ
ットがいずれも大きい第１のネットワークと、スループ
ット、立ち上り共に小さい第２のネットワークで各ＰＥ
間を接続し、第１のネットワークを通じて各プロセッサ
にタイマ設定値を転送し、転送が終了した後第２のネッ
トワークを通じて全プロセッサに対してトリガを送り、
タイマに時刻設定データを一斉にセットさせるように構
成する。
式に関し、各プロセッサ（ＰＥ）のタイマの時刻間の誤
差を小さくし、各ＰＥの事象の記録のデバッグおよびチ
ューニングを容易にすることを目的とする。 【構成】 データ転送のための立ち上りおよびスループ
ットがいずれも大きい第１のネットワークと、スループ
ット、立ち上り共に小さい第２のネットワークで各ＰＥ
間を接続し、第１のネットワークを通じて各プロセッサ
にタイマ設定値を転送し、転送が終了した後第２のネッ
トワークを通じて全プロセッサに対してトリガを送り、
タイマに時刻設定データを一斉にセットさせるように構
成する。
Description
【０００１】
【産業上の利用分野】航空宇宙技術における空気力学的
シミュレーション等、各種の分野においては、近い将
来、計算機の演算速度を現在の１００倍以上に向上しな
ければ所期の目的が達成されなくなると言われており、
計算機の演算速度の飛躍的な向上が要求されている。
シミュレーション等、各種の分野においては、近い将
来、計算機の演算速度を現在の１００倍以上に向上しな
ければ所期の目的が達成されなくなると言われており、
計算機の演算速度の飛躍的な向上が要求されている。
【０００２】上記要求に応ずるためには、多数のプロセ
ッサをネットワークによって結合し、並列演算を行わせ
るマルチプロセッサシステムが必須とされ開発が進めら
れている。
ッサをネットワークによって結合し、並列演算を行わせ
るマルチプロセッサシステムが必須とされ開発が進めら
れている。
【０００３】上記マルチプロセッサシステムにおいて
は、各プロセッサはプロセッサエレメントＰＥと呼ばれ
る。マルチプロセッサシステムには、各ＰＥが主記憶を
共用する共用メモリ型と各ＰＥがそれぞれ固有の主記憶
（ローカルメモリ）を有する分散メモリ型とがある。
は、各プロセッサはプロセッサエレメントＰＥと呼ばれ
る。マルチプロセッサシステムには、各ＰＥが主記憶を
共用する共用メモリ型と各ＰＥがそれぞれ固有の主記憶
（ローカルメモリ）を有する分散メモリ型とがある。
【０００４】分散メモリ型マルチプロセッサシステム
は、多数の演算が並列実行可能であること、メモリアク
セスタイムの短縮が可能なこと、システム全体として高
いスループットが得られること等の利点を有し、大規模
なシミュレーションのための計算システムとしては最適
と考えられている。
は、多数の演算が並列実行可能であること、メモリアク
セスタイムの短縮が可能なこと、システム全体として高
いスループットが得られること等の利点を有し、大規模
なシミュレーションのための計算システムとしては最適
と考えられている。
【０００５】多数のＰＥからなるマルチプロセッサシス
テムによって大規模なシミュレーションを行うには、各
ＰＥに別々の処理を並列に行わせる。各ＰＥの処理は相
互に密接な関係を有するので、シミュレーション実行中
の各ＰＥ間の時間を合わせるチューニングおよびシミュ
レーション後に各プロセッサの事象間の対応付けを行う
ためのデバッグ作業が重要である。
テムによって大規模なシミュレーションを行うには、各
ＰＥに別々の処理を並列に行わせる。各ＰＥの処理は相
互に密接な関係を有するので、シミュレーション実行中
の各ＰＥ間の時間を合わせるチューニングおよびシミュ
レーション後に各プロセッサの事象間の対応付けを行う
ためのデバッグ作業が重要である。
【０００６】そのため、各ＰＥはそれぞれ固有のタイマ
を保有しており、各ＰＥでの事象の記録をタイムスタン
プ（タイマ値）と共にメモリに保存する。全ＰＥのタイ
マはシステムの立ち上り時等に標準時刻に合わせてセッ
ト（タイマ同期化）される。
を保有しており、各ＰＥでの事象の記録をタイムスタン
プ（タイマ値）と共にメモリに保存する。全ＰＥのタイ
マはシステムの立ち上り時等に標準時刻に合わせてセッ
ト（タイマ同期化）される。
【０００７】
【従来の技術】従来のマルチプロセッサシステムにおい
て、各ＰＥは、ＰＥ間のバスのバイト幅が広く汎用的で
あるがデータ転送のための手順が複雑な多段スイッチネ
ットワーク、例えば、クロスバー網によって相互に接続
されていた。このような多段スイッチネットワークはス
ループットは大きいがデータ転送の立ち上りが大きい。
て、各ＰＥは、ＰＥ間のバスのバイト幅が広く汎用的で
あるがデータ転送のための手順が複雑な多段スイッチネ
ットワーク、例えば、クロスバー網によって相互に接続
されていた。このような多段スイッチネットワークはス
ループットは大きいがデータ転送の立ち上りが大きい。
【０００８】図４は従来のマルチプロセッサシステムの
タイマ同期化方式を示す。図４において、Ｎ個のＰＥ１
−ｉ（ｉ＝１〜Ｎ）は、それぞれＣＰＵおよび主記憶
（ローカルメモリ）ＬＭを有し、それぞれのプログラム
によって独立に演算を実行する。各ＰＥ１−ｉ（ｉ＝１
〜Ｎ）は、パケットを送信するための送信線５−ｉおよ
びパケットを受信するための受信線６−ｉによってネッ
トワーク２と接続されている。
タイマ同期化方式を示す。図４において、Ｎ個のＰＥ１
−ｉ（ｉ＝１〜Ｎ）は、それぞれＣＰＵおよび主記憶
（ローカルメモリ）ＬＭを有し、それぞれのプログラム
によって独立に演算を実行する。各ＰＥ１−ｉ（ｉ＝１
〜Ｎ）は、パケットを送信するための送信線５−ｉおよ
びパケットを受信するための受信線６−ｉによってネッ
トワーク２と接続されている。
【０００９】ネットワーク２は、Ｎ行Ｎ列のクロスバー
網３を有する。クロスバー網３は、Ｎ行のバー、Ｎ列の
バー、および第ｉ行バーと第ｊ列バーの各交点に配列さ
れたスイッチ４ｉｊ（○印で示す）からなる。
網３を有する。クロスバー網３は、Ｎ行のバー、Ｎ列の
バー、および第ｉ行バーと第ｊ列バーの各交点に配列さ
れたスイッチ４ｉｊ（○印で示す）からなる。
【００１０】各スイッチ４ｉｊは制御信号によってオン
オフし、オンの時第ｉ行バーと第ｊ列バーとを接続し、
オフの時それ等を切断する。第ｉ行バーにはＰＥ１−ｉ
の送信線５−iが１対１で接続され、第ｊ列バーにはＰ
Ｅ１−ｊの受信線６−ｊが１対１で接続されている。
オフし、オンの時第ｉ行バーと第ｊ列バーとを接続し、
オフの時それ等を切断する。第ｉ行バーにはＰＥ１−ｉ
の送信線５−iが１対１で接続され、第ｊ列バーにはＰ
Ｅ１−ｊの受信線６−ｊが１対１で接続されている。
【００１１】ＰＥ１−ｉにおいてプログラム上でＰＥ１
−ｊの主記憶にアクセスするための命令が解読される
と、ネットワークコントロールに通報され、ネットワー
ク２のスイッチ４ｉｊがオンに制御される。その結果、
第ｉ行バーと第ｊ列バーが接続され、従って、ＰＥ１−
ｉからＰＥ１−ｊへのパケットの送信経路が形成され
る。例えば、スイッチ４1Nがオンとなると発信ＰＥ１−
１から受信ＰＥ１−Ｎへの送信経路が形成される。
−ｊの主記憶にアクセスするための命令が解読される
と、ネットワークコントロールに通報され、ネットワー
ク２のスイッチ４ｉｊがオンに制御される。その結果、
第ｉ行バーと第ｊ列バーが接続され、従って、ＰＥ１−
ｉからＰＥ１−ｊへのパケットの送信経路が形成され
る。例えば、スイッチ４1Nがオンとなると発信ＰＥ１−
１から受信ＰＥ１−Ｎへの送信経路が形成される。
【００１２】クロスバー網３は、ＰＥ１−ｉからＰＥ１
−ｊへのパケットの送信およびＰＥ１−ｋからＰＥ１−
１へのパケットの送信がｉ≠ｋおよびｊ≠１の条件で衝
突しないという特長がある。
−ｊへのパケットの送信およびＰＥ１−ｋからＰＥ１−
１へのパケットの送信がｉ≠ｋおよびｊ≠１の条件で衝
突しないという特長がある。
【００１３】図５は、ネットワーク２を通じて転送され
るパケットの形式を示す。図５において、パケット７
は、パケットヘッダ７Ａとボディデータ７Ｂとからな
る。
るパケットの形式を示す。図５において、パケット７
は、パケットヘッダ７Ａとボディデータ７Ｂとからな
る。
【００１４】パケットヘッダ７Ａは、パケットの転送先
ＰＥ番号、ボディデータの長さを示すボディ長、データ
の読み出しか書き込みかを示す転送命令コード、発信Ｐ
Ｅのデータ格納領域の先頭アドレスを示す送信ベースア
ドレス、受信ＰＥのデータ格納領域の先頭アドレスを示
す受信ベースアドレス等を含む。
ＰＥ番号、ボディデータの長さを示すボディ長、データ
の読み出しか書き込みかを示す転送命令コード、発信Ｐ
Ｅのデータ格納領域の先頭アドレスを示す送信ベースア
ドレス、受信ＰＥのデータ格納領域の先頭アドレスを示
す受信ベースアドレス等を含む。
【００１５】パケット７のボディ７Ｂは、ＩＰＬ（イニ
シャルプログラムロード）、タイマセット、Ｉ／Ｏ起動
等に必要な情報を含んでいる。ＰＥ１−ｉのタイマをセ
ットするためには、パケットヘッダ７Ａの命令コード部
にタイマセット命令のコードを格納し、ボディ７Ｂにタ
イマにセットすべき設定値を格納した上で、ＰＥ１−ｉ
へ送信する。
シャルプログラムロード）、タイマセット、Ｉ／Ｏ起動
等に必要な情報を含んでいる。ＰＥ１−ｉのタイマをセ
ットするためには、パケットヘッダ７Ａの命令コード部
にタイマセット命令のコードを格納し、ボディ７Ｂにタ
イマにセットすべき設定値を格納した上で、ＰＥ１−ｉ
へ送信する。
【００１６】ＰＥ１−ｉは、受信したパケット７Ａ内の
命令コードを解読することによりタイマセット命令であ
ることを知り、パケット７Ｂ内の設定値を自己のタイマ
にセットする。
命令コードを解読することによりタイマセット命令であ
ることを知り、パケット７Ｂ内の設定値を自己のタイマ
にセットする。
【００１７】
【発明が解決しようとする問題点】上記のように、各Ｐ
Ｅ間をクロスバー網３によって結合するマルチプロセッ
サシステムにおけるタイマ同期化はつぎのように行われ
ていた。
Ｅ間をクロスバー網３によって結合するマルチプロセッ
サシステムにおけるタイマ同期化はつぎのように行われ
ていた。
【００１８】まず一つのＰＥ、例えばＰＥ１−１をマス
タプロセッサとする。マスタプロセッサは他のＰＥ１−
２〜１−Ｎに対して順次タイマ情報を転送する。タイマ
情報を受領したＰＥは、自己のタイマを受領したタイマ
情報に従ってセットする。
タプロセッサとする。マスタプロセッサは他のＰＥ１−
２〜１−Ｎに対して順次タイマ情報を転送する。タイマ
情報を受領したＰＥは、自己のタイマを受領したタイマ
情報に従ってセットする。
【００１９】上記従来のタイマ同期化方式によれば、各
ＰＥ毎のパケットの作成に時間がかかる上に、各ＰＥの
タイマ情報受領時刻が異なるために、各ＰＥのタイマの
設定時刻間に誤差が生じていた。この誤差は、システム
内のＰＥの数が大きくなる程増加し、チューニングおよ
びデバッグ上問題となっていた。
ＰＥ毎のパケットの作成に時間がかかる上に、各ＰＥの
タイマ情報受領時刻が異なるために、各ＰＥのタイマの
設定時刻間に誤差が生じていた。この誤差は、システム
内のＰＥの数が大きくなる程増加し、チューニングおよ
びデバッグ上問題となっていた。
【００２０】本発明は、それぞれ時計を持つ多数のプロ
セッサからなるマルチプロセッサシステムにおいて、各
プロセッサの時刻を精密に合わせ、プログラムのデバッ
グおよびチューニングを容易にするタイマ同期化方式を
提供することを目的とする。
セッサからなるマルチプロセッサシステムにおいて、各
プロセッサの時刻を精密に合わせ、プログラムのデバッ
グおよびチューニングを容易にするタイマ同期化方式を
提供することを目的とする。
【００２１】
【課題を解決するための手段】本発明によるタイマ同期
化方式は、それぞれ独立のタイマを有する多数のプロセ
ッサからなるマルチプロセッサシステムにおいて、多数
のプロセッサ間を接続する、スループットが大で立ち上
りも大である第１の通信ネットワークと、多数のプロセ
ッサ間を接続する、スループットが小で立ち上りも小で
ある第２の通信ネットワークと、全プロセッサに対し
て、それぞれのタイマに設定すべき値を第１の通信ネッ
トワークを介して通知する手段と、各プロセッサのタイ
マに設定すべき値を通知し終った後、設定すべき値を各
プロセッサのタイマに設定させるトリガを第２の通信ネ
ットワークを介して供給する手段とを備えて構成され
る。
化方式は、それぞれ独立のタイマを有する多数のプロセ
ッサからなるマルチプロセッサシステムにおいて、多数
のプロセッサ間を接続する、スループットが大で立ち上
りも大である第１の通信ネットワークと、多数のプロセ
ッサ間を接続する、スループットが小で立ち上りも小で
ある第２の通信ネットワークと、全プロセッサに対し
て、それぞれのタイマに設定すべき値を第１の通信ネッ
トワークを介して通知する手段と、各プロセッサのタイ
マに設定すべき値を通知し終った後、設定すべき値を各
プロセッサのタイマに設定させるトリガを第２の通信ネ
ットワークを介して供給する手段とを備えて構成され
る。
【００２２】
【作用】上記構成により、まず多数のプロセッサに対し
て、立ち上りは遅いがスループットの大きい第１の通信
ネットワークを通じて、それぞれのタイマに設定すべき
値を通知する。
て、立ち上りは遅いがスループットの大きい第１の通信
ネットワークを通じて、それぞれのタイマに設定すべき
値を通知する。
【００２３】例えば、第１の通信ネットワークをクロス
バー網で構成した場合、一つのプロセッサをマスタと
し、このマスタプロセッサから他のプロセッサに対し
て、それぞれのタイマに設定すべき値を順次転送する。
バー網で構成した場合、一つのプロセッサをマスタと
し、このマスタプロセッサから他のプロセッサに対し
て、それぞれのタイマに設定すべき値を順次転送する。
【００２４】各プロセッサのタイマに設定すべき値を通
知し終った後、マスタプロセッサから第２の通信ネット
ワークを通じて、全プロセッサに対して、一斉にトリガ
を送り、全プロセッサのタイマに設定値をセットさせ
る。
知し終った後、マスタプロセッサから第２の通信ネット
ワークを通じて、全プロセッサに対して、一斉にトリガ
を送り、全プロセッサのタイマに設定値をセットさせ
る。
【００２５】第２の通信ネットワークはスループットが
小さいがトリガの送信には十分であり、また、転送の立
ち上りは小さいから各プロセッサのトリガ受信時刻間の
誤差は僅小である。従って、各プロセッサの時刻間の誤
差は僅小となる。
小さいがトリガの送信には十分であり、また、転送の立
ち上りは小さいから各プロセッサのトリガ受信時刻間の
誤差は僅小である。従って、各プロセッサの時刻間の誤
差は僅小となる。
【００２６】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。図１は、本発明によるタイマ同期化
方式の構成を示す。
て詳細に説明する。図１は、本発明によるタイマ同期化
方式の構成を示す。
【００２７】図１において、それぞれタイマを有するプ
ロセッサＰＥｉ（ｉ＝０〜Ｎ−１）は、ネットワークＮ
Ｗ１およびネットワークＮＷ２に接続される。
ロセッサＰＥｉ（ｉ＝０〜Ｎ−１）は、ネットワークＮ
Ｗ１およびネットワークＮＷ２に接続される。
【００２８】ネットワークＮＷ１は、スループットは大
きいがデータ転送のための立ち上りも大きいネットワー
ク、例えば、バスのバイト幅が広く、汎用的であるがデ
ータ転送のための手順が複雑で時間がかかる多段スイッ
チネットワークである。
きいがデータ転送のための立ち上りも大きいネットワー
ク、例えば、バスのバイト幅が広く、汎用的であるがデ
ータ転送のための手順が複雑で時間がかかる多段スイッ
チネットワークである。
【００２９】本実施例ではＮＷ１はクロスバー網を適用
する。クロスバー網は前述のように、ＰＥ間にバス幅の
大きい１対１のパケット転送経路を形成するのでスルー
プットは大きい。しかし、パケットの作成に時間がかか
り立ち上り時間が大きい。
する。クロスバー網は前述のように、ＰＥ間にバス幅の
大きい１対１のパケット転送経路を形成するのでスルー
プットは大きい。しかし、パケットの作成に時間がかか
り立ち上り時間が大きい。
【００３０】また、クロスバー網は一時に１対１のＰＥ
間接続しかできないため、全ＰＥへの情報転送（ブロー
ドキャスト）を行う場合には、各ＰＥのデータ受信時刻
間の差が大きい。
間接続しかできないため、全ＰＥへの情報転送（ブロー
ドキャスト）を行う場合には、各ＰＥのデータ受信時刻
間の差が大きい。
【００３１】ネットワークＮＷ２は、全ＰＥ間を少ない
本数の信号線によってＮ対Ｎで完全接続する。信号線の
本数は少ないのでスループットは小さいが、情報を全Ｐ
Ｅに対して極めて小さい立ち上り時間で転送することの
できる同期用ブロードキャストネットワークである。従
って、ネットワークＮＷ２による各ＰＥのデータ受信時
刻間の誤差は僅小である。
本数の信号線によってＮ対Ｎで完全接続する。信号線の
本数は少ないのでスループットは小さいが、情報を全Ｐ
Ｅに対して極めて小さい立ち上り時間で転送することの
できる同期用ブロードキャストネットワークである。従
って、ネットワークＮＷ２による各ＰＥのデータ受信時
刻間の誤差は僅小である。
【００３２】図２は、各ＰＥのタイマ同期化回路を示
す。タイマ同期化回路は、ネットワークＮＷ１およびＮ
Ｗ２にそれぞれ接続されるデータ転送部１０および２
０、データ転送部１０および２０に接続されるタイマ３
０、データ転送部２０およびタイマ３０に接続されるＣ
ＰＵ４０、ならびに、データ転送部１０およびＣＰＵ４
０に接続される主記憶５０を有する。
す。タイマ同期化回路は、ネットワークＮＷ１およびＮ
Ｗ２にそれぞれ接続されるデータ転送部１０および２
０、データ転送部１０および２０に接続されるタイマ３
０、データ転送部２０およびタイマ３０に接続されるＣ
ＰＵ４０、ならびに、データ転送部１０およびＣＰＵ４
０に接続される主記憶５０を有する。
【００３３】データ転送部１０は、ネットワークＮＷ１
からのパケットを受信するパケット受信制御部１１、パ
ケットに含まれる転送命令を解釈し実行する転送命令解
釈実行部１２、および、転送命令解釈実行部１２からの
転送命令の解釈によって主記憶５０へのアクセス（読み
出し又は書き込み）を制御する主記憶アクセス制御部１
３を有する。
からのパケットを受信するパケット受信制御部１１、パ
ケットに含まれる転送命令を解釈し実行する転送命令解
釈実行部１２、および、転送命令解釈実行部１２からの
転送命令の解釈によって主記憶５０へのアクセス（読み
出し又は書き込み）を制御する主記憶アクセス制御部１
３を有する。
【００３４】データ転送部２０は、ネットワークＮＷ２
からのパケットを受信するパケット受信制御部２１、パ
ケット受信制御部２１で受信されたパケット内の転送命
令を解釈し実行する転送命令解釈実行部２２、および、
転送命令解釈実行部２２で解釈された命令に基づきＣＰ
Ｕ４０へのアクセスを制御するＣＰＵアクセス制御部２
３を有する。
からのパケットを受信するパケット受信制御部２１、パ
ケット受信制御部２１で受信されたパケット内の転送命
令を解釈し実行する転送命令解釈実行部２２、および、
転送命令解釈実行部２２で解釈された命令に基づきＣＰ
Ｕ４０へのアクセスを制御するＣＰＵアクセス制御部２
３を有する。
【００３５】ネットワークＮＷ１からデータ転送部１０
に入力するパケットに含まれる命令がタイマの設定に関
する命令である時、転送命令解釈実行部１２はパケット
に含まれる時刻データを取り出し、タイマ３０へ送る。
タイマ３０はこの時刻データを保持する。
に入力するパケットに含まれる命令がタイマの設定に関
する命令である時、転送命令解釈実行部１２はパケット
に含まれる時刻データを取り出し、タイマ３０へ送る。
タイマ３０はこの時刻データを保持する。
【００３６】ネットワークＮＷ２からデータ転送部２０
に入力するパケットに含まれる命令がタイマ設定実行を
指示するものである時、転送命令解釈実行部２２はタイ
マ３０に対してタイマのカウント開始指示を出力する。
に入力するパケットに含まれる命令がタイマ設定実行を
指示するものである時、転送命令解釈実行部２２はタイ
マ３０に対してタイマのカウント開始指示を出力する。
【００３７】タイマ３０は転送命令解釈実行部２２から
のカウント開始指示を受領すると、保持している時刻デ
ータを開始時刻として計時を開始する。
のカウント開始指示を受領すると、保持している時刻デ
ータを開始時刻として計時を開始する。
【００３８】以下、本発明によるタイマ同期化方式の動
作例について説明する。図３は、ＰＥ０をマスタＰＥと
して、全ＰＥの時刻を同期化する場合のＰＥ０の動作を
示すフローチャートである。図３においてマスタＰＥ０
は、ネットワークＮＷ１を介して他のＰＥ１〜Ｎ−１に
対してタイマ設定値を含むパケットを順次送信する（Ｓ
１）。
作例について説明する。図３は、ＰＥ０をマスタＰＥと
して、全ＰＥの時刻を同期化する場合のＰＥ０の動作を
示すフローチャートである。図３においてマスタＰＥ０
は、ネットワークＮＷ１を介して他のＰＥ１〜Ｎ−１に
対してタイマ設定値を含むパケットを順次送信する（Ｓ
１）。
【００３９】パケットは、ヘッダのみからなり、受信Ｐ
Ｅ番号、タイマ設定命令コードおよびタイマ設定値（ゼ
ロ）を含む。送信ベースアドレスおよび受信ベースアド
レスは任意とする。
Ｅ番号、タイマ設定命令コードおよびタイマ設定値（ゼ
ロ）を含む。送信ベースアドレスおよび受信ベースアド
レスは任意とする。
【００４０】各受信ＰＥ１〜Ｎ−１は、パケットを受信
すると、命令コードをデコードし、タイマ設定命令であ
ることを知り、タイマ設定値０を保持する。
すると、命令コードをデコードし、タイマ設定命令であ
ることを知り、タイマ設定値０を保持する。
【００４１】最後のＰＥ（Ｎ−１）へのパケットの転送
を終了すると、マスタＰＥ０はネットワークＮＷ２を介
して、全ＰＥ（ＰＥ０も含む）に対してタイマ開始指示
を行う。全ＰＥはタイマ開始指示を受領すると、ＣＰＵ
４０の制御によって、タイマ設定値０をタイマにセット
する（Ｓ２）。
を終了すると、マスタＰＥ０はネットワークＮＷ２を介
して、全ＰＥ（ＰＥ０も含む）に対してタイマ開始指示
を行う。全ＰＥはタイマ開始指示を受領すると、ＣＰＵ
４０の制御によって、タイマ設定値０をタイマにセット
する（Ｓ２）。
【００４２】上述のように、第１段階でマスタＰＥから
他のＰＥに対してネットワークＮＷ１を通じて同一のタ
イマ設定値を順次通報し、全ＰＥに通報し終った時点
で、ネットワークＮＷ２を通じて全ＰＥに対してほぼ一
斉にタイマ設定のトリガを与えるので、全ＰＥはほぼ同
時に同一時刻から計時を開始し、従って各ＰＥの時刻間
の誤差は極めて小さいオーダーとなる。
他のＰＥに対してネットワークＮＷ１を通じて同一のタ
イマ設定値を順次通報し、全ＰＥに通報し終った時点
で、ネットワークＮＷ２を通じて全ＰＥに対してほぼ一
斉にタイマ設定のトリガを与えるので、全ＰＥはほぼ同
時に同一時刻から計時を開始し、従って各ＰＥの時刻間
の誤差は極めて小さいオーダーとなる。
【００４３】
【発明の効果】上述のように、本発明によれば、それぞ
れタイマを有する多数のプロセッサからなるマルチプロ
セッサシステムにおいて、プロセッサ間の時刻の誤差が
極めて小さいオーダーとなる。
れタイマを有する多数のプロセッサからなるマルチプロ
セッサシステムにおいて、プロセッサ間の時刻の誤差が
極めて小さいオーダーとなる。
【００４４】従って、多数のプロセッサにそれぞれ独自
のプログラムを並列に実行させるシミュレーション等に
おいて、各プロセッサの事象の記録の対応付けを行うた
めのデバッグ作業、ならびにシミュレータの性能向上の
ためのチューニング作業が容易になる。
のプログラムを並列に実行させるシミュレーション等に
おいて、各プロセッサの事象の記録の対応付けを行うた
めのデバッグ作業、ならびにシミュレータの性能向上の
ためのチューニング作業が容易になる。
【図１】本発明の構成を示す図である。
【図２】図１の各プロセッサの内部回路図である。
【図３】マスタプロセッサの動作を示すフローチャート
である。
である。
【図４】従来技術を示す図である。
【図５】パケットの構成を示す図である。
１−１〜１−Ｎ プロセッサ（ＰＥ） ２ ネットワーク ３ クロスバー網 ４ スイッチ ５−１〜５−Ｎ 送信線 ６−１〜６−Ｎ 受信線 ７ パケット ７Ａ パケットヘッダ ７Ｂ パケットボディ １０，２０ データ転送部 １１，２１ パケット受信制御部 １２，２２ 転送命令解釈実行部 １３ 主記憶アクセス制御部 ２３ ＣＰＵアクセス制御部 ３０ タイマ ４０ ＣＰＵ ５０ 主記憶 ＮＷ１，ＮＷ２ ネットワーク Ｓ１，Ｓ２ フローチャートのステップ ＰＥ０〜ＰＥ（Ｎ−１） プロセッサ
Claims (2)
- 【請求項１】 それぞれ独立のタイマを有する多数のプ
ロセッサからなるマルチプロセッサシステムにおいて、 前記多数のプロセッサ間を接続する、スループットが大
で立ち上りも大である第１の通信ネットワークと、 前記多数のプロセッサ間を接続する、比較的スループッ
トが小で立ち上りも小である第２の通信ネットワーク
と、 前記多数のプロセッサに対して、それぞれのタイマに設
定すべき値を第１の通信ネットワークを介して通知する
手段と、 各プロセッサのタイマに設定すべき値を通知し終った
後、前記設定すべき値を各プロセッサのタイマに設定さ
せるトリガを第２の通信ネットワークを介して供給する
手段とを備えることを特徴とするタイマ同期化方式。 - 【請求項２】 第１の通信ネットワークは、クロスバー
網を用いたネットワークである請求項１記載のタイマ同
期化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3331045A JPH05165792A (ja) | 1991-12-16 | 1991-12-16 | タイマ同期化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3331045A JPH05165792A (ja) | 1991-12-16 | 1991-12-16 | タイマ同期化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05165792A true JPH05165792A (ja) | 1993-07-02 |
Family
ID=18239226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3331045A Pending JPH05165792A (ja) | 1991-12-16 | 1991-12-16 | タイマ同期化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05165792A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140118600A (ko) * | 2013-03-29 | 2014-10-08 | 한국전자통신연구원 | 복수의 프로세서와 라인 인터페이스를 갖는 데이터 통신 시스템의 프로세서 시각 동기화 장치 및 그 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254364A (ja) * | 1984-05-31 | 1985-12-16 | Nec Corp | タイマ設定方式 |
| JPH02114360A (ja) * | 1988-10-24 | 1990-04-26 | Nec Corp | マルチプロセッサシステムにおけるクロック同期方法 |
| JPH03282959A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | マルチプロセッサシステム |
-
1991
- 1991-12-16 JP JP3331045A patent/JPH05165792A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254364A (ja) * | 1984-05-31 | 1985-12-16 | Nec Corp | タイマ設定方式 |
| JPH02114360A (ja) * | 1988-10-24 | 1990-04-26 | Nec Corp | マルチプロセッサシステムにおけるクロック同期方法 |
| JPH03282959A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | マルチプロセッサシステム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140118600A (ko) * | 2013-03-29 | 2014-10-08 | 한국전자통신연구원 | 복수의 프로세서와 라인 인터페이스를 갖는 데이터 통신 시스템의 프로세서 시각 동기화 장치 및 그 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980407 |