JPH05160272A - Manufacturing method of semiconductor device - Google Patents
Manufacturing method of semiconductor deviceInfo
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- JPH05160272A JPH05160272A JP34830691A JP34830691A JPH05160272A JP H05160272 A JPH05160272 A JP H05160272A JP 34830691 A JP34830691 A JP 34830691A JP 34830691 A JP34830691 A JP 34830691A JP H05160272 A JPH05160272 A JP H05160272A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、金属配線を絶縁膜の溝に埋め込んで半導
体装置を形成することに係る半導体装置の製造方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a semiconductor device in which a metal wiring is embedded in a groove of an insulating film to form a semiconductor device.
【０００２】[0002]
【従来の技術】新しい配線形成方法として、絶縁膜に溝
を掘り、その中に導体層を埋め込む方法が提案されてい
る。この方法を図７及び図８に基づいて説明する。な
お、図７及び図８は、この種配線形成の従来法を説明す
るための図であって、このうち、図７は、その形成工程
順に示した工程Ａ、Ｂの断面図であり、図８は、図７の
工程Ｂに続く工程Ｃ、Ｄの断面図である。2. Description of the Related Art As a new wiring forming method, a method has been proposed in which a groove is formed in an insulating film and a conductor layer is embedded therein. This method will be described with reference to FIGS. 7 and 8. 7 and 8 are views for explaining the conventional method of forming the seed wiring, of which FIG. 7 is a cross-sectional view of steps A and B shown in the order of the forming steps. 8 is a cross-sectional view of steps C and D following step B of FIG.
【０００３】まず、素子の作り込まれた半導体基板(40
1)上に例えばＢＰＳＧ膜(406)２μｍ成長し、配線パタ
ーンの溝(407)及び導通孔(408)を開孔する（図７工程
Ａ）。次に、例えばＡｌ系合金(409)1.0μｍを全面に被
着し（図７工程Ｂ）、レーザー照射により前記導通孔(4
08)及び溝(407)内部に埋め込む（図８工程Ｃ）。次に、
導通孔(408)及び溝(407)内部のみにＡｌ系合金(409)を
残すように、全面エッチバックを行い、配線を形成する
（図８工程Ｄ）。なお、図７、図８の工程Ａ〜Ｄにおい
て、402は拡散層、403はフィールド酸化膜、404はゲー
ト酸化膜、405はポリシリコンである。First, a semiconductor substrate (40
1) For example, a BPSG film (406) is grown to a thickness of 2 μm, and a groove (407) and a conduction hole (408) of a wiring pattern are opened (step A in FIG. 7). Next, for example, Al alloy (409) 1.0 μm is deposited on the entire surface (step B in FIG. 7), and the conduction hole (4
08) and the groove (407) are embedded (step C in FIG. 8). next,
The entire surface is etched back so that the Al-based alloy (409) is left only inside the conduction hole (408) and the groove (407) to form wiring (step D in FIG. 8). In steps A to D of FIGS. 7 and 8, 402 is a diffusion layer, 403 is a field oxide film, 404 is a gate oxide film, and 405 is polysilicon.
【０００４】この方法では、すでに配線と絶縁膜の高さ
が等しくなっているため、この上に通常のＣＶＤ酸化膜
を形成するだけで完全に平坦な層間膜、あるいは、カバ
ー膜が実現できる。なお、この従来法では、レーザーリ
フロー法によるものとして説明したが、埋め込み方法と
しては、Ｗ−ＣＶＤ＋エッチバック法やメカニカルケミ
カルポリシング法［VMIC Conference(June 11-12,1991)
ｐ144〜ｐ152参照］等を用いることもできる。According to this method, since the wiring and the insulating film are already equal in height, a completely flat interlayer film or a cover film can be realized only by forming a normal CVD oxide film on this. This conventional method has been described as a laser reflow method, but the embedding method may be a W-CVD + etchback method or a mechanical chemical polishing method [VMIC Conference (June 11-12, 1991).
See p144 to p152] and the like.
【０００５】[0005]
【発明が解決しようとする課題】ところで、上記従来法
の配線形成方法では、溝の深さを一定とすることが難し
いという問題点を有している。即ち、溝のエッチングを
絶縁膜の途中で止めているため、エッチング量の制御が
難しく、ウエハ内やウエハ間のエッチングレートのばら
つきがそのまま溝の深さのばらつきになってしまう。By the way, the above-mentioned conventional wiring forming method has a problem that it is difficult to make the depth of the groove constant. That is, since the etching of the groove is stopped in the middle of the insulating film, it is difficult to control the etching amount, and the variation of the etching rate within the wafer or between the wafers directly becomes the variation of the depth of the groove.
【０００６】溝の深さが一定しないと、配線の高さが一
定しないことになり、溝が浅い場合には所望の配線断面
積が得られず、エレクトロマイグレーション等が問題と
なる。また、溝が深くなりすぎると、下層配線とのショ
ートや溝の埋め込み形状が不充分となったりする。例え
ば、図９（従来法による配線の欠点である「層間ショー
ト」を説明するための図）に示すように、下層配線(50
3)とＡｌ系合金(505)と間に層間ショート(506)が生ずる
欠点を有している。なお、図９中の501は半導体基板、5
02は絶縁膜、504は層間膜である。When the depth of the groove is not constant, the height of the wiring is not constant, and when the groove is shallow, a desired wiring cross-sectional area cannot be obtained and electromigration or the like becomes a problem. Further, if the groove is too deep, a short circuit with the lower layer wiring or the groove filling shape may be insufficient. For example, as shown in FIG. 9 (a diagram for explaining an “interlayer short” which is a drawback of the conventional wiring), the lower wiring (50
It has a drawback that an interlayer short circuit (506) occurs between 3) and the Al-based alloy (505). In FIG. 9, 501 is a semiconductor substrate, 5
02 is an insulating film and 504 is an interlayer film.
【０００７】そこで、本発明は、従来法の上記問題点、
欠点を解消する半導体装置の製造方法を提供することを
目的とし、詳細には、溝の深さを一定とすることがで
き、その結果、溝が浅すぎる場合の配線断面積減少に伴
うエレクトロマイグレーションの問題及び溝が深すぎる
場合の下層配線とのショートの問題を解消することがで
き、また、埋め込み形状の劣化を防ぐことができる等信
頼性の高い半導体装置を実現することができる半導体装
置の製造方法を提供することを目的とする。Therefore, the present invention has the above problems of the conventional method,
It is an object of the present invention to provide a method for manufacturing a semiconductor device that eliminates drawbacks, and more specifically, it is possible to make the depth of the groove constant, and as a result, electromigration that accompanies a reduction in the wiring cross-sectional area when the groove is too shallow. And a problem of short-circuiting with the lower layer wiring when the groove is too deep, and it is possible to realize a highly reliable semiconductor device that can prevent deterioration of the embedded shape. It is intended to provide a manufacturing method.
【０００８】[0008]
【課題を解決するための手段】そして、本発明は、絶縁
膜に溝を形成する手段として、絶縁膜の材質の違いを利
用し、下層の絶縁膜をエッチングストッパー、もしく
は、終点検出に用いて配線パターンの溝を形成すること
を特徴とし、この溝に導体を埋め込むことにより、配線
高さを一定とするようにしたものである。The present invention utilizes the difference in the material of the insulating film as a means for forming a groove in the insulating film and uses the lower insulating film for an etching stopper or an end point detection. The present invention is characterized in that a groove of a wiring pattern is formed, and a conductor is embedded in this groove to make the wiring height constant.
【０００９】即ち、本発明は、３発明からなり、そのう
ちの第１発明は、(1) 素子の作り込まれた半導体基板上
に第１の絶縁膜を形成する工程、(2) その上に第１の絶
縁膜と異なる材質の第２の絶縁膜を形成する工程、(3)
その上に第２の絶縁膜と異なる材質の第３の絶縁膜を形
成する工程、(4) 前記第２の絶縁膜をエッチングストッ
パー、もしくは、終点検出に用い、配線パターンの溝を
前記第３の絶縁膜に形成する工程、(5) 第１、第２の絶
縁膜に導通孔を開孔する工程、(6) 前記溝及び導通孔に
導体を埋め込む工程、とを含むことを特徴とする半導体
装置の製造方法を要旨とするものである。That is, the present invention comprises three inventions, of which the first invention is (1) a step of forming a first insulating film on a semiconductor substrate on which an element is formed, (2) Forming a second insulating film made of a material different from the first insulating film, (3)
Forming a third insulating film made of a material different from that of the second insulating film thereon, (4) using the second insulating film as an etching stopper or an end point detection, and forming a groove of a wiring pattern in the third insulating film. And (5) forming a conductive hole in the first and second insulating films, and (6) embedding a conductor in the groove and the conductive hole. The gist is a method of manufacturing a semiconductor device.
【００１０】また、第２発明は、(1) 素子の作り込まれ
た半導体基板上に第１の絶縁膜を形成する工程、(2) そ
の上に第１の絶縁膜と異なる材質の第２の絶縁膜を形成
する工程、(3) 前記第１、第２の絶縁膜に導通孔を開孔
する工程、(4) 該導通孔内部を導体で埋め込む工程、
(5)全面に第２の絶縁膜と材質の異なる第３の絶縁膜を
形成する工程、(6) 前記第２の絶縁膜をエッチングスト
ッパー、もしくは、終点検出に用い、配線パターンの溝
を前記第３の絶縁膜に形成する工程、(7) この溝に導体
を埋め込む工程、とを含むことを特徴とする半導体装置
の製造方法を要旨とするものである。The second invention is (1) a step of forming a first insulating film on a semiconductor substrate in which an element is formed, and (2) a second insulating film formed of a material different from that of the first insulating film. Forming an insulating film, (3) forming a conductive hole in the first and second insulating films, (4) filling the inside of the conductive hole with a conductor,
(5) A step of forming a third insulating film made of a material different from that of the second insulating film on the entire surface, (6) The second insulating film is used as an etching stopper or an end point detection, and the groove of the wiring pattern is formed as described above. A gist of a method of manufacturing a semiconductor device is characterized by including a step of forming a third insulating film, and (7) a step of embedding a conductor in this groove.
【００１１】更に、第３発明は、(1) 素子の作り込まれ
た半導体基板上に第１の絶縁膜を形成する工程、(2) 該
第１の絶縁膜に導通孔を開孔する工程、(3) 該導通孔内
部を導体で埋め込む工程、(4) 全面に第１の絶縁膜と異
なる材質の第２の絶縁膜を形成する工程、(5) その上
に、第２の絶縁膜と異なる材質の第３の絶縁膜を形成す
る工程、(6) 前記第２の絶縁膜及び第１の絶縁膜をエッ
チングの終点検出に用いて前記第３の絶縁膜、第２の絶
縁膜に配線パターンの溝を形成する工程、(7) この溝に
導体を埋め込む工程、とを含むことを特徴とする半導体
装置の製造方法を要旨とするものである。Further, the third invention is (1) a step of forming a first insulating film on a semiconductor substrate in which an element is formed, and (2) a step of forming a conduction hole in the first insulating film. , (3) a step of embedding the inside of the conduction hole with a conductor, (4) a step of forming a second insulating film made of a material different from that of the first insulating film on the entire surface, (5) a second insulating film thereon A step of forming a third insulating film made of a material different from that of (6) using the second insulating film and the first insulating film to detect the end point of etching to form the third insulating film and the second insulating film. A gist of a method of manufacturing a semiconductor device is characterized by including a step of forming a groove of a wiring pattern, and (7) a step of embedding a conductor in the groove.
【００１２】[0012]
【実施例】次に、本発明の実施例を図１〜図６に基づい
て詳細に説明する。図１及び図２は、上記第１発明の具
体例（実施例１）を、図３及び図４は、第２発明の具体
例（実施例２）を、図５及び図６は、第３発明の具体例
（実施例３）をそれぞれ説明するための図である。Embodiments of the present invention will now be described in detail with reference to FIGS. 1 and 2 show a specific example (first embodiment) of the first invention, FIGS. 3 and 4 show a specific example (second embodiment) of the second invention, and FIGS. 5 and 6 show a third embodiment. It is a figure for demonstrating each specific example (Example 3) of invention.
【００１３】（実施例１）図１及び図２は実施例１を説
明するための図であって、このうち、図１は、形成工程
順に示した工程Ａ〜Ｃの断面図であり、図２は、図１の
工程Ｃに続く工程Ｄ〜Ｆの断面図である。まず、図１の
工程Ａに示すように、素子の作り込まれた半導体基板(1
01)上にＢＰＳＧ膜(106)を1.2μｍ成長し、900℃でリフ
ローして平坦化し、次に、プラズマＣＶＤ法によりシリ
コン窒化膜［以下、Ｐ−ＳｉＮ(107)と略記する。］500
オングストロームを成長し、更に、プラズマＣＶＤ法に
よりシリコン酸化膜［以下、Ｐ−ＳｉＯ2(108)と略記す
る。］0.7μｍを成長する。(Embodiment 1) FIGS. 1 and 2 are views for explaining Embodiment 1, of which FIG. 1 is a sectional view of steps A to C shown in the order of forming steps. 2 is a cross-sectional view of steps D to F following step C of FIG. First, as shown in step A of FIG. 1, a semiconductor substrate (1
A BPSG film (106) is grown to 1.2 μm on 01) and reflowed at 900 ° C. to flatten it, and then a silicon nitride film [hereinafter abbreviated as P-SiN (107) by a plasma CVD method. ] 500
An angstrom is grown, and a silicon oxide film [hereinafter, abbreviated as P-SiO 2 (108)] by a plasma CVD method. ] To grow 0.7 μm.
【００１４】次に、図１工程Ｂに示すように、通常のフ
ォトリソグラフィ及びＲＩＥを用いて配線パターンの溝
(109)を掘る。この時、シリコン窒化膜［Ｐ−ＳｉＮ(10
7)］のエッチレートがシリコン酸化膜［Ｐ−ＳｉＯ2(10
8)］に比べかなり遅くなるようなエッチング条件を選ぶ
か、あるいは、Ｐ−ＳｉＮ(107)エッチング時のＮ2のプ
ラズマの発光スペクトルの変化をモニターする。これに
より、シリコン窒化膜［Ｐ−ＳｉＮ(107)］に達すると
エッチングを終了することできるので、溝(109)の深さ
を一定にすることができる。次に、通常のフォトリソグ
ラフィー技術及びＲＩＥにより導通孔(110)を開孔する
（図１工程Ｃ）。そして、前記従来法と同様、Ａｌ系合
金(111)を被着し（図２工程Ｄ）、レーザー照射により
溶融し（図２工程Ｅ）、エッチバックして溝(109)及び
導通孔(110)内部のみにＡｌ系合金(111)を残すことによ
り、絶縁膜に埋め込まれた導通孔及び配線を得る（図２
工程Ｆ）。なお、図１及び図２中の102は拡散層、103は
フィールド酸化膜、104はゲート酸化膜、105はポリシリ
コンである。Next, as shown in FIG. 1B, the groove of the wiring pattern is formed by using ordinary photolithography and RIE.
Dig (109). At this time, the silicon nitride film [P-SiN (10
7)] has an etch rate of silicon oxide [P-SiO 2 (10
8)], select etching conditions that are much slower than those of [8]], or monitor changes in the emission spectrum of N 2 plasma during P-SiN (107) etching. As a result, the etching can be terminated when the silicon nitride film [P-SiN (107)] is reached, so that the depth of the groove (109) can be made constant. Next, the conductive hole (110) is opened by the usual photolithography technique and RIE (step C in FIG. 1). Then, similar to the conventional method, the Al-based alloy (111) is deposited (step D in FIG. 2), melted by laser irradiation (step E in FIG. 2), and etched back to form the groove (109) and the conductive hole (110). ) By leaving the Al-based alloy (111) only inside, the conductive hole and wiring embedded in the insulating film are obtained (Fig. 2).
Step F). 1 and 2, 102 is a diffusion layer, 103 is a field oxide film, 104 is a gate oxide film, and 105 is polysilicon.
【００１５】（実施例２）図３及び図４は実施例２を説
明するための図であって、このうち、図３は、形成工程
順に示した工程Ａ〜Ｃの断面図であり、図４は、図３の
工程Ｃに続く工程Ｄ、Ｅの断面図である。まず、図３の
工程Ａに示すように、素子の作り込まれた半導体基板(2
01)上にＢＰＳＧ膜(206)を1.2μｍ成長し、900℃でリフ
ローして平坦化し、次に、全面にＰ−ＳｉＮ(207)500オ
ングストロームを成長し、その後、通常のフォトリソグ
ラフィ−及びＲＩＥを用いて所望の位置に導通孔を開孔
する。次に、図３工程Ｂに示すように、導通孔内部を導
体で埋め込む。その方法としては、例えば、ＴｉＮやＴ
ｉ［ＴｉＮ／Ｔｉ(208)］をスパッタにより全面に被着
し、全面にＣＶＤ法によりＷ(209)を成長することによ
り導通孔を埋め込み、全面をエッチバックして導通孔以
外の場所のＴｉＮ／Ｔｉ(208)及びＷ(209)を除去する。(Embodiment 2) FIGS. 3 and 4 are views for explaining Embodiment 2, of which FIG. 3 is a sectional view of steps A to C shown in the order of forming steps. 4 is a cross-sectional view of steps D and E following step C of FIG. First, as shown in step A of FIG. 3, a semiconductor substrate (2
A BPSG film (206) is grown to 1.2 μm on 01) and flattened by reflowing at 900 ° C., and then P-SiN (207) 500 Å is grown on the entire surface, followed by normal photolithography and RIE. A through hole is opened at a desired position by using. Next, as shown in FIG. 3B, the inside of the conduction hole is filled with a conductor. As the method, for example, TiN or T
i [TiN / Ti (208)] is deposited on the entire surface by sputtering, and W (209) is grown on the entire surface by CVD to fill the conductive hole, and the entire surface is etched back to form TiN in a place other than the conductive hole. / Ti (208) and W (209) are removed.
【００１６】次に、図３工程Ｃに示すように、全面にＰ
−ＳｉＯ2(210)0.7μｍを成長し、配線パターンの溝を
前記実施例１と同様な方法で通常のフォトリソグラフィ
ー及びＲＩＥを用いてエッチングする。そして、全面に
Ａｌ系合金(211)を1.0μｍ被着した後（図４工程Ｄ）、
レーザー照射による溶融、全面エッチバックにより絶縁
膜に埋め込まれた配線を得る（図４工程Ｅ）。この実施
例２では、導通孔と配線の埋め込みを別々に行うことに
より、微細な配線や導通孔の埋め込みが容易となるもの
である。なお、図３及び図４中の202は拡散層、203はフ
ィールド酸化膜、204はゲート酸化膜、205はポリシリコ
ンである。Next, as shown in step C of FIG.
-SiO 2 (210) 0.7 μm is grown, and the groove of the wiring pattern is etched by the same method as in Example 1 using ordinary photolithography and RIE. Then, after Al-based alloy (211) is deposited on the entire surface by 1.0 μm (step D in FIG. 4),
Wiring embedded in the insulating film is obtained by melting by laser irradiation and etch back on the entire surface (step E in FIG. 4). In the second embodiment, by embedding the conductive hole and the wiring separately, the fine wiring and the conductive hole can be easily embedded. In FIGS. 3 and 4, 202 is a diffusion layer, 203 is a field oxide film, 204 is a gate oxide film, and 205 is polysilicon.
【００１７】（実施例３）図５及び図６は実施例３を説
明するための図であって、このうち、図５は、形成工程
順に示した工程Ａ〜Ｃの断面図であり、図６は、図５の
工程Ｃに続く工程Ｄ、Ｅの断面図である。まず、図５の
工程Ａに示すように、素子の作り込まれた半導体基板(3
01)上にＢＰＳＧ膜(306)を1.2μｍ成長し、900℃でリフ
ローして平坦化し、通常のフォトリソグラフィ−及びＲ
ＩＥを用いて導通孔を開孔する。次に、実施例２と同様
に導通孔を埋め込み、その後、全面にＰ−ＳｉＮ(309)5
00オングストロームを成長する（図５工程Ｂ）。(Embodiment 3) FIGS. 5 and 6 are views for explaining Embodiment 3, of which FIG. 5 is a sectional view of steps A to C shown in the order of forming steps. 6 is a cross-sectional view of steps D and E following step C of FIG. First, as shown in step A of FIG. 5, a semiconductor substrate (3
BPSG film (306) is grown 1.2μm on 01) and reflowed at 900 ℃ to flatten it, and then the ordinary photolithography and R
The conduction hole is opened using IE. Next, as in the case of Example 2, the conduction holes were filled in, and then P-SiN (309) 5 was formed on the entire surface.
Grow 00 angstroms (step B in FIG. 5).
【００１８】そして、図５工程Ｃに示すように、Ｐ−Ｓ
ｉＯ2(310)0.7μｍを成長し、配線パターンの溝をエッ
チングする。この際、Ｐ−ＳｉＮ(309)からのＮ2のプラ
ズマ発光スペクトルピークが完全になくなった時をエッ
チングの終点とすることにより、溝の深さを一定とする
ことができる。次に、全面にＡｌ系合金(311)を1.0μｍ
被着した後（図６工程Ｄ）、レーザー照射による溶融、
全面エッチバックにより絶縁膜に埋め込まれた配線を得
る（図６工程Ｅ）。この実施例３では、Ｐ−ＳｉＮ(30
9)が完全に除去された時点で終点としているため、より
確実に導通孔内部のＷ(308)とＡｌ系合金(311)の接続が
得られるという利点を持つものである。なお、図５及び
図６中の302は拡散層、303はフィールド酸化膜、304は
ゲート酸化膜、305はポリシリコン、307はＴｉＮ／Ｔｉ
である。Then, as shown in step C of FIG.
Growing iO 2 (310) 0.7 μm and etching the groove of the wiring pattern. At this time, the depth of the groove can be made constant by setting the etching end point when the plasma emission spectrum peak of N 2 from P-SiN (309) disappears completely. Next, Al-based alloy (311) is 1.0 μm on the entire surface.
After deposition (step D in FIG. 6), melting by laser irradiation,
Wiring embedded in the insulating film is obtained by etching back the entire surface (step E in FIG. 6). In this Example 3, P-SiN (30
Since 9) is the end point when it is completely removed, it has an advantage that the W (308) inside the conduction hole and the Al-based alloy (311) can be more reliably connected. 5 and 6, 302 is a diffusion layer, 303 is a field oxide film, 304 is a gate oxide film, 305 is polysilicon, and 307 is TiN / Ti.
Is.
【００１９】上記実施例１〜３では、第１層金属配線に
ついて説明してきたが、同様な工程を繰り返すことで多
層配線へも容易に応用できる。また、溝のエッチングに
おいて、エッチングレートのウエハ内ばらつき、ウエハ
間ばらつきをいずれも１０％と仮定すると、従来例では
トータル２０％溝深さのばらつきが生じるが、本発明に
おいてＰ−ＳｉＮを終点検出に用いた場合、ウエハ間ば
らつきがなくなるので、溝の深さばらつきは10％に、ま
た、Ｐ−ＳｉＮをストッパーに用いた場合にはばらつき
は０％になる。もちろん、これら２つを同時に用いるこ
ともでき、これも本発明に包含されるものである。Although the first to third embodiments have been described with respect to the first layer metal wiring, they can be easily applied to multilayer wiring by repeating the same steps. Further, in the groove etching, if the variation in the etching rate within the wafer and the variation between the wafers are assumed to be 10%, a total variation of 20% in the groove depth occurs in the conventional example. However, in the present invention, P-SiN is used as the end point detection. Since the variation between the wafers is eliminated when it is used for, the variation of the groove depth is 10%, and when P-SiN is used as the stopper, the variation is 0%. Of course, these two can be used at the same time, and this is also included in the present invention.
【００２０】[0020]
【発明の効果】本発明は、以上詳記したように、配線を
埋め込む溝の形成を行う際、絶縁膜の材質の違いを利用
してエッチングのストッパー、もしくは、終点検出に用
いることにより、安定した深さの溝を得ることができ、
配線高さを一定にすることができる効果が生ずる。そし
て、本発明により、溝が浅すぎる場合の配線断面積減少
に伴うエレクトロマイグレーションの問題及び溝が深す
ぎる場合の下層配線とのショートの問題を解消すること
ができ、また、埋め込み形状の劣化を防ぐことができる
等信頼性の高い半導体装置を実現することができる。As described above in detail, according to the present invention, when forming a groove for burying a wiring, it is possible to stabilize the etching by utilizing the difference of the material of the insulating film to detect an etching stopper or an end point. You can get a groove of
There is an effect that the wiring height can be made constant. Further, according to the present invention, it is possible to solve the problem of electromigration due to the reduction of the wiring cross-sectional area when the groove is too shallow, and the problem of short-circuit with the lower layer wiring when the groove is too deep, and also to prevent the embedded shape from deteriorating. A highly reliable semiconductor device that can be prevented can be realized.
【図１】本発明の実施例１を示す工程Ａ〜Ｃの断面図で
ある。FIG. 1 is a cross-sectional view of steps A to C showing a first embodiment of the present invention.
【図２】図１の工程Ｃに続く工程Ｄ〜Ｆの断面図であ
る。FIG. 2 is a cross-sectional view of steps D to F subsequent to step C of FIG.
【図３】本発明の実施例２を示す工程Ａ〜Ｃの断面図で
ある。FIG. 3 is a cross-sectional view of steps A to C showing a second embodiment of the present invention.
【図４】図３の工程Ｃに続く工程Ｄ、Ｅの断面図であ
る。FIG. 4 is a cross-sectional view of steps D and E following step C of FIG.
【図５】本発明の実施例３を示す工程Ａ〜Ｃの断面図で
ある。FIG. 5 is a cross-sectional view of steps A to C showing a third embodiment of the present invention.
【図６】図５の工程Ｃに続く工程Ｄ、Ｅの断面図であ
る。6 is a cross-sectional view of steps D and E subsequent to step C of FIG.
【図７】従来法を示す工程Ａ、Ｂの断面図である。FIG. 7 is a sectional view of steps A and B showing a conventional method.
【図８】図７の工程Ｂに続く工程Ｃ、Ｄの断面図であ
る。8 is a sectional view of steps C and D following step B of FIG. 7. FIG.
【図９】従来法による欠点（層間ショート）を説明する
ための断面図である。FIG. 9 is a cross-sectional view for explaining a defect (interlayer short circuit) in the conventional method.
101、201、301、401、501 半導体基板 102、202、302、402 拡散層 103、203、303、403 フィールド酸化膜 104、204、304、404 ゲート酸化膜 105、205、305、405 ポリシリコン 106、206、306、406 ＢＰＳＧ膜 107、207 Ｐ−ＳｉＮ 108、210、309 Ｐ−ＳｉＯ2 109、407 溝 110、408 導通孔 111、211、311、409、505 Ａｌ系合金 208、307 ＴｉＮ／Ｔｉ 209、308 Ｗ 502 絶縁膜 503 下層配線 504 層間膜 506 層間ショート101, 201, 301, 401, 501 Semiconductor substrate 102, 202, 302, 402 Diffusion layers 103, 203, 303, 403 Field oxide film 104, 204, 304, 404 Gate oxide film 105, 205, 305, 405 Polysilicon 106 , 206, 306, 406 BPSG film 107, 207 P-SiN 108, 210, 309 P-SiO 2 109, 407 Groove 110, 408 Conducting hole 111, 211, 311, 409, 505 Al-based alloy 208, 307 TiN / Ti 209, 308 W 502 Insulating film 503 Lower layer wiring 504 Interlayer film 506 Interlayer short
Claims (3)
第１の絶縁膜を形成する工程、 (2) その上に第１の絶縁膜と異なる材質の第２の絶縁膜
を形成する工程、 (3) その上に第２の絶縁膜と異なる材質の第３の絶縁膜
を形成する工程、 (4) 前記第２の絶縁膜をエッチングストッパー、もしく
は、終点検出に用い、配線パターンの溝を前記第３の絶
縁膜に形成する工程、 (5) 第１、第２の絶縁膜に導通孔を開孔する工程、 (6) 前記溝及び導通孔に導体を埋め込む工程、 とを含むことを特徴とする半導体装置の製造方法。1. A step of forming a first insulating film on a semiconductor substrate in which an element is formed, (2) A second insulating film made of a material different from that of the first insulating film is formed thereon. And (3) a step of forming a third insulating film made of a material different from that of the second insulating film thereon, (4) the second insulating film is used as an etching stopper or an end point detection, and a wiring pattern is formed. Forming a groove in the third insulating film, (5) forming a conductive hole in the first and second insulating films, and (6) embedding a conductor in the groove and the conductive hole. A method of manufacturing a semiconductor device, comprising:
第１の絶縁膜を形成する工程、 (2) その上に第１の絶縁膜と異なる材質の第２の絶縁膜
を形成する工程、 (3) 前記第１、第２の絶縁膜に導通孔を開孔する工程、 (4) 該導通孔内部を導体で埋め込む工程、 (5) 全面に第２の絶縁膜と材質の異なる第３の絶縁膜を
形成する工程、 (6) 前記第２の絶縁膜をエッチングストッパー、もしく
は、終点検出に用い、配線パターンの溝を前記第３の絶
縁膜に形成する工程、 (7) この溝に導体を埋め込む工程、 とを含むことを特徴とする半導体装置の製造方法。2. (1) A step of forming a first insulating film on a semiconductor substrate in which an element is formed, (2) A second insulating film made of a material different from that of the first insulating film is formed thereon. (3) a step of forming a conductive hole in the first and second insulating films, (4) a step of filling the inside of the conductive hole with a conductor, (5) a second insulating film and a material A step of forming a different third insulating film, (6) a step of forming a groove of a wiring pattern in the third insulating film by using the second insulating film as an etching stopper or an end point detection, (7) And a step of burying a conductor in the groove, and a method of manufacturing a semiconductor device.
第１の絶縁膜を形成する工程、 (2) 該第１の絶縁膜に導通孔を開孔する工程、 (3) 該導通孔内部を導体で埋め込む工程、 (4) 全面に第１の絶縁膜と異なる材質の第２の絶縁膜を
形成する工程、 (5) その上に、第２の絶縁膜と異なる材質の第３の絶縁
膜を形成する工程、 (6) 前記第２の絶縁膜及び第１の絶縁膜をエッチングの
終点検出に用いて前記第３の絶縁膜、第２の絶縁膜に配
線パターンの溝を形成する工程、 (7) この溝に導体を埋め込む工程、 とを含むことを特徴とする半導体装置の製造方法。3. (1) A step of forming a first insulating film on a semiconductor substrate having an element formed therein, (2) A step of forming a conductive hole in the first insulating film, (3) A step of filling the inside of the conduction hole with a conductor, (4) a step of forming a second insulating film made of a material different from that of the first insulating film on the entire surface, (5) a step of forming a second insulating film made of a material different from that of the second insulating film And (3) using the second insulating film and the first insulating film to detect the end point of etching, and forming a groove of a wiring pattern in the third insulating film and the second insulating film. Forming step, and (7) embedding a conductor in the groove, and a method of manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34830691A JPH05160272A (en) | 1991-12-04 | 1991-12-04 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34830691A JPH05160272A (en) | 1991-12-04 | 1991-12-04 | Manufacturing method of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160272A true JPH05160272A (en) | 1993-06-25 |
Family
ID=18396142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34830691A Pending JPH05160272A (en) | 1991-12-04 | 1991-12-04 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160272A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712702A (en) * | 1996-12-06 | 1998-01-27 | International Business Machines Corporation | Method and apparatus for determining chamber cleaning end point |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61281539A (en) * | 1985-06-06 | 1986-12-11 | Fujitsu Ltd | Forming method of multilayer wiring |
| JPS62112353A (en) * | 1985-09-11 | 1987-05-23 | テキサス インスツルメンツ インコ−ポレイテツド | Formation of mutual connecting passage and semiconductor integrated circuit device |
| JPS6437852A (en) * | 1987-08-04 | 1989-02-08 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPH0383342A (en) * | 1989-08-28 | 1991-04-09 | Matsushita Electric Ind Co Ltd | Flattening method |
| JPH03198327A (en) * | 1989-12-26 | 1991-08-29 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1991
- 1991-12-04 JP JP34830691A patent/JPH05160272A/en active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980414 |