JPH05158904A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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- JPH05158904A JPH05158904A JP32050791A JP32050791A JPH05158904A JP H05158904 A JPH05158904 A JP H05158904A JP 32050791 A JP32050791 A JP 32050791A JP 32050791 A JP32050791 A JP 32050791A JP H05158904 A JPH05158904 A JP H05158904A
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Abstract
(57)【要約】
【目的】 複数の処理装置のいずれかに異常が発生した
場合に、異常発生をハードウェア的にダイレクトに迅速
に検出確認できると共に異常を発生した装置についても
直ちに特定可能とする。 【構成】 共通データ伝送バス１を介して相互に接続さ
れそれぞれ独立に処理動作を行なう複数の処理手段２、
３、４のいずれかに異常を発生した場合は、異常処理手
段５６、７を通じて共通データ伝送バス１に設けた専用
ラインを通じて異常発生を示す情報と異常発生した処理
手段を特定する情報を相互にダイレクトにやり取りして
異常処理する。
場合に、異常発生をハードウェア的にダイレクトに迅速
に検出確認できると共に異常を発生した装置についても
直ちに特定可能とする。 【構成】 共通データ伝送バス１を介して相互に接続さ
れそれぞれ独立に処理動作を行なう複数の処理手段２、
３、４のいずれかに異常を発生した場合は、異常処理手
段５６、７を通じて共通データ伝送バス１に設けた専用
ラインを通じて異常発生を示す情報と異常発生した処理
手段を特定する情報を相互にダイレクトにやり取りして
異常処理する。
Description
【０００１】
【産業上の利用分野】この発明はマルチプロセッサシス
テムに係り、特にＣＰＵを内蔵する複数の処理装置を共
通データ伝送バスに接続してそれぞれ独立に並列動作さ
せ相互にデータの送受信を行なうに当たり異常検出と異
常発生装置の特定を迅速に実施するに好適なマルチプロ
セッサシステムに関する。
テムに係り、特にＣＰＵを内蔵する複数の処理装置を共
通データ伝送バスに接続してそれぞれ独立に並列動作さ
せ相互にデータの送受信を行なうに当たり異常検出と異
常発生装置の特定を迅速に実施するに好適なマルチプロ
セッサシステムに関する。
【０００２】
【従来の技術】図４は従来のマルチプロセッサシステム
の概略構成図を示すものである。図において、２Ａ、３
Ａ、４ＡはそれぞれＣＰＵボード２０、３０、４０およ
びＣＰＵ周辺ボード２２、３２、４２を内蔵する処理装
置、１０は各処理装置２Ａ、３Ａ、４ＡのＣＰＵボード
２０、３０、４０を結び相互に異常の発生をやり取りす
るための異常信号伝達線である。なお、ＣＰＵ周辺ボー
ド２２、３２、４２には各処理装置２Ａ、３Ａ、４Ａの
システムメモリ、外部インターフェース、特定の処理を
行なうユニットなどが含まれる。また、共通データ伝送
バス１Ａにはアドレス線、データ線、制御線などが含ま
れ、ＣＰＵボード２０、３０、４０、ＣＰＵ周辺ボード
２２、３２、４２を接続する。
の概略構成図を示すものである。図において、２Ａ、３
Ａ、４ＡはそれぞれＣＰＵボード２０、３０、４０およ
びＣＰＵ周辺ボード２２、３２、４２を内蔵する処理装
置、１０は各処理装置２Ａ、３Ａ、４ＡのＣＰＵボード
２０、３０、４０を結び相互に異常の発生をやり取りす
るための異常信号伝達線である。なお、ＣＰＵ周辺ボー
ド２２、３２、４２には各処理装置２Ａ、３Ａ、４Ａの
システムメモリ、外部インターフェース、特定の処理を
行なうユニットなどが含まれる。また、共通データ伝送
バス１Ａにはアドレス線、データ線、制御線などが含ま
れ、ＣＰＵボード２０、３０、４０、ＣＰＵ周辺ボード
２２、３２、４２を接続する。
【０００３】図５は図４の処理装置２Ａ、３Ａ、４Ａの
それぞれの内部構成をＣＰＵボード２０を例にとって示
すブロック図である。図において、５１はＣＰＵ、５２
は所定のシーケンス処理を記憶するプログラムメモリ、
５３はＣＰＵボード２０の外部とデータのやり取りを行
なうための外部入出力部、５４はローカルメモリ、６１
は共通データ伝送バス１ＡとＣＰＵボード２０の間で情
報のやり取りを行なうためのインターフェースバスバッ
ファ、６２にＣＰＵボード２０内部で情報のやり取りを
行なうためのデータ伝送用ローカルバス、６０はデータ
伝送用ローカルバス６２から共通データ伝送バス１Ａへ
のアクセスを制御する共通バスアクセス制御部、５６は
オープンコレクタ型バッファ５８を通じて異常情報を異
常信号伝達線１０に送出すると共に異常信号受信用バッ
ファ５９を通じて異常信号伝達線１０から異常情報を受
信する異常情報制御部、５５はローカルメモリ５４にお
いて異常情報を格納しておくための異常情報記憶エリア
である。なお、ＣＰＵボード２０内部においてＣＰＵ５
１、プログラムメモリ５２、外部入出力部５３、ローカ
ルメモリ５４、異常情報制御部５６、共通バスアクセス
制御部６０、インターフェースバスバッファ６１はデー
タ伝送用ローカルバス６２を介して相互に接続される。
それぞれの内部構成をＣＰＵボード２０を例にとって示
すブロック図である。図において、５１はＣＰＵ、５２
は所定のシーケンス処理を記憶するプログラムメモリ、
５３はＣＰＵボード２０の外部とデータのやり取りを行
なうための外部入出力部、５４はローカルメモリ、６１
は共通データ伝送バス１ＡとＣＰＵボード２０の間で情
報のやり取りを行なうためのインターフェースバスバッ
ファ、６２にＣＰＵボード２０内部で情報のやり取りを
行なうためのデータ伝送用ローカルバス、６０はデータ
伝送用ローカルバス６２から共通データ伝送バス１Ａへ
のアクセスを制御する共通バスアクセス制御部、５６は
オープンコレクタ型バッファ５８を通じて異常情報を異
常信号伝達線１０に送出すると共に異常信号受信用バッ
ファ５９を通じて異常信号伝達線１０から異常情報を受
信する異常情報制御部、５５はローカルメモリ５４にお
いて異常情報を格納しておくための異常情報記憶エリア
である。なお、ＣＰＵボード２０内部においてＣＰＵ５
１、プログラムメモリ５２、外部入出力部５３、ローカ
ルメモリ５４、異常情報制御部５６、共通バスアクセス
制御部６０、インターフェースバスバッファ６１はデー
タ伝送用ローカルバス６２を介して相互に接続される。
【０００４】以上述べたような構成において、次にその
動作を説明する。
動作を説明する。
【０００５】処理装置２Ａ、３Ａ、４ＡはそれぞれがＣ
ＰＵボード２０、３０、４０内のプログラムメモリ５２
に独立に組み込まれた所定のプログラムにしたがって通
常の処理動作を実行する。これらの処理がそれぞれの処
理装置２Ａ、３Ａ、４Ａに対応して設けられる外部機器
におよぶ場合は外部入出力部５３を通じてアクセスが行
なわれる。
ＰＵボード２０、３０、４０内のプログラムメモリ５２
に独立に組み込まれた所定のプログラムにしたがって通
常の処理動作を実行する。これらの処理がそれぞれの処
理装置２Ａ、３Ａ、４Ａに対応して設けられる外部機器
におよぶ場合は外部入出力部５３を通じてアクセスが行
なわれる。
【０００６】またそれぞれの処理装置２Ａ、３Ａ、４Ａ
における各処理において、他の処理装置２Ａ、３Ａ、４
Ａまたはこれらに接続される各種装置へのアクセスが必
要になった場合、ＣＰＵ５１は共通バスアクセス制御部
６０を通じて共通データ伝送バス１Ａへのアクセス権を
得た上で、他の処理装置２Ａ、３Ａ、４Ａとの間で情報
のやり取りを実行する。共通データ伝送バス１Ａを通じ
てのアクセス処理が終了すると直ちに共通データ伝送バ
ス１Ａを開放する。
における各処理において、他の処理装置２Ａ、３Ａ、４
Ａまたはこれらに接続される各種装置へのアクセスが必
要になった場合、ＣＰＵ５１は共通バスアクセス制御部
６０を通じて共通データ伝送バス１Ａへのアクセス権を
得た上で、他の処理装置２Ａ、３Ａ、４Ａとの間で情報
のやり取りを実行する。共通データ伝送バス１Ａを通じ
てのアクセス処理が終了すると直ちに共通データ伝送バ
ス１Ａを開放する。
【０００７】さて、以上のような通常動作の中で、いず
れかの装置に異常発生した場合について説明する。共通
データ伝送バス１Ａに接続されている各処理装置２Ａ、
３Ａ、４Ａは自己内部での異常を検出すると、共通デー
タ伝送バス１Ａに接続されている他の装置に対して異常
信号伝達線１０を介して異常信号を電気的にダイレクト
に出力する。この動作は異常情報制御部５６からオープ
ンコレクタ型バッファ５８を通じて異常信号伝達線１０
に信号送出という形で実行されるが、オープンコレクタ
型バッファ５８は１本の異常信号伝達線１０に複数本接
続可能であり、処理装置２Ａ、３Ａ、４Ａのいずれかで
異常が発生したことを他の処理装置に伝達することがで
きる。
れかの装置に異常発生した場合について説明する。共通
データ伝送バス１Ａに接続されている各処理装置２Ａ、
３Ａ、４Ａは自己内部での異常を検出すると、共通デー
タ伝送バス１Ａに接続されている他の装置に対して異常
信号伝達線１０を介して異常信号を電気的にダイレクト
に出力する。この動作は異常情報制御部５６からオープ
ンコレクタ型バッファ５８を通じて異常信号伝達線１０
に信号送出という形で実行されるが、オープンコレクタ
型バッファ５８は１本の異常信号伝達線１０に複数本接
続可能であり、処理装置２Ａ、３Ａ、４Ａのいずれかで
異常が発生したことを他の処理装置に伝達することがで
きる。
【０００８】各ＣＰＵボード２０、３０、４０は異常信
号伝達線１０の状態を異常信号受信用バッファ５９を通
じて異常情報制御部５６でモニタしており、異常情報制
御部５６で異常が発生するとＣＰＵ５１は共通バスアク
セス制御部６０を通じて共通データ伝送バス１Ａのアク
セス権を得てインターフェースバスバッファ６１から共
通データ伝送バス１Ａを介してどの処理装置２Ａ、３
Ａ、４Ａに異常が発生したかを知る。このようにして得
た異常発生した処理装置に関する情報はローカルメモリ
５４の異常情報記憶エリア５５に格納しておき、以降の
異常処理装置に対するアクセスを中止する等の対応処理
を実行する。
号伝達線１０の状態を異常信号受信用バッファ５９を通
じて異常情報制御部５６でモニタしており、異常情報制
御部５６で異常が発生するとＣＰＵ５１は共通バスアク
セス制御部６０を通じて共通データ伝送バス１Ａのアク
セス権を得てインターフェースバスバッファ６１から共
通データ伝送バス１Ａを介してどの処理装置２Ａ、３
Ａ、４Ａに異常が発生したかを知る。このようにして得
た異常発生した処理装置に関する情報はローカルメモリ
５４の異常情報記憶エリア５５に格納しておき、以降の
異常処理装置に対するアクセスを中止する等の対応処理
を実行する。
【０００９】
【発明が解決しようとする課題】従来のマルチプロセッ
サシステムは以上のように、他の処理装置の異常を異常
信号伝達線１０で検出し、異常が発生した処理装置に関
する情報は共通データ伝送バス１Ａを介して得るように
構成されているので、ある処理装置に異常が発生した場
合は異常信号伝達線１０を通じて迅速に異常の検出がで
きる反面、自己以外の処理装置が２台以上ある場合等、
どの装置に異常が発生したかを知るには共通データ伝送
バス１Ａをアクセスしてソフトウエア的にデータの授受
を行なわないと確認できず、認識に時間がかかり効果的
な対応処理を迅速に実行できないという問題があった。
サシステムは以上のように、他の処理装置の異常を異常
信号伝達線１０で検出し、異常が発生した処理装置に関
する情報は共通データ伝送バス１Ａを介して得るように
構成されているので、ある処理装置に異常が発生した場
合は異常信号伝達線１０を通じて迅速に異常の検出がで
きる反面、自己以外の処理装置が２台以上ある場合等、
どの装置に異常が発生したかを知るには共通データ伝送
バス１Ａをアクセスしてソフトウエア的にデータの授受
を行なわないと確認できず、認識に時間がかかり効果的
な対応処理を迅速に実行できないという問題があった。
【００１０】この発明は上記のような問題点を解消する
ためになされたもので、複数の処理装置のいずれかに異
常が発生した場合に、異常発生を電気的にダイレクトに
迅速に検出確認できると共に異常発生処理装置について
も直ちに特定できるようにしたマルチプロセッサシステ
ムを得ることを目的とする。
ためになされたもので、複数の処理装置のいずれかに異
常が発生した場合に、異常発生を電気的にダイレクトに
迅速に検出確認できると共に異常発生処理装置について
も直ちに特定できるようにしたマルチプロセッサシステ
ムを得ることを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、それぞれの処理を個別に行なう複数の
処理手段と、前記処理手段間でやり取りされる情報を伝
達するべく前記各処理手段が接続される共通データ伝送
バスと、前記各処理手段ごとに対応して設けられ対応す
る処理手段に異常を発生した場合に異常発生を示すと共
に対応する処理手段を特定する装置番号等の情報を前記
共通データ伝送バスに設けられた専用のラインにダイレ
クトに送り出すと共に前記共通データ伝送バスの専用の
ラインを常時モニタして他の処理手段の異常発生と該当
処理手段を特定する情報を検出するとこれを対応する処
理手段に送出する異常処理手段と、を備えるマルチプロ
セッサシステムを提供するものである。
に、この発明は、それぞれの処理を個別に行なう複数の
処理手段と、前記処理手段間でやり取りされる情報を伝
達するべく前記各処理手段が接続される共通データ伝送
バスと、前記各処理手段ごとに対応して設けられ対応す
る処理手段に異常を発生した場合に異常発生を示すと共
に対応する処理手段を特定する装置番号等の情報を前記
共通データ伝送バスに設けられた専用のラインにダイレ
クトに送り出すと共に前記共通データ伝送バスの専用の
ラインを常時モニタして他の処理手段の異常発生と該当
処理手段を特定する情報を検出するとこれを対応する処
理手段に送出する異常処理手段と、を備えるマルチプロ
セッサシステムを提供するものである。
【００１２】
【作用】上記手段において、この発明のマルチプロセッ
サシステムは、共通データ伝送バスを介して相互に接続
される複数の処理手段のいずれかに異常を発生した場合
は、異常処理手段を通じて共通データ伝送バスに設けた
専用ラインを通じて異常発生を示す情報と異常発生した
処理手段を特定する情報を相互にダイレクトにやり取り
する。
サシステムは、共通データ伝送バスを介して相互に接続
される複数の処理手段のいずれかに異常を発生した場合
は、異常処理手段を通じて共通データ伝送バスに設けた
専用ラインを通じて異常発生を示す情報と異常発生した
処理手段を特定する情報を相互にダイレクトにやり取り
する。
【００１３】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１４】図１は本発明の一実施例に係るマルチプロ
セッサシステムの概略構成図を示すものである。図にお
いて、２、３、４はそれぞれＣＰＵボード２０、３０、
４０およびＣＰＵ周辺ボード２２、３２、４２を内蔵す
る処理装置、１は各処理装置２、３、４のＣＰＵボード
２０、３０、４０およびＣＰＵ周辺ボード２２、３２、
４２を結び相互に情報のやり取りを行なうと共に異常に
関する情報をやり取りするための共通データ伝送バスで
ある。ここで、共通データ伝送バス１にはアドレス線、
データ線、制御線などのほかにいずれかの処理装置２、
３、４に異常が発生した場合、これをハードウエア的に
伝達する線と、異常の発生した処理装置２、３、４をハ
ードウエア的に特定するデータ線を含む。
セッサシステムの概略構成図を示すものである。図にお
いて、２、３、４はそれぞれＣＰＵボード２０、３０、
４０およびＣＰＵ周辺ボード２２、３２、４２を内蔵す
る処理装置、１は各処理装置２、３、４のＣＰＵボード
２０、３０、４０およびＣＰＵ周辺ボード２２、３２、
４２を結び相互に情報のやり取りを行なうと共に異常に
関する情報をやり取りするための共通データ伝送バスで
ある。ここで、共通データ伝送バス１にはアドレス線、
データ線、制御線などのほかにいずれかの処理装置２、
３、４に異常が発生した場合、これをハードウエア的に
伝達する線と、異常の発生した処理装置２、３、４をハ
ードウエア的に特定するデータ線を含む。
【００１５】図２は図１の処理装置２、３、４のそれぞ
れの内部構成をＣＰＵボード２０を例にとって示すブロ
ック図である。図において、７は共通データ伝送バス１
に含まれるｎビット分の異常処理装置の番号を示すデー
タをアクセスするための異常ＣＰＵ番号チェックジェネ
レート部であり、自己の装置に異常が発生した場合はこ
のことを異常情報制御部５６を通じて通知され共通デー
タ伝送バス１のｎビット分の専用ラインに自己の装置番
号をハードウエア的にダイレクトに送り出し、他の装置
に異常が発生した場合は共通データ伝送バス１のｎビッ
ト分の専用ラインからその装置の番号をハードウエア的
にダイレクトに検出する機能を有する。なお、共通デー
タ伝送バス１にはいずれかの処理装置２、３、４に異常
が発生したことをハードウエア的に示す１ビット分のラ
インが含まれ、異常情報制御部５６からオープンコレク
タ型バッファ５８を通じて異常発生を伝達され、その状
態は異常信号受信用バッファ５９を通じて異常情報制御
部５６で検出される。
れの内部構成をＣＰＵボード２０を例にとって示すブロ
ック図である。図において、７は共通データ伝送バス１
に含まれるｎビット分の異常処理装置の番号を示すデー
タをアクセスするための異常ＣＰＵ番号チェックジェネ
レート部であり、自己の装置に異常が発生した場合はこ
のことを異常情報制御部５６を通じて通知され共通デー
タ伝送バス１のｎビット分の専用ラインに自己の装置番
号をハードウエア的にダイレクトに送り出し、他の装置
に異常が発生した場合は共通データ伝送バス１のｎビッ
ト分の専用ラインからその装置の番号をハードウエア的
にダイレクトに検出する機能を有する。なお、共通デー
タ伝送バス１にはいずれかの処理装置２、３、４に異常
が発生したことをハードウエア的に示す１ビット分のラ
インが含まれ、異常情報制御部５６からオープンコレク
タ型バッファ５８を通じて異常発生を伝達され、その状
態は異常信号受信用バッファ５９を通じて異常情報制御
部５６で検出される。
【００１６】図３は共通データ伝送バス１の内で異常情
報に関する専用ラインのビットの割り付けを示すもので
あり、ｎビットに異常発生した処理装置２、３、４の番
号データを、１ビットにいずれかの処理装置２、３、４
に異常発生したことを示す情報を伝送するように構成さ
れる。ちなみに、接続される処理装置２、３、４の台数
にもよるが装置番号を示すビット数は常識的には通常３
〜４ビット分の情報をパラレルに示すことができれば十
分である。また、共通データ伝送バス１の内で装置番号
をハードウエア的にダイレクトに示すｎビット分の領域
については異常ＣＰＵ番号チェックジェネレート部７か
らオープンコレクタバッファを通じてデータ送出するよ
うに構成することで、複数のＣＰＵボード２０、３０、
４０からのアクセスが可能とされる。
報に関する専用ラインのビットの割り付けを示すもので
あり、ｎビットに異常発生した処理装置２、３、４の番
号データを、１ビットにいずれかの処理装置２、３、４
に異常発生したことを示す情報を伝送するように構成さ
れる。ちなみに、接続される処理装置２、３、４の台数
にもよるが装置番号を示すビット数は常識的には通常３
〜４ビット分の情報をパラレルに示すことができれば十
分である。また、共通データ伝送バス１の内で装置番号
をハードウエア的にダイレクトに示すｎビット分の領域
については異常ＣＰＵ番号チェックジェネレート部７か
らオープンコレクタバッファを通じてデータ送出するよ
うに構成することで、複数のＣＰＵボード２０、３０、
４０からのアクセスが可能とされる。
【００１７】以上述べたような構成において次にその動
作を説明する。
作を説明する。
【００１８】通常時の動作については図４、図５に示し
た従来の構成とほぼ同様であり、プログラムメモリ５２
に格納されたプログラムに従ってＣＰＵ５１は所定の処
理を実行する。
た従来の構成とほぼ同様であり、プログラムメモリ５２
に格納されたプログラムに従ってＣＰＵ５１は所定の処
理を実行する。
【００１９】次に、自己の処理装置に異常発生した場
合、異常情報制御部５６を通じてこれを共通データ伝送
バス１に送出するが、これはオープンコレクタ型バッフ
ァ５８を通じて異常発生を示す情報を共通データ伝送バ
ス１の１ビット分の領域に伝達すると共に異常ＣＰＵ番
号チェックジェネレート部７を通じて自己の装置番号を
共通データ伝送バス１のｎビット分の領域に伝達する。
その結果、他の処理装置は自己の処理装置の異常発生を
ハードウエア的にダイレクトに知ることができるので、
直ちにアクセス禁止等の異常処理に入ることができる。
合、異常情報制御部５６を通じてこれを共通データ伝送
バス１に送出するが、これはオープンコレクタ型バッフ
ァ５８を通じて異常発生を示す情報を共通データ伝送バ
ス１の１ビット分の領域に伝達すると共に異常ＣＰＵ番
号チェックジェネレート部７を通じて自己の装置番号を
共通データ伝送バス１のｎビット分の領域に伝達する。
その結果、他の処理装置は自己の処理装置の異常発生を
ハードウエア的にダイレクトに知ることができるので、
直ちにアクセス禁止等の異常処理に入ることができる。
【００２０】一方、他の処理装置に異常発生した場合、
共通データ伝送バス１の１ビット分の領域にハードウエ
ア的に異常発生を示す情報が伝達されるので、異常情報
制御部５６は異常信号受信用バッファ５９を通じてその
ことを知ることができる。同時に、共通データ伝送バス
１のｎビット分の領域には異常発生処理装置の番号がハ
ードウエア的にダイレクトに送られてきているので、異
常ＣＰＵ番号チェックジェネレート部７を通じて異常発
生処理装置を特定できる。ＣＰＵ５１は異常情報制御部
５６を通じて異常発生と異常発生処理装置を知ることが
でるので、直ちに異常発生処理装置に関する情報をロー
カルメモリ５４の異常情報記憶エリア５５に書き込み、
その後、異常発生処理装置へのアクセスを禁止する等の
異常処理を実行する。
共通データ伝送バス１の１ビット分の領域にハードウエ
ア的に異常発生を示す情報が伝達されるので、異常情報
制御部５６は異常信号受信用バッファ５９を通じてその
ことを知ることができる。同時に、共通データ伝送バス
１のｎビット分の領域には異常発生処理装置の番号がハ
ードウエア的にダイレクトに送られてきているので、異
常ＣＰＵ番号チェックジェネレート部７を通じて異常発
生処理装置を特定できる。ＣＰＵ５１は異常情報制御部
５６を通じて異常発生と異常発生処理装置を知ることが
でるので、直ちに異常発生処理装置に関する情報をロー
カルメモリ５４の異常情報記憶エリア５５に書き込み、
その後、異常発生処理装置へのアクセスを禁止する等の
異常処理を実行する。
【００２１】以上のように、本実施例の構成では、共通
データ伝送バス１に含まれるｎ本のパラレルデータライ
ンと１本のビットラインをハードウエア的にダイレクト
に使用することにより、この共通データ伝送バス１に接
続される処理装置２、３、４のいずれかに異常発生があ
った場合に、異常発生と異常発生処理装置番号を直ちに
他の処理装置に伝達することを可能としている。この場
合、一般的なバスをアクセスする場合と異なり、バスの
アクセス権を確保したりする等の手続きが不要なため、
迅速な異常処理を実行することができる。
データ伝送バス１に含まれるｎ本のパラレルデータライ
ンと１本のビットラインをハードウエア的にダイレクト
に使用することにより、この共通データ伝送バス１に接
続される処理装置２、３、４のいずれかに異常発生があ
った場合に、異常発生と異常発生処理装置番号を直ちに
他の処理装置に伝達することを可能としている。この場
合、一般的なバスをアクセスする場合と異なり、バスの
アクセス権を確保したりする等の手続きが不要なため、
迅速な異常処理を実行することができる。
【００２２】なお、上記実施例では、異常発生を共通デ
ータ伝送バス１中の１ビット分のラインに報知する構成
を例示したが、処理装置番号を示すｎ本のラインに含ま
せてもよく、例えば、通常は存在しない装置番号、たと
えば“０”番を示すデータを載せておき、異常発生時に
は異常発生処理装置番号を送出するようにすることで異
常発生と装置番号を同時に伝送することが可能である。
ータ伝送バス１中の１ビット分のラインに報知する構成
を例示したが、処理装置番号を示すｎ本のラインに含ま
せてもよく、例えば、通常は存在しない装置番号、たと
えば“０”番を示すデータを載せておき、異常発生時に
は異常発生処理装置番号を送出するようにすることで異
常発生と装置番号を同時に伝送することが可能である。
【００２３】また、上記実施例では、共通データ伝送バ
ス１中に複数本の異常発生関連の専用ラインを含ませる
構成を例示したが、異常処理専用のラインを１〜２本設
け、ここに異常発生に関する情報をシリアルデータとし
て伝送するような構成としても同様の効果を得ることが
できる。この場合、図３のデータを１ブロックとしてシ
リアルに送受信するように構成すればよく、異常情報制
御部５６、異常ＣＰＵ番号チェックジェネレート部７に
シリアル通信機能を持たせれば簡単に実行可能である。
また、異常処理専用のラインを時間分割して用いること
により、異常発生と異常発生処理装置の特定を行なうよ
うに構成することもできる。この場合、特定の同期信号
から異常発生信号が送出されるまでのクロック数やクロ
ックの周期等で処理装置番号を報知し割り出すことが可
能となる。
ス１中に複数本の異常発生関連の専用ラインを含ませる
構成を例示したが、異常処理専用のラインを１〜２本設
け、ここに異常発生に関する情報をシリアルデータとし
て伝送するような構成としても同様の効果を得ることが
できる。この場合、図３のデータを１ブロックとしてシ
リアルに送受信するように構成すればよく、異常情報制
御部５６、異常ＣＰＵ番号チェックジェネレート部７に
シリアル通信機能を持たせれば簡単に実行可能である。
また、異常処理専用のラインを時間分割して用いること
により、異常発生と異常発生処理装置の特定を行なうよ
うに構成することもできる。この場合、特定の同期信号
から異常発生信号が送出されるまでのクロック数やクロ
ックの周期等で処理装置番号を報知し割り出すことが可
能となる。
【００２４】以上のようにして通常動作中も異常情報制
御部５６と異常ＣＰＵ番号チェックジェネレート部７の
作用により共通データ伝送バス１内の１ビット＋ｎビッ
トの状態をハードウエア的にスタティックに監視するこ
とにより、他の処理装置に異常発生したことを直ちに知
ることができ、処理装置番号も直接判別することができ
るので、マルチプロセッサシステムとして他の処理装置
の異常発生に早急な対応が必要とされるような場合に極
めて有効であり、異常の拡大を防止することができる。
御部５６と異常ＣＰＵ番号チェックジェネレート部７の
作用により共通データ伝送バス１内の１ビット＋ｎビッ
トの状態をハードウエア的にスタティックに監視するこ
とにより、他の処理装置に異常発生したことを直ちに知
ることができ、処理装置番号も直接判別することができ
るので、マルチプロセッサシステムとして他の処理装置
の異常発生に早急な対応が必要とされるような場合に極
めて有効であり、異常の拡大を防止することができる。
【００２５】
【発明の効果】以上のように、この発明によれば、処理
装置内に異常情報制御部と異常ＣＰＵ番号チェックジェ
ネレート部を設け、共通データ伝送バス内に設けた専用
のラインを通じて処理装置の異常に関する情報のみを直
接やり取りするように構成したので、異常発生と異常発
生処理装置番号を直ちに他の処理装置に伝達できる信頼
性の高い運用が可能になると共にハードウエア的にも異
常伝達専用のラインを設ける必要がないので経済的に構
成できるという効果がある。
装置内に異常情報制御部と異常ＣＰＵ番号チェックジェ
ネレート部を設け、共通データ伝送バス内に設けた専用
のラインを通じて処理装置の異常に関する情報のみを直
接やり取りするように構成したので、異常発生と異常発
生処理装置番号を直ちに他の処理装置に伝達できる信頼
性の高い運用が可能になると共にハードウエア的にも異
常伝達専用のラインを設ける必要がないので経済的に構
成できるという効果がある。
【図１】この発明の一実施例に係るマルチプロセッサシ
ステムの概略構成図である。
ステムの概略構成図である。
【図２】図１の処理装置のそれぞれの内部構成を示すブ
ロック図である。
ロック図である。
【図３】異常発生用のラインのデータの割り付けの説明
図である。
図である。
【図４】従来のマルチプロセッサシステムの概略構成図
である。
である。
【図５】図４の処理装置のそれぞれの内部構成を示すブ
ロック図である。
ロック図である。
１ 共通データ伝送バス １Ａ 共通データ伝送バス ２ 処理装置 ３ 処理装置 ４ 処理装置 ２Ａ 処理装置 ３Ａ 処理装置 ４Ａ 処理装置 ７ 異常ＣＰＵ番号チェックジェネレート部 １０ 異常信号伝達線 ２０ ＣＰＵボード ３０ ＣＰＵボード ４０ ＣＰＵボード ２２ ＣＰＵ周辺ボード ３２ ＣＰＵ周辺ボード ４２ ＣＰＵ周辺ボード ５１ ＣＰＵ ５２ プログラムメモリ ５３ 外部入出力部 ５４ ローカルメモリ ５５ 異常情報記憶エリア ５６ 異常情報制御部 ５８ オープンコレクタ型バッファ ５９ 異常信号受信用バッファ ６０ 共通バスアクセス制御部 ６１ インターフェースバスバッファ ６２ データ伝送用ローカルバス
Claims (1)
- 【請求項１】 個別に処理を行なう複数の処理手段と、
前記処理手段間の情報を伝達する共通データ伝送バス
と、前記各処理手段ごとに対応して設けられ対応する処
理手段に異常を発生した場合にこれを示すと共に対応す
る処理手段を特定する情報を前記共通データ伝送バスに
設けられた専用のラインに送り出すと共に前記共通デー
タ伝送バスの専用のラインを通じて他の処理手段の異常
発生と該当処理手段を特定する情報を得て対応する処理
手段に送出する異常処理手段と、を備えることを特徴と
するマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32050791A JPH05158904A (ja) | 1991-12-04 | 1991-12-04 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32050791A JPH05158904A (ja) | 1991-12-04 | 1991-12-04 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05158904A true JPH05158904A (ja) | 1993-06-25 |
Family
ID=18122222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32050791A Pending JPH05158904A (ja) | 1991-12-04 | 1991-12-04 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05158904A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60252962A (ja) * | 1984-05-30 | 1985-12-13 | Fuji Electric Co Ltd | プロセツサダウン通知方式 |
| JPS6152752A (ja) * | 1984-08-23 | 1986-03-15 | Nippon Telegr & Teleph Corp <Ntt> | 異常表示回路 |
| JPH0236427A (ja) * | 1988-07-26 | 1990-02-06 | Nec Eng Ltd | マルチプロセッサ方式 |
| JPH02100746A (ja) * | 1988-10-07 | 1990-04-12 | Nec Corp | マルチプロセッサ・バス |
-
1991
- 1991-12-04 JP JP32050791A patent/JPH05158904A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60252962A (ja) * | 1984-05-30 | 1985-12-13 | Fuji Electric Co Ltd | プロセツサダウン通知方式 |
| JPS6152752A (ja) * | 1984-08-23 | 1986-03-15 | Nippon Telegr & Teleph Corp <Ntt> | 異常表示回路 |
| JPH0236427A (ja) * | 1988-07-26 | 1990-02-06 | Nec Eng Ltd | マルチプロセッサ方式 |
| JPH02100746A (ja) * | 1988-10-07 | 1990-04-12 | Nec Corp | マルチプロセッサ・バス |
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