JPH05153103A - Transmission path switching system - Google Patents
Transmission path switching systemInfo
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0057—Operations, administration and maintenance [OAM]
- H04J2203/006—Fault tolerance and recovery
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ディジタル伝送装置に
おいて対向装置から分岐されて、異なる方路を経て入力
されたＮＮＩフレーム信号を切替える伝送路切替方式に
関し、特に経路長差を有する２方路の信号に対して、装
置外部からの制御により一方から他方へ無瞬断で切替を
行う伝送路切替方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transmission path switching system for switching an NNI frame signal input from a counter device in a digital transmission apparatus via different paths and, more particularly, to a 2-way path having a difference in path length. The present invention relates to a transmission line switching method for switching from one signal to the other signal without interruption for control of the above signal from the outside of the device.
【０００２】[0002]
【従来の技術】図５に、ＣＣＩＴＴ Ｇ．７０７，７０
８，７０９に規定するＮＮＩフレーム構成を有する伝送
路信号に対する、伝送路切替方式を示す。2. Description of the Related Art FIG. 707, 70
8 shows a transmission path switching system for a transmission path signal having an NNI frame structure defined in No. 8,709.
【０００３】図５に示すように、インタフェース部２２
で受信されたＮＮＩフレーム信号は、分岐回路２３にて
分岐され、インタフェース部２４，２５よりそれぞれ伝
送路３０，３１へ出力される。As shown in FIG. 5, the interface unit 22
The NNI frame signal received at is branched by the branch circuit 23 and output from the interface units 24 and 25 to the transmission lines 30 and 31, respectively.
【０００４】ここで、分岐回路２３にて分岐された信号
は、全く同一の内容を持つため、ＡＵポインタの値も同
一の値が付いている。Since the signals branched by the branch circuit 23 have exactly the same contents, the value of the AU pointer is also the same.
【０００５】異なる経路長を有する伝送路３０，３１へ
出力されたＮＮＩフレーム信号は、インタフェース部２
６，２７にて受信され、外部からの制御で選択回路２８
により一方が選択された後、インタフェース部２９より
送出される。The NNI frame signals output to the transmission lines 30 and 31 having different path lengths are transferred to the interface section 2
6 and 27 are received, and the selection circuit 28 is controlled by the outside.
After one is selected by, it is sent out from the interface unit 29.
【０００６】図５のインタフェース部２６，２７にて受
信されたＮＮＩフレーム信号ＤＡＴＡは、図３に示すフ
レーム同期回路１，２へ入力され（図４の端子１０，２
０の信号）、ＮＮＩフレームに対するフレーム同期がと
られる。The NNI frame signal DATA received by the interface units 26 and 27 of FIG. 5 is input to the frame synchronization circuits 1 and 2 shown in FIG. 3 (terminals 10 and 2 of FIG. 4).
(0 signal), the frame is synchronized with the NNI frame.
【０００７】次にＯＨ（オーバヘッド）終端部３，４に
て、ＡＵポインタの値が読み出されＶＣ−３又はＶＣ−
４（ＳＰＥ）を収容するペイロードの先頭（ＳＰＥ Ｈ
ＥＡＤ）の位置より、伝送路クロックＣＬＫ１に同期し
てエラスティックメモリ７，８にＶＣの内容が書き込ま
れる（図４の端子３０，４０の信号）。Next, in the OH (overhead) terminal units 3 and 4, the value of the AU pointer is read out and the value is VC-3 or VC-.
4 (SPE H) containing the beginning of the payload (SPE H
From the position (EAD), the contents of VC are written in the elastic memories 7 and 8 in synchronization with the transmission path clock CLK1 (signals at terminals 30 and 40 in FIG. 4).
【０００８】エラスティックメモリ７，８からの読出し
は、装置内クロック（ＣＬＫ２）に同期して行われ（図
４の端子１００，１１０の信号）、ポインタ値計算部１
２，１３にて計算された装置内フレームに対するポイン
タ値（ＰＴＲ）は、ＯＨ挿入部１０，１１にて挿入され
て、ＮＮＩフレームとして送出される（図４の端子１２
０，１３０の信号）。Reading from the elastic memories 7 and 8 is performed in synchronization with the internal clock (CLK2) (signals at the terminals 100 and 110 in FIG. 4), and the pointer value calculation unit 1
The pointer value (PTR) for the in-apparatus frame calculated in 2 and 13 is inserted in the OH inserting sections 10 and 11 and transmitted as an NNI frame (terminal 12 in FIG. 4).
0, 130 signal).
【０００９】このようにしてＮＮＩフレームとして送出
された信号は、外部からの制御により選択回路１４で一
方が選択されて出力される（図４の端子１４０の信
号）。One of the signals transmitted as the NNI frame in this way is selected by the selection circuit 14 under the control of the outside and is output (the signal at the terminal 140 in FIG. 4).
【００１０】[0010]
【発明が解決しようとする課題】このような従来の伝送
路切替方式では、対向装置にて分岐されて出力されたＮ
ＮＩフレーム信号が、２つの異なる経路を経て入力され
た場合、ＡＵポインタの値は同一であるが、伝送路に経
路長差があると信号の遅延量が異なるため、伝送路クロ
ックから装置内クロックへクロックを乗せ替えるときに
行うＡＵポインタ値付け替え処理の結果、遅延量に応じ
て異なるＡＵポインタ値を付加することになるため、図
４の端子１２０，１３０の信号のように、送出時にＮＮ
Ｉフレーム中のペイロードに収容されるＶＣの位置が異
なっている。In such a conventional transmission line switching system, the N output from the opposite device is branched.
When an NI frame signal is input via two different routes, the value of the AU pointer is the same, but if there is a difference in the route lengths of the transmission lines, the amount of signal delay will differ, so the transmission line clock will change to the internal clock. As a result of the AU pointer value changing process performed when changing the clock to, the different AU pointer value is added according to the delay amount. Therefore, like the signals at the terminals 120 and 130 in FIG.
The position of the VC accommodated in the payload in the I frame is different.
【００１１】そのため、外部からの制御により選択回路
を切り替えることで信号の切替を行う場合、切替元の信
号と切替先の信号との位相が一致せず、切替時に信号の
不連続が起こり（図４の端子１４０の信号）、下位の装
置のＮＮＩフレーム位相が変動し、フレーム同期がはず
れてハンチングを開始し、切替後のフレーム位相に対し
て同期が確立するまでの間、瞬断が生ずるという問題点
があった。Therefore, when the signal is switched by switching the selection circuit by external control, the phase of the switching source signal does not match the phase of the switching destination signal, and signal discontinuity occurs during switching (see FIG. 4 signal of terminal 140), the NNI frame phase of the lower device fluctuates, frame synchronization is lost, hunting is started, and a momentary interruption occurs until synchronization is established with respect to the switched frame phase. There was a problem.
【００１２】本発明の目的は、回線サービスに影響を与
えることなく、伝送路切替を行うことができる伝送路切
替方式を提供することにある。An object of the present invention is to provide a transmission line switching system capable of switching transmission lines without affecting the line service.
【００１３】[0013]
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る伝送路切替方式においては、対向装置
にて分岐され、異なる経路長を有する２つの伝送路を経
て到達した、ＣＣＩＴＴＧ．７０７，７０８，７０９に
規定されるＮＮＩフレーム信号を切替える伝送路切替方
式であって、到達した前記ＮＮＩフレーム信号を入力す
る受信インタフェース部にて、伝送路クロックから装置
内クロックへのクロックの乗せ替えに伴うＡＵポインタ
値の付け替え処理を行う際に、該ＡＵポインタ処理に必
要なエラスティックメモリに蓄えられたＶＣの読出し位
相が同じになるように制御することにより、ＮＮＩフレ
ームに固定値のＡＵポインタを付加して、２つの伝送路
の経路長差によって生ずる位相差を吸収し、一方の伝送
路の信号を他方の伝送路の信号へ無瞬断で切り替えるも
のである。In order to achieve the above object, in the transmission path switching system according to the present invention, CCITTG.C. Which is reached via two transmission paths branched by an opposite device and having different path lengths. A transmission line switching method for switching NNI frame signals defined in 707, 708, and 709, in which a reception interface unit for inputting the arrived NNI frame signal transfers a clock from a transmission line clock to an in-device clock. When performing the AU pointer value replacement processing associated with the AU pointer processing, control is performed so that the VC read phases stored in the elastic memory necessary for the AU pointer processing become the same, so that the AU pointer having a fixed value in the NNI frame is controlled. Is added to absorb the phase difference caused by the path length difference between the two transmission lines, and the signal of one transmission line is switched to the signal of the other transmission line without interruption.
【００１４】また、対向装置にて２分岐された信号を異
なる経路長を有する伝送路を経てフレーム同期回路に入
力し、ＯＨ処理部にてＮＮＩフレームのＯＨの終端を行
った後、ポインタ検出部にてＶＣ−３またはＶＣ−４の
ポインタ値を読出し、エラスティックメモリにＶＣの内
容を書き込み、読出し時にポインタ値比較部により比較
された２つのポインタ値に対して、ポインタ値計算部に
て同一のポインタ値となるようなポインタ値を計算し、
ＯＨ挿入部にてそれぞれポインタ値を付加して２つの信
号の位相差を吸収するものである。Further, the signal branched into two in the opposite device is input to the frame synchronization circuit via the transmission lines having different path lengths, and the OH processing unit terminates the OH of the NNI frame, and then the pointer detection unit. To read the pointer value of VC-3 or VC-4, write the contents of VC to the elastic memory, and use the same pointer value calculation unit for the two pointer values compared by the pointer value comparison unit at the time of reading. Calculate the pointer value that becomes the pointer value of
A pointer value is added to each of the OH insertion sections to absorb the phase difference between the two signals.
【００１５】[0015]
【作用】２つのＮＮＩフレーム信号を異なる経路長の伝
送路を経て入力し、伝送路の経路長差から生ずる遅延量
を吸収し、無瞬断で回線サービスに影響を与えることな
く、伝送路切替を行う。The two NNI frame signals are input via the transmission lines having different path lengths, the delay amount caused by the difference in the path lengths of the transmission lines is absorbed, and the transmission line is switched without any interruption to the line service. I do.
【００１６】[0016]
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明の一実施例である受信インタフェー
ス部の構成を示す図である。図２は、本発明の受信イン
タフェース部における各部の信号の位相関係を示す図で
ある。The present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing a configuration of a reception interface unit according to an embodiment of the present invention. FIG. 2 is a diagram showing a phase relationship of signals of each unit in the reception interface unit of the present invention.
【００１７】図１において、対向装置にて２分岐され、
異なる経路長を有する伝送路へ出力されたＮＮＩフレー
ム信号ＤＡＴＡは、図１に示す受信インタフェース部の
フレーム同期回路１，２に入力され、ＮＮＩフレームに
対するフレーム同期がとられる（図２の端子１０，２０
の信号）。In FIG. 1, two branches are made in the opposite device,
The NNI frame signal DATA output to the transmission lines having different path lengths is input to the frame synchronization circuits 1 and 2 of the reception interface unit shown in FIG. 1 to establish frame synchronization with the NNI frame (terminal 10, FIG. 2). 20
Signal).
【００１８】さらに、２つの入力信号の到着順序を比較
する手段として、ここではＮＮＩフレームのオーバヘッ
ドであるＨ４バイトの４マルチフレームを用いることに
する。Further, as a means for comparing the arrival order of two input signals, here, 4 multiframes of H4 bytes, which is the overhead of the NNI frame, are used.
【００１９】Ｈ４バイトに関しては、ＣＣＩＴＴ Ｇ．
７０９において、最大４８マルチフレームまでのマルチ
フレームのコーディングが規定されている。このＨ４バ
イトについても、フレーム同期回路１，２にてマルチフ
レーム同期がとられ、マルチフレームの先頭が検出され
る。Regarding the H4 byte, CCITT G.
In 709, multi-frame coding up to 48 multi-frames is defined. The H4 byte is also subjected to multiframe synchronization by the frame synchronization circuits 1 and 2, and the head of the multiframe is detected.
【００２０】ＯＨ（オーバヘッド）終端部３，４では、
ＮＮＩフレームのオーバヘッド（ＯＨ）の終端が行わ
れ、セクショクオーバヘッドの一部であるＡＵポインタ
の値（Ｈ１，Ｈ２バイト）も読み出されて、ポインタ検
出部５，６にてＶＣ−３またはＶＣ−４（ＳＰＥ）のポ
インタ値を読み出し、ＶＣ−３またはＶＣ−４を収容し
ているペイロードの先頭（ＳＰＥ ＨＥＡＤ）の位置が
示される。At the OH (overhead) terminal parts 3 and 4,
The overhead (OH) of the NNI frame is terminated, the AU pointer values (H1 and H2 bytes) that are part of the section overhead are also read, and the pointer detectors 5 and 6 perform VC-3 or VC. -4 (SPE) pointer value is read to indicate the position of the head (SPE HEAD) of the payload accommodating VC-3 or VC-4.
【００２１】ＶＣ−３またはＶＣ−４は、伝送路クロッ
クＣＬＫ１に同期してエラスティックメモリ７，８に書
き込まれた後（図２の端子３０，４０の信号）、装置内
クロックＣＬＫ２に同期して読出されるが、対向装置か
ら当該受信インタフェース部に到達するまでの伝送路の
経路長が異なる場合、遅延が生じＶＣ−３またはＶＣ−
４の到達する時間に差が生じる。VC-3 or VC-4 is written in the elastic memories 7 and 8 in synchronization with the transmission path clock CLK1 (signals at terminals 30 and 40 in FIG. 2), and then in synchronization with the in-device clock CLK2. However, if the path length of the transmission path from the opposite device to the reception interface unit is different, a delay occurs VC-3 or VC-
There will be a difference in the arrival times of four.
【００２２】この到達時間の差を補正するために、ＯＨ
終端部３，４にて、Ｈ４バイトのマルチフレームにて２
つの信号の到着順序を検出し、エラスティックメモリ
７，８にＶＣの内容を書き込んで、読出し時にポインタ
値比較部９により比較された２つのポインタ値に対し
て、ポインタ値計算部１２にて同一のポインタ値となる
ようなポインタ値を計算し、ＯＨ挿入部１０，１１にて
それぞれポインタ値を付加して２つの信号の位相差を吸
収した後、外部からの制御により選択回路１４を切り替
えることにより、２つの信号を一方から他方へ無瞬断で
切り替える。In order to correct this difference in arrival time, OH
2 in H4 byte multi-frame at the end part 3 and 4
The arrival order of the two signals is detected, the contents of the VC are written in the elastic memories 7 and 8, and the two pointer values compared by the pointer value comparison unit 9 at the time of reading are identical in the pointer value calculation unit 12. The pointer values are calculated so that the pointer values are added, and the OH insertion units 10 and 11 add the pointer values respectively to absorb the phase difference between the two signals, and then switch the selection circuit 14 by external control. The two signals are switched from one to the other without interruption.
【００２３】このようにして、読み出された２つのＮＮ
Ｉフレーム信号を外部からの制御により、切替回路１４
にて一方を選択することで、２つの信号を一方から他方
へ無瞬断で切替えることが可能となる。The two NNs thus read out
The switching circuit 14 controls the I-frame signal from the outside.
By selecting one in, it is possible to switch two signals from one to the other without interruption.
【００２４】[0024]
【発明の効果】以上説明したように本発明は、対向装置
にて分岐された２つのＮＮＩフレーム信号を異なる経路
長の伝送路を経て入力し、伝送路の経路長差から生ずる
遅延量を吸収し、無瞬断で回線サービスに影響を与える
ことなく、伝送路切替を行うことができるという効果を
有する。As described above, according to the present invention, two NNI frame signals branched by the opposite device are input via transmission lines having different path lengths, and the delay amount caused by the difference in the path lengths of the transmission paths is absorbed. However, there is an effect that the transmission path can be switched without any interruption without affecting the line service.
【図１】本発明の一実施例を示す受信インタフェース部
の構成図である。FIG. 1 is a configuration diagram of a reception interface unit showing an embodiment of the present invention.
【図２】本発明の受信インタフェース部における各部の
信号の位相関係を示す図である。FIG. 2 is a diagram showing a phase relationship of signals of each unit in the reception interface unit of the present invention.
【図３】従来の受信インタフェース部の構成を示す図で
ある。FIG. 3 is a diagram showing a configuration of a conventional reception interface unit.
【図４】従来の受信インタフェース部における各部の信
号の位相関係を示す図である。FIG. 4 is a diagram showing a phase relationship of signals of respective units in a conventional reception interface unit.
【図５】伝送路切替方式の構成図である。FIG. 5 is a configuration diagram of a transmission path switching system.
１，２ フレーム同期回路 ３，４ ＯＨ終端部 ５，６ ポインタ検出部 ７，８ エラスティックメモリ ９ ポインタ値比較部 １０，１１ ＯＨ挿入部 １２ ポインタ値計算部 １４ 選択回路 1, 2 Frame synchronization circuit 3, 4 OH terminal unit 5, 6 Pointer detection unit 7, 8 Elastic memory 9 Pointer value comparison unit 10, 11 OH insertion unit 12 Pointer value calculation unit 14 Selection circuit
Claims (2)
有する２つの伝送路を経て到達した、ＣＣＩＴＴ Ｇ．
７０７，７０８，７０９に規定されるＮＮＩフレーム信
号を切替える伝送路切替方式であって、 到達した前記ＮＮＩフレーム信号を入力する受信インタ
フェース部にて、伝送路クロックから装置内クロックへ
のクロックの乗せ替えに伴うＡＵポインタ値の付け替え
処理を行う際に、該ＡＵポインタ処理に必要なエラステ
ィックメモリに蓄えられたＶＣの読出し位相が同じにな
るように制御することにより、ＮＮＩフレームに固定値
のＡＵポインタを付加して、２つの伝送路の経路長差に
よって生ずる位相差を吸収し、一方の伝送路の信号を他
方の伝送路の信号へ無瞬断で切り替えることを特徴とす
る伝送路切替方式。1. A CCITT G.G.D., which is branched by an opposite device and arrives via two transmission paths having different path lengths.
A transmission line switching method for switching NNI frame signals specified in 707, 708, and 709, in which a reception interface unit for inputting the arrived NNI frame signal transfers a clock from a transmission line clock to an in-device clock. When performing the AU pointer value replacement processing associated with the AU pointer processing, control is performed so that the VC read phases stored in the elastic memory necessary for the AU pointer processing become the same, so that the AU pointer having a fixed value in the NNI frame is controlled. Is added to absorb the phase difference caused by the path length difference between the two transmission lines, and the signal of one transmission line is switched to the signal of the other transmission line without interruption.
経路長を有する伝送路を経てフレーム同期回路に入力
し、ＯＨ処理部にてＮＮＩフレームのＯＨの終端を行っ
た後、ポインタ検出部にてＶＣ−３またはＶＣ−４のポ
インタ値を読出し、エラスティックメモリにＶＣの内容
を書き込み、読出し時にポインタ値比較部により比較さ
れた２つのポインタ値に対して、ポインタ値計算部にて
同一のポインタ値となるようなポインタ値を計算し、Ｏ
Ｈ挿入部にてそれぞれポインタ値を付加して２つの信号
の位相差を吸収することを特徴とする請求項１に記載の
伝送路切替方式。2. A pointer detection unit after inputting a signal branched into two in a facing device into a frame synchronization circuit via a transmission line having a different path length and terminating OH of an NNI frame in an OH processing unit. To read the pointer value of VC-3 or VC-4, write the contents of VC to the elastic memory, and use the same pointer value calculation unit for the two pointer values compared by the pointer value comparison unit at the time of reading. The pointer value that becomes the pointer value of
The transmission line switching system according to claim 1, wherein the H insertion unit adds a pointer value to each to absorb a phase difference between the two signals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3336341A JPH05153103A (en) | 1991-11-26 | 1991-11-26 | Transmission path switching system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3336341A JPH05153103A (en) | 1991-11-26 | 1991-11-26 | Transmission path switching system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05153103A true JPH05153103A (en) | 1993-06-18 |
Family
ID=18298121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3336341A Pending JPH05153103A (en) | 1991-11-26 | 1991-11-26 | Transmission path switching system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05153103A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644567A (en) * | 1994-08-03 | 1997-07-01 | Fujitsu Limited | Line switching method and line switching apparatus |
| US5825821A (en) * | 1995-03-10 | 1998-10-20 | Nec Corporation | Hitless switch device and method of switching between different paths |
| US5870403A (en) * | 1996-05-30 | 1999-02-09 | Fujitsu Limited | Apparatus and a method for establishing signal synchronization between lines |
-
1991
- 1991-11-26 JP JP3336341A patent/JPH05153103A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644567A (en) * | 1994-08-03 | 1997-07-01 | Fujitsu Limited | Line switching method and line switching apparatus |
| US5825821A (en) * | 1995-03-10 | 1998-10-20 | Nec Corporation | Hitless switch device and method of switching between different paths |
| US5870403A (en) * | 1996-05-30 | 1999-02-09 | Fujitsu Limited | Apparatus and a method for establishing signal synchronization between lines |
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