JPH05144280A - Non-volatile read only semiconductor memory device - Google Patents
Non-volatile read only semiconductor memory deviceInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体表面とコントロ
ールゲートとの間にフローティングゲートが介在したＭ
ＯＳトランジスタからなるメモリセルを備えた不揮発性
読出し専用半導体記憶装置に関する。BACKGROUND OF THE INVENTION The present invention relates to an M in which a floating gate is interposed between a semiconductor surface and a control gate.
The present invention relates to a nonvolatile read-only semiconductor memory device including a memory cell including an OS transistor.
【０００２】[0002]
【従来の技術】例えばフローティングゲートを備えたｎ
ＭＯＳトランジスタからなるメモリセルでは、コントロ
ールゲートに駆動電圧を加えたときにドレイン電流が流
れるかどうかにより記憶内容、すなわちフローティング
ゲートに負の電荷が蓄積されているかどうかが判別され
る。2. Description of the Related Art For example, n having a floating gate
In a memory cell composed of a MOS transistor, it is determined whether or not a stored current, that is, whether or not negative charges are accumulated in a floating gate, depending on whether a drain current flows when a drive voltage is applied to a control gate.
【０００３】ドレイン電流が流れ始めるコントロールゲ
ート電圧（しきい電圧）を、フローティングゲートに電
荷が蓄積されていない場合ＶTL、フローティングゲート
ＦＧに負の電荷が蓄積されている場合ＶTHで表すと、記
憶内容を正確に読出すためには、コントロールゲート電
圧ＶCGはＶTL＜ＶCG＜ＶTHでなければならない。一方、
コントロールゲート電圧ＶCGは、従来では図３に示す如
く、電源電圧ＶCCに比例していた。The control gate voltage (threshold voltage) at which the drain current starts to flow is represented by V TL when no charges are accumulated in the floating gate and V TH when negative charges are accumulated in the floating gate FG. The control gate voltage V CG must be V TL <V CG <V TH in order to accurately read the stored contents. on the other hand,
The control gate voltage V CG is conventionally proportional to the power supply voltage V CC as shown in FIG.
【０００４】したがって、半導体記憶装置の動作電源電
圧の許容範囲を広くするには、しきい電圧ＶTHを高くす
る必要がある。また、ＶＨは経時変化して徐々に低下す
る（リテンション）ため、ある程度の年数を経た後でも
保証電源電圧範囲内で記憶内容を正しく読み出すよう
に、低下分を見越してその分しきい電圧ＶTHが高めにな
るようにデータ書込みを行う必要がある。すなわち、リ
テンションに対する電圧マージンを広くとる必要があ
る。Therefore, in order to widen the allowable range of the operating power supply voltage of the semiconductor memory device, it is necessary to increase the threshold voltage V TH . Further, since VH changes gradually with time and gradually decreases (retention), the threshold voltage V TH is reduced in anticipation of the decrease so that the stored contents can be correctly read within the guaranteed power supply voltage range even after a certain number of years. It is necessary to write data so that the value becomes higher. That is, it is necessary to secure a wide voltage margin for retention.
【０００５】[0005]
【発明が解決しようとする課題】ところが、半導体集積
回路の高集積化及び大規模化に伴い回路素子が微細化さ
れ、回路素子の耐圧が低くなって、データ書き込みの際
にｎＭＯＳトランジスタのコントロールゲートに加えら
れる電圧の上限が制限される。このため、しきい電圧Ｖ
THを高くするのが困難になり、動作電源電圧の上限を上
げることができず、また、リテンションに対する電圧マ
ージンも充分に確保できず、信頼性が徐々に低下する。However, as the semiconductor integrated circuit becomes highly integrated and large-scaled, the circuit element is miniaturized, the withstand voltage of the circuit element becomes low, and the control gate of the nMOS transistor at the time of data writing. The upper limit of the voltage applied to is limited. Therefore, the threshold voltage V
It becomes difficult to increase TH , the upper limit of the operating power supply voltage cannot be raised, and a sufficient voltage margin for retention cannot be secured, so that the reliability gradually decreases.
【０００６】本発明の目的は、このような問題点に鑑
み、動作電源電圧の上限を向上させることができ、ま
た、リテンションにより信頼性が低下するのを防止する
ことができる不揮発性読出し専用半導体記憶装置を提供
することにある。In view of the above problems, an object of the present invention is to improve the upper limit of the operating power supply voltage and prevent the deterioration of reliability due to retention, which is a nonvolatile read-only semiconductor. To provide a storage device.
【０００７】[0007]
【課題を解決するための手段及びその作用】図１は、本
発明に係る不揮発性読出し専用半導体記憶装置の原理構
成を示す。FIG. 1 shows the principle configuration of a nonvolatile read-only semiconductor memory device according to the present invention.
【０００８】本発明は、半導体表面とコントロールゲー
トＣＧとの間にローティングゲートが介在したＭＯＳト
ランジスタからなるメモリセル１を備え、メモリセル１
の記憶内容がセンスアンプ４を介して読み出される不揮
発性読出し専用半導体記憶装置において、該半導体記憶
装置の電源電圧ＶCCに応じた電圧を出力し、出力電圧Ｖ
CC−Δが所定値以上になるのを制限する電圧制限回路２
と、選択信号Ｓに応じて、電圧制限回路２の出力電圧Ｖ
CC−Δをメモリセル１のコントロールゲートＣＧに供給
する駆動回路３とを備えている。The present invention comprises a memory cell 1 comprising a MOS transistor having a rotating gate interposed between a semiconductor surface and a control gate CG.
In the nonvolatile read-only semiconductor memory device whose stored contents are read out via the sense amplifier 4, a voltage corresponding to the power supply voltage V CC of the semiconductor memory device is output to output the output voltage V CC.
Voltage limiter circuit 2 that limits CC- Δ from exceeding a specified value
And the output voltage V of the voltage limiting circuit 2 according to the selection signal S.
The drive circuit 3 supplies CC- Δ to the control gate CG of the memory cell 1.
【０００９】本発明によれば、動作電源電圧を高くして
もメモリセル１のコントロールゲートＣＧに供給する電
圧を、‘０’のしきい電圧と‘１’のしきい電圧の間の
電圧にすることが可能となり、動作電源電圧の上限を向
上させることができ、また、リテンションにより信頼性
が低下するのを防止することができる。According to the present invention, the voltage supplied to the control gate CG of the memory cell 1 is set to a voltage between the "0" threshold voltage and the "1" threshold voltage even if the operating power supply voltage is increased. It is possible to improve the upper limit of the operating power supply voltage, and it is possible to prevent the reliability from decreasing due to retention.
【００１０】本発明の一態様では、例えば図２に示す如
く、メモリセルを構成するＭＯＳトランジスタ１１〜１
ｎはｎチャンネル型であり、電圧制限回路２は、ＭＯＳ
トランジスタ１１と同一構成でフローティングゲートＦ
Ｇに電荷が蓄積されコントロールゲートＣＧとドレイン
とが接続されたメモリセル２ｂと、抵抗負荷素子２ａと
が直列接続された回路を備え、該直列接続回路の端子間
に電源電圧ＶCCが印加され、メモリセル２ｂの端子間電
圧に応じた電圧を出力する。According to one aspect of the present invention, for example, as shown in FIG. 2, MOS transistors 11 to 1 forming a memory cell.
n is an n-channel type, and the voltage limiting circuit 2 is a MOS
Floating gate F with the same structure as transistor 11
There is provided a circuit in which a memory cell 2b in which electric charge is accumulated in G and a control gate CG and a drain are connected, and a resistance load element 2a are connected in series, and a power supply voltage V CC is applied between terminals of the series connection circuit. , And outputs a voltage according to the voltage between the terminals of the memory cell 2b.
【００１１】この構成の場合、メモリセル１１〜１ｎの
フローティングゲートＦＧに蓄積された負電荷がリテン
ションにより低減しても、これに応じてメモリセル２ｂ
のフローティングゲートＦＧに蓄積された負電荷が低減
し、電圧制限回路２の出力電圧ＶCC−ΔＣが低下する。
このため、リテンションに対する電圧マージンを広くと
る必要がなくなり、半導体記憶装置の信頼性が長期間に
わたって高くなる。In the case of this structure, even if the negative charges accumulated in the floating gates FG of the memory cells 11 to 1n are reduced by the retention, the memory cells 2b are correspondingly reduced.
, The negative charge accumulated in the floating gate FG is reduced, and the output voltage V CC -ΔC of the voltage limiting circuit 2 is reduced.
Therefore, it is not necessary to take a wide voltage margin for retention, and the reliability of the semiconductor memory device is improved for a long period of time.
【００１２】[0012]
【実施例】以下、図面に基づいて本発明の一実施例を説
明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【００１３】図２は、不揮発性読出し専用半導体記憶装
置の要部構成を示す。FIG. 2 shows a main configuration of a nonvolatile read-only semiconductor memory device.
【００１４】メモリセル１１〜１ｎは、半導体基板の表
面とコントロールゲートＣＧとの間にフローティングゲ
ートＦＧが介在するｎＭＯＳトランジスタで構成されて
いる。メモリセル１１〜１ｎのコントロールゲートＣＧ
にはそれぞれワード線ＷＬ１〜ＷＬｎの一端が接続され
ている。ワード線ＷＬ１〜ＷＬｎの他端はそれぞれ、Ｃ
ＭＯＳインバータからなる駆動回路３１〜３ｎの出力端
に接続されている。駆動回路３１〜３ｎの入力端は、ロ
ウアドレスＡ0 〜Ａm をデコードするロウアドレスデコ
ーダ５の出力端に接続されている。駆動回路３１〜３ｎ
の電源電圧入力端は共通に接続され、電圧制限回路２を
介して電源供給線ＶCCに接続されている。Each of the memory cells 11 to 1n is composed of an nMOS transistor having a floating gate FG interposed between the surface of the semiconductor substrate and the control gate CG. Control gate CG of memory cells 11 to 1n
One end of each of the word lines WL1 to WLn is connected to. The other ends of the word lines WL1 to WLn are C
It is connected to the output terminals of the drive circuits 31 to 3n formed of MOS inverters. Input terminal of the drive circuit 31~3n is connected to the output terminal of the row address decoder 5 for decoding the row address A 0 to A m. Drive circuit 31-3n
The power supply voltage input terminals of are commonly connected and are connected to the power supply line V CC via the voltage limiting circuit 2.
【００１５】電圧制限回路２は、ｐＭＯＳトランジスタ
２ａのソース及びｎＭＯＳトランジスタ２ｃのドレイン
が共通に電源供給線ＶCCに接続され、ｐＭＯＳトランジ
スタ２ａのドレイン及びｎＭＯＳトランジスタ２ｃのゲ
ートが共通にメモリセル２ｂのドレイン及びコントロー
ルゲートＣＧに接続され、メモリセル２ｂのソース及び
ｐＭＯＳトランジスタ２ａのゲートがグランド線に接続
されている。また、ｎＭＯＳトランジスタ２ｃのソース
が駆動回路３１〜３ｎに対する電源電圧出力端となって
いる。In the voltage limiting circuit 2, the source of the pMOS transistor 2a and the drain of the nMOS transistor 2c are commonly connected to the power supply line V CC , and the drain of the pMOS transistor 2a and the gate of the nMOS transistor 2c are commonly connected to the memory cell 2b. The drain and the control gate CG are connected, and the source of the memory cell 2b and the gate of the pMOS transistor 2a are connected to the ground line. The source of the nMOS transistor 2c serves as a power supply voltage output terminal for the drive circuits 31 to 3n.
【００１６】メモリセル２ｂは、メモリセル１１〜１ｎ
と同一構成であり、そのフローティングゲートＦＧに
は、メモリセル１１〜１ｎに対するデータ書込みの際に
これらと同一条件の下で負電荷が蓄積されて、データ
‘１’が書き込まれている。The memory cells 2b are the memory cells 11 to 1n.
The floating gate FG has the same configuration as that of the above, and when the data is written to the memory cells 11 to 1n, negative charges are accumulated under the same conditions as those, and data "1" is written.
【００１７】また、センスアンプ４の入力端にはメモリ
セル１１〜１ｎのドレインが共通に接続され、センスア
ンプ４の電源電圧はＶCCとなっている。Further, the drains of the memory cells 11 to 1n are commonly connected to the input terminal of the sense amplifier 4, and the power supply voltage of the sense amplifier 4 is V CC .
【００１８】次に、上記の如く構成された本実施例の動
作を説明する。Next, the operation of this embodiment constructed as described above will be explained.
【００１９】ロウアドレスデコーダ５の出力により、例
えば、駆動回路３１の入力端が低レベル、駆動回路３２
〜３ｎの入力端が高レベルとなると、駆動回路３１は、
ｐＭＯＳトランジスタ３ａがオン状態、ｎＭＯＳトラン
ジスタ３ｂがオフ状態となって、電圧制限回路２の出力
電圧がｐＭＯＳトランジスタ３ａ、ワード線ＷＬ１を通
ってメモリセル１１のコントロールゲートＣＧに加えら
れる。このとき、ワード線ＷＬ２〜ＷＬｎは全て低レベ
ルとなっている。By the output of the row address decoder 5, for example, the input terminal of the drive circuit 31 is at a low level, and the drive circuit 32.
When the input terminal of ~ 3n becomes high level, the drive circuit 31
With the pMOS transistor 3a turned on and the nMOS transistor 3b turned off, the output voltage of the voltage limiting circuit 2 is applied to the control gate CG of the memory cell 11 through the pMOS transistor 3a and the word line WL1. At this time, the word lines WL2 to WLn are all at the low level.
【００２０】メモリセル１１の動作特性は、データ書込
みの際にフローティングゲートＦＧに電荷が蓄積されな
かった場合（‘０’）には、図４（Ｂ）の曲線Ｄ０に示
す如くなり、データ書込みの際にフローティングゲート
ＦＧに負電荷が蓄積された場合（‘１’）には、図４
（Ｂ）の曲線Ｄ１に示す如くなる。The operation characteristics of the memory cell 11 are as shown by the curve D0 in FIG. 4B when no charges are accumulated in the floating gate FG during data writing ('0'). When negative charges are accumulated in the floating gate FG ('1') at the time of,
It becomes as shown in the curve D1 of (B).
【００２１】メモリセル１１のコントロールゲート電圧
ＶCGは、ＶTL＜ＶCG＜ＶTHとなっており、メモリセル１
１の書込み内容が‘０’の場合にはメモリセル１１がオ
ン状態となってセンスアンプ４の出力が低レベルとな
り、メモリセル１１の書込み内容が‘１’の場合にはメ
モリセル１１がオフ状態となってセンスアンプ４の出力
が高レベルとなる。The control gate voltage V CG of the memory cell 11 is V TL <V CG <V TH , and the memory cell 1
When the write content of 1 is "0", the memory cell 11 is turned on and the output of the sense amplifier 4 becomes low level. When the write content of the memory cell 11 is "1", the memory cell 11 is turned off. Then, the output of the sense amplifier 4 becomes high level.
【００２２】一方、電圧制限回路２については、ｐＭＯ
Ｓトランジスタ２ａ及びｎＭＯＳトランジスタ２ｃは常
にオン状態となっている。メモリセル２ｂのコントロー
ルゲートＣＧに加わっている電圧ＶGは、図３において
ＶCC＜ＶＣ０の場合には、ＶG＜ＶTHとなり、メモリセ
ル２ｂはオフ状態となっている。ＶCC＞ＶＣ０となる
と、ゲート電圧ＶGは図４（Ａ）に示す如くＶTH＋ΔＧ
となり、メモリセル２ｂにドレイン電流が流れてゲート
電圧ＶGが低下するため、ｎＭＯＳトランジスタ２ｃの
オン抵抗が上昇し、電圧制限回路２の出力電圧ＶCC−Δ
Ｃは電源電圧ＶCCが上昇してもほぼ一定となり、メモリ
セル１１のコントロールゲート電圧ＶCGは図３に示す如
くなる。On the other hand, for the voltage limiting circuit 2, pMO
The S transistor 2a and the nMOS transistor 2c are always on. The voltage V G applied to the control gate CG of the memory cell 2b is V G <V TH when V CC <VC0 in FIG. 3, and the memory cell 2b is in the off state. When V CC > VC0, the gate voltage V G becomes V TH + ΔG as shown in FIG.
Then, since the drain current flows through the memory cell 2b and the gate voltage V G decreases, the ON resistance of the nMOS transistor 2c increases, and the output voltage V CC -Δ of the voltage limiting circuit 2 increases.
C becomes almost constant even if the power supply voltage V CC rises, and the control gate voltage V CG of the memory cell 11 becomes as shown in FIG.
【００２３】したがって、電源電圧ＶCCを高くしてもＶ
TL＜ＶCG＜ＶTHが保たれ、メモリセル１１〜１ｎから誤
データが読み出されるのを防止することができる。Therefore, even if the power supply voltage V CC is increased, V
TL <V CG <V TH is maintained, and it is possible to prevent erroneous data from being read from the memory cells 11 to 1n.
【００２４】本実施例では特に、電圧制限回路２にメモ
リセル１１〜１ｎと同一構成のメモリセル２ｂを用い、
そのフローティングゲートＦＧに、メモリセル１１〜１
ｎに対するデータ書込みの際にこれらと同一条件の下で
負電荷を蓄積させているので、メモリセル１１〜１ｎの
フローティングゲートＦＧに蓄積された負電荷がリテン
ションにより低減しても、これに応じてメモリセル２ｂ
のフローティングゲートＦＧに蓄積された負電荷が低減
し、図３に示すＶＣ０が低下し、電圧制限回路２の出力
電圧ＶCC−ΔＣが低下する。このため、リテンションに
対する電圧マージン広くとる必要がなくなり、半導体記
憶装置の信頼性が長期間にわたって高くなる。In this embodiment, in particular, the voltage limiting circuit 2 uses the memory cell 2b having the same structure as the memory cells 11 to 1n.
The memory cells 11 to 1 are connected to the floating gate FG.
Negative charges are stored under the same conditions as those described above when writing data to n. Therefore, even if the negative charges stored in the floating gates FG of the memory cells 11 to 1n are reduced by the retention, the negative charges are responded accordingly. Memory cell 2b
, The negative charge accumulated in the floating gate FG is reduced, VC0 shown in FIG. 3 is reduced, and the output voltage V CC -ΔC of the voltage limiting circuit 2 is reduced. Therefore, it is not necessary to secure a wide voltage margin for retention, and the reliability of the semiconductor memory device is improved for a long period of time.
【００２５】[0025]
【発明の効果】以上説明した如く、本発明に係る不揮発
性読出し専用半導体記憶装置では、半導体記憶装置の電
源電圧に応じた電圧を出力し、出力電圧が所定値以上に
なるのを制限する電圧制限回路と、選択信号に応じて電
圧制限回路の出力電圧をメモリセルのコントロールゲー
トに供給する駆動回路とを備えているので、動作電源電
圧を高くしてもメモリセルのコントロールゲートに供給
する電圧を、‘０’のしきい電圧と‘１’のしきい電圧
の間の電圧にすることが可能となり、動作電源電圧の上
限を向上させることができ、また、リテンションにより
信頼性が低下するのを防止することができるという優れ
た効果を奏する。As described above, the nonvolatile read-only semiconductor memory device according to the present invention outputs a voltage according to the power supply voltage of the semiconductor memory device and limits the output voltage to a predetermined value or more. Since the limiter circuit and the drive circuit that supplies the output voltage of the voltage limiter circuit to the control gate of the memory cell according to the selection signal are provided, the voltage supplied to the control gate of the memory cell even if the operating power supply voltage is increased. Can be set to a voltage between the threshold voltage of "0" and the threshold voltage of "1", the upper limit of the operating power supply voltage can be improved, and the reliability decreases due to the retention. The excellent effect of being able to prevent
【００２６】本発明の一態様では、メモリセルを構成す
るＭＯＳトランジスタはｎチャンネル型であり、電圧制
限回路は、該ＭＯＳトランジスタと同一構成でフローテ
ィングゲートに電荷が蓄積されコントロールゲートとド
レインとが接続されたメモリセルと、抵抗負荷素子とが
直列接続された回路を備え、該直列接続回路の端子間に
電源電圧が印加され、該直列接続回路のメモリセルの端
子間電圧に応じた電圧を出力するので、データ保持用メ
モリセルのフローティングゲートに蓄積された負電荷が
リテンションにより低減しても、これに応じて該直列接
続回路のメモリセルのフローティングゲートに蓄積され
た負電荷が低減し、電圧制限回路の出力電圧が低下し、
このため、リテンションに対する電圧マージンを広くと
る必要がなくなり、半導体記憶装置の信頼性が長期間に
わたって高くなるという優れた効果を奏する。According to one aspect of the present invention, the MOS transistor forming the memory cell is an n-channel type, and the voltage limiting circuit has the same structure as the MOS transistor and charges are accumulated in the floating gate to connect the control gate and the drain. A circuit in which the connected memory cell and a resistive load element are connected in series, a power supply voltage is applied between the terminals of the series connection circuit, and a voltage corresponding to the terminal voltage of the memory cell in the series connection circuit is output. Therefore, even if the negative charge stored in the floating gate of the data holding memory cell is reduced by the retention, the negative charge stored in the floating gate of the memory cell of the series connection circuit is reduced accordingly, and the voltage is reduced. The output voltage of the limiting circuit drops,
Therefore, it is not necessary to set a wide voltage margin for retention, and the excellent effect that the reliability of the semiconductor memory device is improved for a long period of time is achieved.
【図１】本発明に係る不揮発性読出し専用半導体記憶装
置の原理構成を示すブロック図である。FIG. 1 is a block diagram showing a principle configuration of a nonvolatile read-only semiconductor memory device according to the present invention.
【図２】本発明の一実施例の不揮発性読出し専用半導体
記憶装置の要部回路図である。FIG. 2 is a main part circuit diagram of a nonvolatile read-only semiconductor memory device according to an embodiment of the present invention.
【図３】電源電圧に対するメモリセル１１のコントロー
ルゲート電圧を示す線図である。FIG. 3 is a diagram showing a control gate voltage of the memory cell 11 with respect to a power supply voltage.
【図４】図２のメモリセル２ｂ及び１１のコントロール
ゲート電圧に対するドレイン電流を示す特性図である。FIG. 4 is a characteristic diagram showing drain current with respect to control gate voltage of the memory cells 2b and 11 of FIG.
１、２ｂ、１１〜１ｎ メモリセル ２ 電圧制限回路 ２ａ、３ａ ｐＭＯＳトランジスタ ２ｃ、３ｂ ｎＭＯＳトランジスタ ３、３１〜３ｎ 駆動回路 ４ センスアンプ ５ ロウアドレスデコーダ ＷＬ１〜ＷＬｎ ワード線 1, 2b, 11-1n Memory cell 2 Voltage limiting circuit 2a, 3a pMOS transistor 2c, 3b nMOS transistor 3, 31-3n Driving circuit 4 Sense amplifier 5 Row address decoder WL1-WLn Word line
Claims (2)
Ｇ）との間にフローティングゲート（ＦＧ）が介在した
ＭＯＳトランジスタからなるメモリセル（１）を備え、
メモリセルの記憶内容がセンスアンプ（４）を介して読
み出される不揮発性読出し専用半導体記憶装置におい
て、 該半導体記憶装置の電源電圧（ＶCC）に応じた電圧を出
力し、出力電圧（ＶCC−Δ）が所定値以上になるのを制
限する電圧制限回路（２）と、 選択信号（Ｓ）に応じて、該電圧制限回路の出力電圧を
該メモリセルのコントロールゲートに供給する駆動回路
（３）と、 を有することを特徴とする不揮発性読出し専用半導体記
憶装置。1. A semiconductor surface and a control gate (C
A memory cell (1) comprising a MOS transistor having a floating gate (FG) interposed between
In a nonvolatile read-only semiconductor memory device in which the stored content of a memory cell is read out via a sense amplifier (4), a voltage corresponding to the power supply voltage (V CC ) of the semiconductor memory device is output, and an output voltage (V CC − A voltage limiting circuit (2) for limiting Δ) to be a predetermined value or more, and a driving circuit (3) for supplying the output voltage of the voltage limiting circuit to the control gate of the memory cell according to the selection signal (S). ) And a non-volatile read-only semiconductor memory device.
ャンネル型であり、 前記電圧制限回路（２）は、該ＭＯＳトランジスタと同
一構成でフローティングゲート（ＦＧ）に電荷が蓄積さ
れコントロールゲート（ＣＧ）とドレインとが接続され
たメモリセル（２ｂ）と、抵抗負荷素子（２ａ）とが直
列接続された回路を備え、 該直列接続回路の端子間に前記電源電圧（ＶCC）が印加
され、 該直列接続回路のメモリセルの端子間電圧に応じた電圧
を出力することを特徴とする請求項１記載の不揮発性読
出し専用半導体記憶装置。2. The MOS transistor (11) is an n-channel type, and the voltage limiting circuit (2) has the same structure as the MOS transistor and has a floating gate (FG) in which charges are accumulated and a control gate (CG). A circuit in which a memory cell (2b) connected to a drain and a resistive load element (2a) are connected in series is provided, and the power supply voltage (V CC ) is applied between terminals of the series connection circuit. 2. The non-volatile read-only semiconductor memory device according to claim 1, which outputs a voltage according to a voltage between terminals of a memory cell of the connection circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30090591A JPH05144280A (en) | 1991-11-16 | 1991-11-16 | Non-volatile read only semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30090591A JPH05144280A (en) | 1991-11-16 | 1991-11-16 | Non-volatile read only semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05144280A true JPH05144280A (en) | 1993-06-11 |
Family
ID=17890543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30090591A Withdrawn JPH05144280A (en) | 1991-11-16 | 1991-11-16 | Non-volatile read only semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05144280A (en) |
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|---|---|---|---|---|
| JP2010123155A (en) * | 2008-11-17 | 2010-06-03 | Nec Electronics Corp | Nonvolatile semiconductor memory device |
| US7910472B2 (en) | 2007-02-21 | 2011-03-22 | Kabushiki Kaisha Shinkawa | Method of manufacturing semiconductor device |
-
1991
- 1991-11-16 JP JP30090591A patent/JPH05144280A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7910472B2 (en) | 2007-02-21 | 2011-03-22 | Kabushiki Kaisha Shinkawa | Method of manufacturing semiconductor device |
| JP2010123155A (en) * | 2008-11-17 | 2010-06-03 | Nec Electronics Corp | Nonvolatile semiconductor memory device |
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