JPH05143362A - 割込み処理方式 - Google Patents

Abstract

(57)【要約】 【目的】分岐命令の遅延スロットからの割込みを可能と
することで、遅延スロットに置くことのできる命令の制
約を無くし、遅延スロットを有効に活用する。 【構成】分岐命令のＤステージで生成された分岐アドレ
ス１５をレジスタ２３に一時保持した後、レジスタ２６
に保持する。分岐時には分岐信号１４を１サイクル遅ら
せた信号１６が出力される。レジスタ２３，２６，信号
１６の状態はＷステージまで命令に同期してパイプライ
ン動作させられ、レジスタ３２，２８，３４に移され
る。割込み発生で割込み信号１９が真となると、レジス
タ３２，２８，３４の内容がレジスタ２９，３０，３５
に移される。割込み処理からの復帰時にはレジスタ３５
の状態により遅延スロット内への復帰であるかが調べら
れ、そうであれば、レジスタ３０の示すアドレスへの分
岐命令を実行し、次にその分岐命令の遅延スロットでレ
ジスタ２９の示すアドレスへの分岐命令を実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、遅延スロットを持つ
分岐命令を処理するパイプライン方式の計算機における
割込み処理方式に関する。

【０００２】

【従来の技術】パイプライン方式の計算機において、分
岐命令をパイプライン処理する場合、パイプラインの最
初のステージで分岐を行わない限り、分岐実行前に後続
の命令がパイプラインに取込まれてしまい、パイプライ
ンにハザードが発生する。

【０００３】このパイプラインハザードを少なくする方
法として、分岐命令の後続を遅延スロットと呼ばれる命
令フィールドとし、この遅延スロットに置かれた命令に
ついては先行する分岐命令による分岐の有無に無関係に
実行することが知られている。この方法では、分岐に無
関係に実行してもよい命令だけを遅延スロットに置くこ
とになる。このため、分岐と無関係な命令が無い場合に
は、ＮＯＰ（ノーオペレーション）命令が指定される。

【０００４】以上の分岐命令の遅延スロットの例を、パ
イプラインが、命令フェッチステージ（Ｆステージ）
と、命令デコード、分岐処理のステージ（Ｄステージ）
と、演算ステージ（Ｅステージ）と、ライトバック（結
果の書込み）ステージ（Ｗステージ）との４段構成で、
遅延スロットが１段（分岐処理が２段目のＤステージで
行われるため）の場合について、図４に示す。

【０００５】図４に示すように、従来は分岐命令（Ｂ）
と遅延スロット（Ｓ）の間に割込みが入ることが禁止さ
れている。また、図４の例と異なって複数段の遅延スロ
ットを持つ場合には、各遅延スロット間に割込みが入る
ことも禁止されている。これは、遅延スロットからの割
込み発生により先行する分岐命令の分岐先アドレスが失
われ、遅延スロットに戻った場合に、分岐先の命令が実
行できなくなるためである。

【０００６】このため従来は、遅延スロットには割込み
を発生する可能性がある命令、例えばロード命令、スト
ア命令等を置かず、また分岐命令と遅延スロットを仮想
アドレスのページ境界にまたがって置かず、更に分岐命
令と遅延スロットの間に非同期割込みは入れない等の処
理を行っていた。なお、ロード命令、ストア命令等で割
込みを発生する可能性があるのは、オペランドアドレス
生成でアドレス変換割込みを起こす可能性があるためで
ある。

【０００７】

【発明が解決しようとする課題】上記したように従来
は、遅延スロットからの割込み発生により先行する分岐
命令の分岐先アドレスが失われ、遅延スロットに戻った
場合に、分岐先の命令が実行できなくなるため、これを
防止する目的で、分岐命令の遅延スロットにロード・ス
トア命令等の割込みを発生させる可能性のある命令を置
くことができなかった。このため、遅延スロットに置く
ことのできる命令が限られ、遅延スロットを有効に活用
することができないという問題があった。また同様の理
由により、遅延スロットを仮想アドレスのページ境界に
置くことができないため、ページ境界付近で分岐命令が
多用された場合に性能低下を招くという問題もあった。

【０００８】この発明は上記事情に鑑みてなされたもの
でその目的は、遅延スロットを持った分岐命令におい
て、遅延スロット内からの割込みと遅延スロットへの割
込み復帰を可能とすることにより、遅延スロットに置く
ことのできる命令の制約を無くして遅延スロットの有効
活用を図り、命令を高速に処理できる割込み処理方式を
提供することにある。

【０００９】

【課題を解決するための手段】この発明は、割込み処理
からの戻り先のアドレスを保持する第１のアドレス保持
手段と、割込み処理からの戻り先が分岐命令の遅延スロ
ットである場合には、この遅延スロットに先行する分岐
命令の分岐先アドレスを保持する第２のアドレス保持手
段と、割込み処理からの戻り先が遅延スロット内である
か否かを示す識別情報を保持する識別情報保持手段とを
備え、割込み処理から復帰する際には、識別情報保持手
段に保持されている識別情報から戻り先が遅延スロット
内であるか否かを判別し、遅延スロット内であれば第１
のアドレス保持手段に保持されている戻り先アドレスへ
分岐して、その戻り先の命令を実行した後、第２のアド
レス保持手段に保持されている分岐先アドレスに分岐
し、遅延スロット内でなければ第１のアドレス保持手段
に保持されている戻り先アドレスだけに分岐するように
したことを特徴とするものである。

【００１０】

【作用】上記の構成においては、割込み処理を開始する
前に、割込み処理からの戻り先のアドレスが第１の保持
手段に、割込みが分岐命令の遅延スロットで起こったか
否か、即ち割込み処理からの戻り先が遅延スロット内で
あるか否かを示す識別情報が識別情報保持手段に、それ
ぞれ保持される。また、割込みが分岐命令の遅延スロッ
トで起こった場合には、この遅延スロットに先行する分
岐命令の分岐先アドレスが第２の保持手段に保持され
る。そして、割込み処理から復帰する際には、まず識別
情報保持手段に保持されている識別情報をもとに、戻り
先が遅延スロット内であるか否かが判別される。

【００１１】もし、戻り先が遅延スロット内であれば、
第１のアドレス保持手段に保持されている戻り先アドレ
スの命令へ分岐し、その戻り先の命令を実行した後に、
第２のアドレス保持手段に保持されている分岐先アドレ
スの命令に分岐する。このように、割込みからの戻り先
が分岐命令の遅延スロットであるならば、遅延スロット
内での命令を実行後に、先行していた分岐命令の分岐先
へ分岐することができる。

【００１２】これに対し、戻り先が遅延スロット内でな
ければ、第１のアドレス保持手段に保持されている戻り
先アドレスの命令への分岐だけが行われ、その命令から
始まる命令列が実行される。

【００１３】

【実施例】図１はこの発明を適用するパイプライン方式
の計算機の一実施例を示す要部のブロック構成図であ
る。なお、本実施例では、パイプラインを、Ｆステー
ジ、Ｄステージ、ＥステージおよびＷステージの４段構
成とし、Ｄステージで分岐処理を行うものとする。ま
た、遅延スロットの段数は、Ｄステージで分岐処理を行
うことから、１段であるものとする。

【００１４】図１において、１０は各種プログラム、デ
ータ等を格納するためのメモリ、１１はメモリ１０に対
するアクセス制御等を司るメモリ制御装置である。この
メモリ制御装置１１は、分岐要求または割込み要求が無
い限り、メモリアドレスをインクリメントしながらメモ
リ１０から順番に命令を取出し、命令デコード装置１２
に供給する。またメモリ制御装置１１は、分岐要求また
は割込み要求があった場合には、分岐アドレスまたは割
込みアドレスで示されるメモリ番地から命令の取出しを
開始する。

【００１５】１２はメモリ制御装置１１から供給される
命令のデコードを司る命令デコード装置、１３は分岐ア
ドレス生成装置である。この分岐アドレス生成装置１３
は、命令デコード装置１２によってデコードされた分岐
命令から、分岐成立時に真となる分岐信号１４と分岐ア
ドレス１５とを生成し出力する。分岐アドレス生成装置
１３はまた、分岐信号１４より１サイクル遅れて真とな
る制御信号１６をも生成するようになっている。制御信
号１６は、現在Ｄステージにある命令が遅延スロット内
の命令（分岐命令の次の命令）であることを示すもの
で、後述するＤステージのロケーションレジスタ２６へ
の分岐先アドレスの取込みを制御するのに用いられる。

【００１６】１７は割込み発生を検出する割込み検出装
置である。この割込み検出装置１７は、割込み検出時
に、割込みアドレス１８と割込み信号１９を生成する。
割込み検出装置１７はまた、割込み信号１９を１サイク
ル遅らせた制御信号２０をも生成する。この制御信号２
０は、上記の制御信号１６と同様に、Ｄステージのロケ
ーションレジスタ２６への分岐先アドレス（割込みアド
レス）の取込みを制御するのに用いられる。

【００１７】２１は分岐アドレス生成装置１３からの分
岐信号１４と分岐アドレス生成装置１３からの割込み信
号１９とをＯＲ（オア）し、そのＯＲ信号を分岐要求と
してメモリ制御装置１１に出力するＯＲ回路、２２はセ
レクタである。セレクタ２２は、分岐アドレス生成装置
１３からの分岐アドレス１５または割込み検出装置１７
からの割込みアドレス１８のいずれか一方を割込み信号
１９に応じて選択し、分岐先アドレスとしてメモリ制御
装置１１に出力する。

【００１８】２３はセレクタ２２によってメモリ制御装
置１１に選択出力された分岐先アドレスを保持するため
のアドレスレジスタ（Ｂ−ＡＤＲＳ）、２４は分岐アド
レス生成装置１３からの制御信号１６と割込み検出装置
１７からの制御信号２０とをＯＲするＯＲ回路、２５は
セレクタである。セレクタ２５は、後述するロケーショ
ンレジスタ２６の示す現在の命令ロケーションをインク
リメントした次の命令ロケーションまたはアドレスレジ
スタ２３の出力（分岐先アドレス）のいずれか一方をＯ
Ｒ回路２４の出力信号に応じて選択する。

【００１９】２６はセレクタ２５の出力をＤステージの
命令ロケーションとして保持するためのロケーションレ
ジスタ（Ｄ−ＬＯＣ）、２７はロケーションレジスタ２
６の出力をＥステージの命令ロケーションとして保持す
るためのロケーションレジスタ（Ｅ−ＬＯＣ）、２８は
ロケーションレジスタ２７の出力をＷステージの命令ロ
ケーションとして保持するためのロケーションレジスタ
（Ｗ−ＬＯＣ）である。

【００２０】２９は後述するアドレスレジスタ（Ｂ−Ａ
ＤＲＳ２）３２の示す分岐先アドレスを割込み検出装置
１７からの割込み信号１９に応じて保持するためのアド
レスレジスタ（Ｂ−ＡＤＲＳ３）である。割込み処理か
らの戻り先が遅延スロット内である場合、このレジスタ
２９には、遅延スロットの命令の実行後に分岐しなけれ
ばならないアドレス（遅延スロットに先行する分岐命令
の分岐先アドレス）が保持されるようになっている。３
０はロケーションレジスタ２８の出力を割込み処理から
の戻り先アドレスとして上記割込み信号１９に応じて保
持するためのアドレスレジスタ（ＲＴＮ−ＡＤＲＳ）で
ある。

【００２１】３１はアドレスレジスタ（Ｂ−ＡＤＲＳ）
２３の内容を１サイクル遅れて保持するためのアドレス
レジスタ（Ｂ−ＡＤＲＳ１）、３２はアドレスレジスタ
（Ｂ−ＡＤＲＳ１）３１の内容を１サイクル遅れて保持
するためのアドレスレジスタ（Ｂ−ＡＤＲＳ３）であ
る。

【００２２】３３は制御信号１６の状態を保持するため
のレジスタ（Ｅ−Ｓ）であり、Ｅステージの命令が分岐
命令の遅延スロットであるか否かを示す。３４はレジス
タ（Ｅ−Ｓ）３３の内容を１サイクル遅れて保持するた
めのレジスタ（Ｗ−Ｓ）であり、Ｗステージの命令が分
岐命令の遅延スロットであるか否かを示す。３５はレジ
スタ（Ｗ−Ｓ）３４の内容を割込み検出装置１７からの
割込み信号１９に応じて保持するためのレジスタ（Ｒ−
Ｓ）であり、割込み処理からの戻り先が遅延スロットで
あるか否かを示す。

【００２３】次に、図１の構成の動作を、分岐命令の遅
延スロット内で割込みが発生した場合を例に、図２のタ
イミングチャートを参照して説明する。図２のタイミン
グチャートは、分岐命令Ｂの遅延スロットで実行される
ロード命令Ｌのオペランドアドレスの生成でアドレス変
換割込みが発生した場合のパイプラインの動きを示した
ものである。図中、Ｎ１は分岐命令Ｂの指定する分岐先
命令、Ｎ２，Ｎ３は分岐先命令Ｎ１の後続命令、Ｉ１，
Ｉ２，Ｉ３…は、ロード命令Ｌで発生した割込み処理の
命令である。なお本実施例では、Ｄステージでオペラン
ドアドレスを生成し、Ｅステージでアドレス変換割込み
の検出（割込み検出装置１７による割込みの判定）を行
い、Ｗステージで割込み処理を行うものとする。

【００２４】命令分岐または割込みが無い場合、メモリ
制御装置１１はメモリアドレスをインクリメントしなが
らメモリ１０から命令を取出し、命令デコード装置１２
へ供給する。この結果、図２の例のようにまず分岐命令
Ｂが、続いて分岐命令Ｂの遅延スロットに置かれるロー
ド命令Ｌが、メモリ１０から順に取出されて（サイクル
Ｔ１，Ｔ２のＦステージ）、命令デコード装置１２に供
給されたものとする。

【００２５】命令デコード装置１２は、メモリ制御装置
１１から供給された命令のデコード処理を行う。これに
より、分岐命令Ｂの場合には、分岐アドレス生成装置１
３において分岐成立／不成立の判定が行われ、分岐成立
時には有効な分岐信号１４と分岐先命令Ｎ１の格納先を
示す分岐アドレス１５とが分岐アドレス生成装置１３に
より生成出力される（サイクルＴ２のＤステージ）。ま
た、次のサイクル（Ｔ３）には、分岐信号１４を１サイ
クル送らせた信号である制御信号１６が分岐アドレス生
成装置１３から出力される。

【００２６】分岐アドレス生成装置１３により生成され
た分岐アドレス１５はセレクタ２２の０側入力に供給さ
れる。セレクタ２２は、割込み検出装置１７からの割込
み信号１９が真でない限りは、その０側入力である分岐
アドレス１５を選択し、分岐先アドレスとしてメモリ制
御装置１１に出力する。このとき、ＯＲ回路２１の出力
は、分岐アドレス生成装置１３からの有効な分岐信号１
４により真となり、メモリ制御装置１１に対して分岐要
求が入る。

【００２７】これによりメモリ制御装置１１は、分岐命
令ＢのＤステージ（サイクルＴ２）で生成された分岐ア
ドレス１５の指定する分岐先命令Ｎ１をメモリ１０から
取出して（サイクルＴ３のＦステージ）、命令デコード
装置１２に供給する。

【００２８】さて、サイクルＴ２でメモリ１０から（分
岐命令Ｂの）遅延スロット内のロード命令Ｌがフェッチ
されると、次のサイクルＴ３（Ｄステージ）でオペラン
ドアドレスの生成が行われる。そして、更に次のサイク
ルＴ４（Ｅステージ）で、割込み検出装置１７によりア
ドレス変換割込みの検出が行われる。

【００２９】もし、アドレス変換割込みが発生して、そ
の旨がサイクルＴ４（Ｅステージ）で検出された場合に
は、次のサイクルＴ５（Ｗステージ）から割込み処理が
開始され、同サイクルＴ５（Ｗステージ）において有効
な割込み信号１９と割込み処理の先頭命令Ｉ１の格納先
を示す割込みアドレス１８とが割込み検出装置１７によ
り生成出力される。また、次のサイクル（Ｔ６）には、
割込み信号１９を１サイクル送らせた信号である制御信
号２０が分岐アドレス生成装置１３から出力される。

【００３０】割込み検出装置１７により生成された割込
みアドレス１８はセレクタ２２の１側入力に供給され
る。セレクタ２２は割込み検出装置１７によって割込み
発生が検出された場合には、その１側入力である割込み
アドレス１８を、割込み検出装置１７からの有効な割込
み信号１９に応じて選択し、分岐先アドレスとしてメモ
リ制御装置１１に出力する。このとき、ＯＲ回路２１の
出力は、割込み検出装置１７からの有効な割込み信号１
９により真となり、メモリ制御装置１１に対して分岐要
求が入る。

【００３１】これによりメモリ制御装置１１は、ロード
命令ＬのＷステージ（サイクルＴ５）で生成された割込
みアドレス１８の指定する割込み処理命令Ｉ１から始ま
る割込み処理命令列Ｉ１，Ｉ２，Ｉ３…を、次のサイク
ルＴ６以降、メモリ１０から順に取出して命令デコード
装置１２に供給する。この結果、割込み処理が開始され
る。

【００３２】さて本実施例では、割込みを発生した命令
のロケーションを知るために、以下に述べるようにロケ
ーションの制御を行っている。また、分岐アドレスは前
記したようにＤステージで決定されるため、このＤステ
ージでロケーションの制御も行っている。

【００３３】まず、セレクタ２２により選択された分岐
先アドレス（分岐アドレスまたは割込みアドレス）はア
ドレスレジスタ（Ｂ−ＡＤＲＳ）２３に保持され、分岐
要求によりメモリ制御装置１１に渡されるサイクルより
１サイクル遅延される。このアドレスレジスタ２３に保
持された分岐先アドレスは、セレクタ２５の１側入力に
供給される。セレクタ２５の０側入力には、ロケーショ
ンレジスタ（Ｄ−ＬＯＣ）２６の示す現在のＤステージ
の命令ロケーションをインクリメントして得られる次の
命令ロケーション（例えば、現在のＤステージが分岐命
令Ｂであれば、同命令Ｂの遅延スロット内のロード命令
Ｌのロケーション）が供給される。

【００３４】セレクタ２５は、ＯＲ回路２４の出力に応
じて選択動作を行い、ＯＲ回路２４の出力が偽であれば
０側（次命令ロケーション）を、真であれば１側（分岐
先アドレス）を選択する。ＯＲ回路２４の出力は、分岐
アドレス生成装置１３からの制御信号１６および割込み
検出装置１７からの制御信号２０がいずれも偽である状
態では、即ち分岐も割込みも発生しない状態では偽であ
り、この場合には現在のＤステージの命令ロケーション
の次の命令ロケーションが選択される。これに対して、
分岐または割込みが発生した場合には、制御信号１６ま
たは２０が真となってＯＲ回路２４の出力が真となり、
アドレスレジスタ（Ｂ−ＡＤＲＳ）２３に保持されてい
る分岐先アドレスが選択される。このセレクタ２５によ
って選択された次命令ロケーションまたは分岐先アドレ
スはロケーションレジスタ（Ｄ−ＬＯＣ）２６に保持さ
れる。

【００３５】本実施例では、分岐アドレスはＤステージ
で決定され、また分岐命令の遅延スロットは１段であ
る。このため、Ｄステージの命令ロケーションは、分岐
命令の２サイクル後に（即ち遅延スロットの次のサイク
ルで）分岐先のロケーションに変わることになる。そこ
で本実施例では、前記したようにセレクタ２２からメモ
リ制御装置１１に選択出力される分岐先アドレスを、ア
ドレスレジスタ２３に保持することで１サイクル遅延し
てセレクタ２５の１側に供給すると共に、分岐信号１
４，割込み信号１９をそれぞれ１サイクル遅らせた制御
信号１６，２０をＯＲ回路２４に入力し、ロケーション
レジスタ２６の内容が、分岐命令の２サイクル後に正し
く分岐先のロケーションに更新されるようにしている。

【００３６】以上の結果、ロケーションレジスタ（Ｄ−
ＬＯＣ）２６は、サイクルＴ２で分岐命令Ｂのロケーシ
ョンを示すものとすると、次のサイクルＴ３では分岐命
令Ｂの命令ロケーションをインクリメントして得られる
次の命令ロケーション、即ち分岐命令Ｂの遅延スロット
のロード命令Ｌのロケーションを示し、更に次のサイク
ルＴ４では分岐命令ＢのＤステージで生成された分岐先
命令Ｎ１への分岐先アドレス（分岐アドレス１５）を示
すように更新される。

【００３７】さて、（割込み検出装置１７における）割
込みの検出は前記したようにＷステージで行われる。こ
のため、Ｗステージで命令ロケーションが必要となる。
そこで本実施例では、ロケーションレジスタ（Ｄ−ＬＯ
Ｃ）２６の出力側に、ロケーションレジスタ（Ｅ−ＬＯ
Ｃ）２７およびロケーションレジスタ（Ｗ−ＬＯＣ）２
８を多段に接続し、命令に同期してロケーションもＷス
テージまでパイプライン動作させるようにしている。こ
れによりロケーションレジスタ（Ｄ−ＬＯＣ）２６の内
容は２サイクル遅れてロケーションレジスタ（Ｗ−ＬＯ
Ｃ）２８に移動し、同レジスタ（Ｗ−ＬＯＣ）２８は、
サイクルＴ４で分岐命令Ｂのロケーションを、次のサイ
クルＴ５でロード命令Ｌのロケーションを、更に次のサ
イクルＴ６で分岐先命令Ｎ１のロケーションを、それぞ
れ示すことになる。

【００３８】また本実施例では、割込みが発生した場合
に、その割込みを起こした命令が遅延スロット内である
か否か、したがって割込み処理からの戻り先が遅延スロ
ット内であるか否かを識別するために、分岐アドレス生
成装置１３から出力される制御信号１６（分岐信号１４
を１サイクル遅らせた信号）の状態を保持する２段接続
構成のレジスタ（Ｅ−Ｓ）３３並びにレジスタ（Ｗ−
Ｓ）３４を設け、制御信号１６もＷステージ（割込み検
出時）まで命令に同期してパイプライン動作させるよう
にしている。

【００３９】更に本実施例では、アドレスレジスタ（Ｂ
−ＡＤＲＳ）２３の出力側に、２段接続構成のアドレス
レジスタ（Ｂ−ＡＤＲＳ１）３１並びにアドレスレジス
タ（Ｂ−ＡＤＲＳ２）３２を設け、分岐先アドレスもＷ
ステージまで命令に同期してパイプライン動作させて割
込み検出時まで保持するようにしている。

【００４０】さて、前記したように、分岐命令ＢのＤス
テージ（サイクルＴ２）で分岐アドレス生成装置１３か
ら分岐信号１４と分岐先の命令Ｎ１を示す分岐アドレス
１５とが出力されると、次のサイクルＴ３で、分岐信号
１４を１サイクル遅らせた制御信号１６が出力される。
この制御信号１６の状態は、パイプラインサイクルに同
期してレジスタ（Ｅ−Ｓ）３３に保持される。同様に、
レジスタ（Ｅ−Ｓ）３３の出力は、パイプラインサイク
ルに同期して次段のレジスタ（Ｗ−Ｓ）３４に保持され
る。したがって、サイクルＴ４においてレジスタ（Ｅ−
Ｓ）３３の内容が“１”となり、次のサイクルＴ５にお
いてレジスタ（Ｗ−Ｓ）３４の内容が“１”となる。

【００４１】また、上記の分岐先の命令Ｎ１を示す分岐
アドレス１５は、サイクルＴ３でアドレスレジスタ（Ｂ
−ＡＤＲＳ）２３に保持される。このアドレスレジスタ
（Ｂ−ＡＤＲＳ）２３の内容（分岐先命令Ｎ１への分岐
先アドレス）は、次のサイクルＴ４でアドレスレジスタ
（Ｂ−ＡＤＲＳ１）３１に移され、更に次のサイクルＴ
５ではアドレスレジスタ（Ｂ−ＡＤＲＳ２）３２に移さ
れる。

【００４２】ここで、前記したように、ロード命令Ｌの
Ｄステージ（サイクルＴ３）でアドレス変換割込みが発
生し、同命令ＬのＷステージ（サイクルＴ５）において
有効な割込み信号１９と割込み処理の先頭命令Ｉ１の格
納先を示す割込みアドレス１８とが割込み検出装置１７
により生成出力されたものとする。この場合、割込みア
ドレス１８がセレクタ２２により分岐先アドレスとして
選択されてメモリ制御装置１１に出力される。また、Ｏ
Ｒ回路２１の出力が真となってメモリ制御装置１１に分
岐要求が入る。この結果、サイクルＴ６以降、割込み処
理命令列Ｉ１，Ｉ２，Ｉ３…がメモリ１０からフェッチ
されて、割込み処理が行われる。

【００４３】また、サイクルＴ５（ロード命令ＬのＷス
テージ）において割込み検出装置１７から有効な割込み
信号１９が出力されると、そのときのロケーションレジ
スタ（Ｗ−ＬＯＣ）２８の示す命令ロケーション、即ち
割込み（アドレス変換割込み）を起こしたＷステージに
あるロード命令Ｌのロケーションが、割込み処理からの
戻り先命令のアドレスとして、サイクルＴ６においてア
ドレスレジスタ（ＲＴＮ−ＡＤＲＳ）３０に保持され
る。

【００４４】同時に、サイクルＴ５でのレジスタ（Ｗ−
Ｓ）３４の内容（“１”）がレジスタ（Ｒ−Ｓ）３５に
保持される。このときのレジスタ（Ｒ−Ｓ）３５の内容
（“１”）は、サイクルＴ３において分岐アドレス生成
装置１３から出力された制御信号１６の状態に一致して
おり、割込み処理からの戻り先が分岐命令（ここでは分
岐命令Ｂ）の遅延スロットであることを示す。

【００４５】また、サイクルＴ５でのアドレスレジスタ
（Ｂ−ＡＤＲＳ２）３２の内容（遅延スロットに先行し
ていた分岐命令Ｂの分岐先アドレス）が、サイクルＴ６
においてアドレスレジスタ（Ｂ−ＡＤＲＳ３）２９に保
持される。

【００４６】次に、上記の割込み処理から復帰する場合
の動作を、先の図２のタイミングチャートの他、図３の
タイミングチャートを参照して説明する。なお、図３に
おいて、Ｂ１は割込み処理から戻り先（ロード命令Ｌ）
への分岐命令、Ｂ２はロード命令Ｌの次に実行すべき命
令への分岐命令である。またＬは割込み処理からの戻り
先命令（割込みを起こしたロード命令）、Ｎ１は図２に
示す分岐命令Ｂの分岐先であった命令である。

【００４７】割込み処理から復帰する場合には、まずレ
ジスタ（Ｒ−Ｓ）３５の内容に応じて分岐する分岐命令
が実行される。この分岐命令のＤステージ（サイクルＴ
１０とする）では、分岐アドレス生成装置１３によりレ
ジスタ（Ｒ−Ｓ）３５の内容が調べられ、本実施例のよ
うに遅延スロット内への復帰であることが示されている
ならば、サイクルＴ１１以降、以下に述べる分岐命令Ｂ
１，Ｂ２が実行される。

【００４８】まず、遅延スロット内への復帰の場合に
は、サイクルＴ１１で、分岐先をアドレスレジスタ（Ｒ
ＴＮ−ＡＤＲＳ）３０の示すアドレスとする分岐命令Ｂ
１、即ち分岐先を割込み処理からの戻り先（ロード命令
Ｌ）とする分岐命令Ｂ１がメモリ１０からフェッチさ
れ、次のサイクルＴ１２でその分岐命令Ｂ１のＤステー
ジが行われる。またサイクルＴ１２では、分岐先をアド
レスレジスタ（Ｂ−ＡＤＲＳ３）２９の示すアドレスと
する（分岐命令Ｂ１の遅延スロットに置かれる）分岐命
令Ｂ２、即ち戻り先命令（遅延スロット内のロード命令
Ｌ）に先行する分岐命令（Ｂ）の分岐先命令（Ｎ１）へ
の分岐命令Ｂ２がフェッチされ、更に次のサイクルＴ１
３でその分岐命令Ｂ２のＤステージが行われる。

【００４９】上記分岐命令Ｂ１のＤステージ（サイクル
Ｔ１２）では、分岐アドレス生成装置１３によりアドレ
スレジスタ（ＲＴＮ−ＡＤＲＳ）３０の保持内容が取出
され、同レジスタ（ＲＴＮ−ＡＤＲＳ）３０の示すアド
レス、即ち戻り先命令（ロード命令Ｌ）のアドレスが分
岐アドレス１５として出力される。この分岐アドレス１
５はセレクタ２２により選択されてメモリ制御装置１１
に供給される。同時に、有効な分岐信号１４が出力さ
れ、メモリ制御装置１１に分岐要求が入る。

【００５０】これによりメモリ制御装置１１は、分岐命
令Ｂ１のＤステージ（サイクルＴ１２）で生成された分
岐アドレス１５（戻り先のロード命令Ｌのアドレス）の
指定するロード命令Ｌをメモリ１０から取出して（サイ
クルＴ１３のＦステージ）、命令デコード装置１２に供
給する。この結果、次のサイクルＴ１４から、分岐命令
Ｂの遅延スロット内で割込みを起こしたロード命令Ｌの
Ｄステージ以降の処理が行われる。

【００５１】次に、上記分岐命令Ｂ２のＤステージ（サ
イクルＴ１３）では、分岐アドレス生成装置１３により
アドレスレジスタ（Ｂ−ＡＤＲＳ３）２９の保持内容が
取出され、同レジスタ（Ｂ−ＡＤＲＳ３）２９の示すア
ドレス、即ち戻り先命令（ロード命令Ｌ）に先行する分
岐命令（Ｂ）の分岐先命令（Ｎ１）のアドレスが分岐ア
ドレス１５として出力される。この分岐アドレス１５は
セレクタ２２により選択されてメモリ制御装置１１に供
給される。同時に、有効な分岐信号１４が出力され、メ
モリ制御装置１１に分岐要求が入る。

【００５２】これによりメモリ制御装置１１は、分岐命
令Ｂ２のＤステージ（サイクルＴ１３）で生成された分
岐アドレス１５（戻り先命令Ｌに先行する分岐命令Ｂの
分岐先アドレス）の指定する命令Ｎ１（遅延スロットに
先行していた分岐命令Ｂの分岐先の命令）をメモリ１０
から取出して（サイクルＴ１４のＦステージ）、命令デ
コード装置１２に供給する。この結果、次のサイクルＴ
１５から、分岐命令Ｂの分岐先の命令Ｎ１のＤステージ
以降の処理が行われる。

【００５３】このように本実施例では、割込み処理から
復帰する場合には、まずレジスタ（Ｒ−Ｓ）３５の内容
が調べられ、遅延スロット内への復帰であることが示さ
れているならば、アドレスレジスタ（ＲＴＮ−ＡＤＲ
Ｓ）３０の示す戻り先アドレスの命令（ロード命令Ｌ）
への分岐を指定する分岐命令Ｂ１が実行され、更にその
分岐命令Ｂ１の遅延スロット内でアドレスレジスタ（Ｂ
−ＡＤＲＳ３）２９の示す命令（戻り先命令Ｌに先行す
る分岐命令Ｂの分岐先の命令Ｎ１）への分岐を指定する
分岐命令Ｂ２が実行される。

【００５４】以上の分岐命令Ｂ１，Ｂ２の実行により、
本実施例のように戻り先が分岐命令（Ｂ）の遅延スロッ
トである場合には、まずその遅延スロット内の割込みを
発生した命令（ロード命令Ｌ）が実行され、その命令
（Ｌ）の実行後に、遅延スロットに先行していた分岐命
令（Ｂ）の分岐先の命令（Ｎ１）への分岐が起こり、遅
延スロットへの復帰が可能となる。

【００５５】一方、戻り先が分岐命令の遅延スロットで
ない場合には、分岐命令Ｂ１だけがフェッチされて、ア
ドレスレジスタ（ＲＴＮ−ＡＤＲＳ）３０の示す戻り先
命令への分岐が行われ、割込み処理から復帰する。復帰
後の通常処理では、戻り先命令に後続する命令列が実行
される。

【００５６】

【発明の効果】以上詳述したようにこの発明によれば、
割込み処理を開始する際に、割込み処理からの戻り先の
アドレスと、割込み処理からの戻り先が遅延スロット内
であるか否かを示す識別情報を保持すると共に、割込み
処理からの戻り先が分岐命令の遅延スロットである場合
には、この遅延スロットに先行する分岐命令の分岐先ア
ドレスを保持しておき、割込み処理から復帰する際に
は、保持しておいた識別情報から戻り先が遅延スロット
内であるか否かを判別し、遅延スロットへの復帰であれ
ば、まず戻り先アドレスへ分岐して、その戻り先の命令
を実行した後、戻り先の命令に先行していた分岐命令の
分岐先アドレスに分岐し、遅延スロット外への復帰であ
れば、戻り先アドレスだけに分岐する構成としたので、
分岐命令の遅延スロット内からの割込みと遅延スロット
への割込み復帰とが可能となる。

【００５７】このため、遅延スロットに置くことのでき
る命令についての制約が無くなり、遅延スロットが有効
活用できるようになる。また、分岐命令と遅延スロット
とを仮想アドレスのページにまたがって置くこともで
き、ページ境界付近で分岐命令が使用されても性能低下
を招かない。

【図面の簡単な説明】

【図１】この発明を適用するパイプライン方式の計算機
の一実施例を示す要部のブロック構成図。

【図２】分岐命令の遅延スロット内で割込みが発生した
場合の動作を説明するためのタイミングチャート。

【図３】割込み処理から復帰する場合の動作を説明する
ためのタイミングチャート。

【図４】パイプライン方式計算機における分岐命令の遅
延スロットを説明するためのタイミングチャート。

【符号の説明】

１０…メモリ、１１…メモリ制御装置、１２…命令デコ
ード装置、１３…分岐アドレス生成装置、１４…分岐信
号、１５…分岐アドレス、１６，２０…制御信号、１７
…割込み検出装置、１８…割込みアドレス、１９…割込
み信号、２２，２５…セレクタ、２３…アドレスレジス
タ（Ｂ−ＡＤＲＳ）、２６…ロケーションレジスタ（Ｄ
−ＬＯＣ）、２７…ロケーションレジスタ（Ｅ−ＬＯ
Ｃ）、２８…ロケーションレジスタ（Ｗ−ＬＯＣ）、２
９…アドレスレジスタ（Ｂ−ＡＤＲＳ３、第２のアドレ
ス保持手段）、３０…アドレスレジスタ（ＲＴＮ−ＡＤ
ＲＳ、第１のアドレス保持手段）、３１…アドレスレジ
スタ（Ｂ−ＡＤＲＳ１）、３２…アドレスレジスタ（Ｂ
−ＡＤＲＳ２）、３３…レジスタ（Ｅ−Ｓ）、３４…レ
ジスタ（Ｗ−Ｓ）、３５…レジスタ（Ｒ−Ｓ、識別情報
保持手段）。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 遅延スロットを持つ分岐命令を処理する
   パイプライン方式の計算機において、 割込み処理からの戻り先のアドレスを保持する第１のア
   ドレス保持手段と、 前記割込み処理からの戻り先が分岐命令の遅延スロット
   である場合には、この遅延スロットに先行する前記分岐
   命令の分岐先アドレスを保持する第２のアドレス保持手
   段と、 前記割込み処理からの戻り先が遅延スロット内であるか
   否かを示す識別情報を保持する識別情報保持手段とを具
   備し、 割込み処理から復帰する際には、前記識別情報保持手段
   に保持されている識別情報から戻り先が遅延スロット内
   であるか否かを判別し、遅延スロット内であれば前記第
   １のアドレス保持手段に保持されている戻り先アドレス
   へ分岐して、その戻り先の命令を実行した後、前記第２
   のアドレス保持手段に保持されている分岐先アドレスに
   分岐し、遅延スロット内でなければ前記第１のアドレス
   保持手段に保持されている戻り先アドレスだけに分岐す
   るようにしたことを特徴とする割込み処理方式。