JPH05143338A - 電子計算機の演算ステータス保持装置 - Google Patents

Abstract

(57)【要約】 【目的】 高性能化のためのパイプライン演算を行なう
電子計算機において、演算命令の演算ステータスを確実
に認識できることにより、当該演算命令の演算結果の認
識が容易になり、演算性能を犠牲にすることなく、演算
エラーに対するリカバリー機能も信頼性の高いものとす
ることである。 【構成】 パイプライン演算を行なう電子計算機の演算
ステータス保持装置において、演算命令のディスティネ
ーションオペランドとして指定可能な各レジスタごとに
設けられた演算ステータスレジスタ３と、この演算ステ
ータスレジスタ３に１対１に対応して設けられた演算ス
テータスフラグ５と、前記演算命令の演算結果を示す演
算ステータスを当該演算命令の演算ステータスレジスタ
３に１対１に対応して設けられた演算ステータスフラグ
５に保持する演算ステータス保持手段７とを備えたこと
を特徴としている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パイプライン演算を行
なう電子計算機における演算エラー情報の保持を行なう
電子計算機の演算エラー情報保持装置に関する。

【０００２】

【従来の技術】従来、よりいっそうの演算性能向上のた
めに図４に示すようなパイプライン演算を実施している
電子計算機が多くある。

【０００３】このパイプライン演算は、例えば最初の演
算命令ＯＰ−１をフェッチ（Ｆ）し、次のマシンサイク
ルの間に、この演算命令ＯＰ−１をデコード（Ｄ）する
と共に、これと並行して次の演算命令ＯＰ−２をフェッ
チし、さらに次のマシンサイクルの間に、最初の演算命
令ＯＰ−１を実行（Ｅ）すると共に、演算命令ＯＰ−２
についてはデコードし、新たな演算命令ＯＰ−３につい
てはフェッチする。そしてさらに次のサイクルでは、実
行処理が完了した演算命令ＯＰ−１についてはその処理
結果をライトバック（Ｗ）すると共に、新たな命令をフ
ェッチしてくる演算方式である。つまり、実行ステージ
が１パイプラインサイクルで終わらなくても、命令パイ
プラインを止めることなく、同じ演算器を利用する命令
を含めて、後続の命令を順次フェッチし、実行していく
演算方式である。

【０００４】このようなパイプライン演算を行なう電子
計算機において、演算エラーが発生した場合、エラーを
発生させた命令、またはリカバリー時の操作対象となる
演算のデスティネーションレジスタなどを特定すること
は困難、あるいは不可能であった。それは、パイプライ
ン演算の実行中に演算エラー割込みを伴うエラーが発生
しても、割込みルーチンからの復帰後の動作に矛盾を生
じさせないために、エラー発生までにフェッチされてい
る命令がすべて完了するのを待ってから演算エラー割込
みルーチンの実行を開始するようにしており、その結
果、演算エラー割込みの開始時にはすでに演算エラーを
発生した命令に後続する他の命令も実行されてしまって
いることによる。このため、従来は、演算エラー発生箇
所の命令語レベルでの特定ができないものと諦めている
ことが多かった。

【０００５】例えば、図４の演算命令ＯＰ−１の実行
（Ｅ）のとき演算エラーが発生した場合は、演算ステー
タスフラグに演算ステータスが書込まれ、次の演算命令
ＯＰ−２，ＯＰ−３の演算ステータスも演算ステータス
フラグに書込まれる。その後、割り込みルーチンに飛び
込んだ時点で演算ステータスフラグに書込まれている演
算ステータスは演算命令ＯＰ−２であるため、演算エラ
ーの発生した演算ステータスを特定できないことによ
り、エラーリカバリーが不可能になることがある。

【０００６】特に、実行ステージ（Ｅ）で複数の異なる
プロセッサを同時に利用できる並列処理プロセッサにお
いてその可能性が高く、この順序を正しく認識して正確
なリカバリー処理を実施することも容易ではなかった。

【０００７】また、図５に示す実行に複数サイクルを要
する浮動小数点演算命令の演算ステータスを参照する場
合は、浮動小数点の加算命令「Ａ」が５パイプラインサ
イクル目に演算ステータスフラグにセットされているた
め、浮動小数点の乗算命令「Ｍ」の演算ステータスをセ
ットできない。このため、浮動小数点の乗算命令「Ｍ」
の演算ステータスを参照する命令「Ｇ」により、演算ス
テータスフラグを参照したとき、期間Ｓの間参照すべき
乗算命令「Ｍ」の演算ステータスがセットされていない
ので、パイプライン処理を止めることにより同図の斜線
部分が無駄な時間になり、パイプライン処理効率の低下
を防止するのが容易ではなかった。

【０００８】このように、従来のパイプライン演算を行
なう電子計算機では、エラーリカバリーの可能性が小さ
く、高性能化のために信頼性をある程度犠牲にする傾向
があった。そして、逆に、高い信頼性を特徴とする電子
計算機では、例えば、命令パイプラインの実行ステージ
が１マシンサイクルを超えるときにはその分、命令パイ
プラインをストールさせて実行ステージには１つの命令
しか存在しないように制御するなどして、演算パイプラ
インによるいっそうの性能向上は諦めても、確実に演算
エラーの発生場所を特定し、リカバリー処理を可能とし
ていく傾向にあった。

【０００９】

【発明が解決しようとする課題】以上のように、従来の
パイプライン演算を行なう電子計算機では、演算エラー
発生部分の命令語レベルでの特定がきわめて困難であ
り、また、演算エラーが重なっている場合、すなわち、
最初の演算エラー発生からすべてのフェッチ済み命令が
完了して演算エラー割込みルーチンへ飛び込むまでの間
に他の演算エラーが発生した場合、その発生回数や順序
の特定がきわめて困難であり、パイプライン演算によっ
て高性能化を達成することができても、演算エラーの正
確なリカバリー実現の可能性が小さく、高い信頼性を確
保することができない問題点があった。

【００１０】本発明は、このような従来の課題について
なされたものであり、その目的は、高性能化のためのパ
イプライン演算を行なう電子計算機において、演算命令
の演算ステータスを確実に認識できることにより、当該
演算命令の演算結果の認識が容易になり、演算性能を犠
牲にすることなく、演算エラーに対するリカバリー機能
も信頼性の高いものとすることができる電子計算機の演
算ステータス保持装置を提供することにある。

【００１１】

【課題を解決するための手段】本発明は、パイプライン
演算を行なう電子計算機の演算ステータス保持装置にお
いて、演算命令のディスティネーションオペランドとし
て指定可能な各レジスタごとに設けられた演算ステータ
スレジスタと、この演算ステータスレジスタに１対１に
対応して設けられた演算ステータスフラグと、前記演算
命令の演算結果を示す演算ステータスを当該演算命令の
演算ステータスレジスタに１対１に対応して設けられた
演算ステータスフラグに保持する演算ステータス保持手
段と、を備えたことを要旨とする。

【００１２】

【作用】本発明の電子計算機の演算ステータス保持装置
では、演算ステータス保持手段により、演算命令の演算
結果を示す演算ステータスを当該演算命令のディスティ
ネーションオペランドとして指定可能な各レジスタごと
に設けられた演算ステータスレジスタに１対１に対応し
て設けられた演算ステータスフラグに保持するので、演
算結果を容易に認識できる。また、演算エラーが発生し
た場合に演算ステータスフラグを調べることにより、当
該演算エラーの発生した演算命令を認識できるので、演
算性能を犠牲にすることなく、演算エラーに対するリカ
バリー機能も信頼性の高いものとすることができる。

【００１３】

【実施例】以下、本発明の実施例を図に基づいて詳説す
る。

【００１４】図１は本発明の一実施例のブロック図を示
しており、この実施例の電子計算機の演算ステータス保
持装置は、パイプライン演算を実行することができる演
算器１と、演算命令のオペランドとして指定され、使用
されるレジスタｒ０〜ｒｎで構成されるレジスタファイ
ル３と、レジスタファイル３の各レジスタｒ０，ｒ１，
ｒ２，…，ｒｎに１対１に対応するステータスフラグｆ
０，ｆ１，ｆ２，…，ｆｎで構成され、演算のデスティ
ネーションレジスタに対応するステータスフラグ列に演
算命令の演算結果を示す演算ステータスを格納するよう
にした演算ステータスフラグ列５を備えている。

【００１５】また、本実施例の演算ステータス保持装置
は、演算ステータスをその演算のデスティネーションレ
ジスタに対応する演算ステータスフラグ列５内のフラグ
ｆ０，ｆ１，ｆ２，…，ｆｎにセーブする制御装置７を
備えている。

【００１６】次に、上記の構成の電子計算機の演算ステ
ータス保持装置の動作について説明する。

【００１７】電子計算機は図２に示すようにパイプライ
ン方式で命令を処理していき、その命令パイプラインは
フェッチ（Ｆ）、デコード（Ｄ）、実行（Ｅ）、ライト
バック（Ｗ）の４ステージから構成され、演算器１はパ
イプライン演算を行なうことができる。

【００１８】ここで、例えば、最初の演算命令ＯＰ−１
の実行ステージ（Ｄ）中に演算エラーが発生した場合、
制御装置７は、演算命令ＯＰ−１の演算ディスティネー
ションレジスタのレジスタファイル３に１対１に対応し
て設けられた演算ステータスフラグ列５のフラグｆ０に
演算命令ＯＰ−１の演算ステータスをセットする。ま
た、次の演算命令ＯＰ−２の実行ステージ（Ｄ）での演
算ステータスを制御装置７は、演算ステータスフラグ列
５のフラグｆ３にセットする。更に、演算命令ＯＰ−３
の実行ステージ（Ｄ）での演算ステータスを制御装置７
は、演算ステータスフラグ列５のフラグｆ１にセットす
る。上記演算命令ＯＰ−１に演算エラーが発生した場
合、割り込みルーチンは、演算ステータスフラグ列５の
フラグｆ０，ｆ１，…，ｆｎにセットされているフラグ
を順次、調べることによりレジスタファイル３のどのレ
ジスタをディスティネーションとする演算がエラーを発
生したのか判定できる。

【００１９】更に、実行に複数サイクルを要する浮動小
数点演算命令の演算ステータスを参照する場合を図３を
用いて説明する。

【００２０】同図において、最初の演算命令である
「Ａ」は、浮動小数点の加算命令（ＦＡＤＤ）であり、
「Ｍ」は浮動小数点の乗算命令（ＦＭＵＬＬ）である。
また、「Ｇ」は「Ｍ」の演算ステータスを参照する命令
（ＧＳＴＡＴ）である。

【００２１】まず、最初の演算命令である「Ａ」は、フ
ェッチ（Ｆ）されてデコード（Ｄ）されると同時に
「Ｍ」がフェッチ（Ｆ）される。そして、次のパイプラ
インサイクルでは演算命令「Ａ」は、実行（Ｄ）される
と演算命令「Ｍ」がデコード（Ｄ）され、命令「Ｇ」が
フェッチ（Ｆ）される。この場合、演算命令「Ａ」は、
演算ステータスフラグ列５のフラグｆ１にロックされ
る。

【００２２】次のパイプラインサイクルでは、演算命令
「Ｍ」が演算ステータスフラグ列５のフラグｆ７にロッ
クされる。そして、次のパイプラインサイクルでは、演
算命令「Ａ」は、実行ステージ（Ｄ）を終了して演算ス
テータスが演算ステータスフラグ列５のフラグｆ１にセ
ットされる。このとき、浮動小数点の乗算命令である
「Ｍ」の演算ステータスの参照命令の「Ｇ」は、実行ス
テージに移行する。更に、次のパイプラインサイクルで
は、演算命令「Ａ」は、ライトバック（Ｗ）に移行さ
れ、更に、３パイプラインサイクル後に、浮動小数点の
乗算命令「Ｍ」は、演算ステータスフラグ列５のフラグ
ｆ７にセットされて、次のパイプラインサイクルでライ
トバック（Ｗ）に移行される。このとき、浮動小数点の
乗算の参照命令「Ｇ」は、実行ステージ（Ｄ）であり、
次のパイプラインサイクルでライトバック（Ｗ）に移行
する。

【００２３】これにより、従来の如く、パイプラインの
処理を止めることなく実行できることになり、パイプラ
イン処理の効率を向上できる。

【００２４】以上のようにして、各演算命令の演算ステ
ータスが演算ステータスフラグ列５にセットされている
ので、パイプライン演算実行時の演算エラー情報を正確
に取得でき、高速性能を犠牲にすることなく、エラーリ
カバリーの可能性を大幅に向上させることができるよう
になる。

【００２５】なお、この発明は上記の実施例に限定され
ることなく、パイプライン演算を行なう電子計算機一般
に広く応用することができる。

【００２６】

【発明の効果】以上説明したように、本発明では、演算
ステータスレジスタに１対１に対応した演算ステータス
フラグを設けたので、高性能化のためのパイプライン演
算を行なう電子計算機において、演算命令の演算ステー
タスを確実に認識できることにより、当該演算命令の演
算結果の認識が容易になり、演算性能を犠牲にすること
なく、演算エラーに対するリカバリー機能も信頼性の高
いものとすることができる。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図。

【図２】上記実施例の動作を説明する説明図。

【図３】上記実施例の動作を説明する説明図。

【図４】従来の動作を示す説明図。

【図５】従来の動作を示す説明図。

【符号の説明】

１ 演算器 ３ レジスタファイル ５ 演算ステータスフラグ列 ７ 制御装置 ｒ０，ｒ１，ｒ２，…，ｒｎ レジスタ ｆ０，ｆ１，ｒ２，…，ｒｎ 演算ステータスフラグ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 パイプライン演算を行なう電子計算機の
   演算ステータス保持装置において、 演算命令のディスティネーションオペランドとして指定
   可能な各レジスタごとに設けられた演算ステータスレジ
   スタと、 この演算ステータスレジスタに１対１に対応して設けら
   れた演算ステータスフラグと、 前記演算命令の演算結果を示す演算ステータスを当該演
   算命令の演算ステータスレジスタに１対１に対応して設
   けられた演算ステータスフラグに保持する演算ステータ
   ス保持手段と、 を備えたことを特徴とする電子計算機の演算ステータス
   保持装置。