JPH0514137A - 高速ラツチトランシーバ - Google Patents

高速ラツチトランシーバ

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JPH0514137A
JPH0514137A JP3345954A JP34595491A JPH0514137A JP H0514137 A JPH0514137 A JP H0514137A JP 3345954 A JP3345954 A JP 3345954A JP 34595491 A JP34595491 A JP 34595491A JP H0514137 A JPH0514137 A JP H0514137A
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JP
Japan
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latch
driver
transceiver
stage
output
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Application number
JP3345954A
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English (en)
Inventor
James R Kuo
アール． クオ ジエームズ
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National Semiconductor Corp
Original Assignee
National Semiconductor Corp
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • G06F13/4077—Precharging or discharging
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0372—Bistable circuits of the master-slave type

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Logic Circuits (AREA)
  • Dc Digital Transmission (AREA)
  • Bus Control (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 フーチャーバスナシステムにおいて使用し、
バックプレーントランシーバ論理に依存し、供給電圧及
び温度の種々の動作条件で、高速で安定な伝播遅延を与
える。 【構成】 ラッチトランシーバが小さなスキュー、制御
された上昇／下降時間（２ｎｓ−５ｎｓ）及びグリッチ
のないパワーアップ／パワーダウン保護をサポートして
いる。トランシーバは、非常に正確なスレッシュホール
ドを提供するビルトインバンドギャップ基準及びオンチ
ップラッチを使用している。ドライバ段における独特の
スレーブ段論理が、スレーブラッチに対して予め設定し
た入力条件を与え、従ってドライバがイネーブルされる
場合にデータがドライバ出力に対して瞬間的にクロック
動作され、その際に伝搬遅延を減少させる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はラインインターフェース
装置に関するものであって、更に詳細には、フーチャー
バス＋（Ｆｕｔｕｒｅｂｕｓ＋）システムアーキテクチ
ャにおいて使用可能な高速ラッチトランシーバに関する
ものである。
【０００２】
【従来の技術】データトランシーバ（送信器／受信器）
は、伝送媒体へ情報を送信し且つ伝送媒体から情報を受
取ることの可能な読取り／書込みターミナルである。ト
ランシーバは、典型的には、ラインドライバ段とレシー
バ段とを有している。ラインドライバは、コンピュータ
システムからのデジタル信号出力を増幅し、従って該信
号を伝送媒体上に適切に伝送させることが可能である。
従来のラインドライバは、通常、レベルシフト能力を有
しており、コンピュータの内部論理において使用される
場合のある異なった集積回路技術（例えば、ＴＴＬ）と
のコンパチ即ち適合性を与えている。レシーバは、典型
的には、差動増幅器であり、それは伝送媒体から信号を
受取り且つ伝送媒体から受取ったデジタル情報を表わす
出力を供給する。
【０００３】トランシーバ回路は、汎用アプリケーショ
ンのために設計することが可能であり、又はより特定的
な業界スタンダードデータ通信コンフィギュレーション
（形態）のために設計することも可能である。この様な
一つの業界スタンダードはいわゆるＩＥＥＥ８９６．１
フーチャーバス＋スタンダードである。このフーチャー
バス＋スタンダードは、内部コンピュータバスアーキテ
クチャを実現するためのプロトコルを与えている。図１
はフーチャーバス＋システムにおいて使用可能なバスレ
ベルのヒエラルキを示している。図２はプロセサとシス
テムの残部との間の通信を容易化させるために、フーチ
ャーバス＋システムのバックプレーンバスとそのシステ
ム内部のプロセサのデータバスとの間のデータトランシ
ーバの位置決めを示している。
【０００４】図３はフーチャーバス＋アプリケーション
において使用可能な従来のラッチ用トランシーバ１０を
示している。このラッチ用トランシーバ１０は、基本的
には、マスター／スレーブエッジトリガ型フリップフロ
ップであり、それはクロックＣＫが低状態である場合
に、マスターＣＭＯＳ伝達ゲート１６を介して入力デー
タＡをマスターラッチ１４へ転送する入力バッファ１２
を有している。クロック信号ＣＫが高状態へ移行する
と、マスターラッチ１４により格納されているデータ
は、スレーブＣＭＯＳ伝達ゲート２０を介して、スレー
ブラッチ１８へ転送される。更に、クロック信号ＣＫが
高状態へ移行すると、スレーブラッチ１８により格納さ
れているデータが、出力ドライバ段２２を介して、ラッ
チトランシーバ１０の出力端Ｂに供給される。
【０００５】クロックＣＫの高状態から低状態への遷移
に対してのラッチトランシーバ１０の伝搬遅延ＴpHL は
次式の如くに表わすことが可能である。 ＴpHL ＝２ＴG ＋２ＴG ＋ｔpHL ＝４ｎｓ＋３ｎｓ ＝７ｎｓ 尚、ドライバ２２の高状態から低状態への遅延ｔpHL ＝
３ｎｓである。クロックＣＫの低状態から高状態への遷
移に対しての伝搬遅延ＴpLH は次式の如くに表わすこと
が可能である。 ＴpLH ＝２ＴG ＋２ＴG ＋ｔpLH ＝４ｎｓ＋４ｎｓ ＝８ｎｓ 尚、ドライバ２２の低状態から高状態への遅延ｔpLH ＝
４ｎｓである。
【０００６】上述した場合の両方において、ゲート伝搬
遅延ＴG は１ｎｓとしてとってある。勿論、ＴG は処理
及び装置の幾何学的形状に依存するものであり、これら
のパラメータが変化すると変化する。１ｎｓ伝搬遅延
は、与えられたプロセスに対しての典型的な値を表わし
ている。最悪の場合の条件下においては（例えば、周囲
温度ＴA ＝７０℃、供給電圧Ｖｃｅ＝４．５Ｖ且つシー
ト抵抗＝２０％）、１ｎｓの値は２倍となる場合があ
る。
【０００７】これらの伝搬遅延はフーチャーバス＋適用
に対しては許容できない程度に遅いものである。更に、
図３のトランシーバ構成は過剰に温度依存性がある。な
ぜならば、温度が上昇する場合に、伝達ゲートの性能が
劣化するからである。
【０００８】
【課題を解決するための手段】ＩＥＥＥ８９６．２のフ
ーチャーバス＋仕様において特定されている如く、バッ
クプレーントランシーバ論理に対してのＩＥＥＥ１１９
４．１スタンダードを充足するためにマルチビットラッ
チトランシーバが構成されている。このラッチトランシ
ーバの特徴は、生の挿入、小さなスキュー、制御したラ
イズ／フォール即ち上昇／下降時間（２ｎｓ−５ｎｓ）
及びグリッチのないパワーアップ／パワーダウン保護を
サポートしている。該トランシーバは、非常に正確なス
レッシュホールドを与えるビルトインバンドギャップ基
準及びオンチップラッチを使用している。このトランシ
ーバのドライバ段における独特のスレーブ段論理はスレ
ーブラッチに対しプリセット即ち予め設定した入力条件
を与え、従ってドライバがイネーブルされると、データ
は瞬間的にドライバ出力に対してクロック動作され、従
って伝搬遅延を再駆動する。
【０００９】
【実施例】図４はＩＥＥＥ８９６．２（フーチャーバス
＋）スタンダードにおいて特定されている如きＰ１１９
４．１（ＢＴＬ）スタンダードに適合するように構成さ
れた９ビットラッチトランシーバ３０のブロック図であ
る。このラッチ用トランシーバ１０は、１ビットパリテ
ィを有するバイト幅アドレス／データを実現するために
９個の入力チャンネルＡ０−Ａ８を使用している。図５
は入力チャンネルＡ０及びＡ１を示しており、それらは
残りのチャンネルＡ２−Ａ８の構成をより詳細に表わし
ている。
【００１０】図４及び図５に示した如く、ラッチトラン
シーバ３０の各チャンネルはドライバ段とレシーバとを
有している。チップイネーブルを有する送信／受信制御
（Ｔ／Ｒ_ＣＤ）ブロックは、該ドライバ及びレシーバ
をイネーブルさせ且つディスエーブルさせる。セットア
ップブロックは、ドライバ及びレシーバ出力がパワーア
ップ及びパワーダウン期間中にグリッチが存在しないも
のであることを確保している。バンドギャップ電圧基準
ブロックは全てのレシーバに対して基準電圧入力を提供
している。電圧バイアスブロック（ＶＲＥＦ）は、供給
電圧及び温度の種々の動作条件に亘り高速且つ安定な伝
搬遅延を与えるために各ドライバに対するベース駆動を
制御する。
【００１１】図４を参照すると、ラッチトランシーバ３
０のドライバ段の（マスター）ラッチ部分は、図３に示
した従来のラッチトランシーバ１０のものと同様であ
る。即ち、ドライバ段のマスターラッチ部分は、クロッ
ク信号が低状態である場合に、マスターＣＭＯＳ伝達ゲ
ート３８を介して、入力データＡをマスターラッチ３６
へ転送する入力バッファ３４を有している。
【００１２】しかしながら、本発明に基づき、ラッチト
ランシーバ３０のドライバ段の残部は、従来のトランシ
ーバ１０の構成とは完全に異なった改良された構成に依
存している。より詳細に説明すると、従来のクロック回
路はスレーブ段回路の入力端へ接続されているクロック
バッファにより置換されている。該スレーブ段回路はポ
ート４０と、ラッチ４２と、ドライバ４４とを有してい
る。
【００１３】図６は、ラッチトランシーバ３０のマスタ
ー−スレーブ要素をより詳細な論理構成で示している。
上述した如く、クロック信号ＣＫが低状態であると、入
力データＡは、入力バッファ３４及びマスター伝達ゲー
ト３８を介して、マスターラッチ３６へ格納される。
【００１４】図６に示した如く、マスターラッチ段はイ
ンバータ４６及び４８から二段出力を与える。インバー
タ４６の出力はＮＡＮＤゲート５０へ供給され、インバ
ータ４８の出力はＡＮＤゲート５２へ供給される。ＮＡ
ＮＤゲート５０及びＡＮＤゲート５２の両方は、更に、
エミッタホロワクロックバッファ５４からの付加的な入
力により駆動される。従って、バッファ５４に対するク
ロック入力ＡＣＬＫの低状態から高状態への遷移に基づ
いて、データが、ドライバ段５４を介して、マスターラ
ッチからドライバ出力端Ｂへ転送される。
【００１５】より詳細に説明すると、クロック信号ＡＣ
ＬＫが低状態であると、クロック信号ＣＫも低状態であ
り（「ＣＫオーバーライン付」、即ちＣＫの反転したも
のが高状態）且つ伝達ゲート３８がターンオンされて入
力データＡをマスターラッチ３６へ転送する。同時に、
クロック信号ＡＣＬＫが低状態にある間に、スレーブラ
ッチに対するＣＬＯＣＫ ＤＲＩＶＥ（クロック駆動）
入力がオフである。従って、スレーブ段に対する入力は
ゼロであり且つスレーブラッチはオフである。クロック
信号ＡＣＬＫが高状態であると、マスターラッチはその
信号をスレーブラッチ入力端へ供給し且つマスター伝達
ゲート３８はオフである。一方、ＣＬＯＣＫ ＤＲＩＶ
Ｅが、それぞれ、ＣＭＯＳインバータ４６及び４８を介
して、マスターラッチから受取られるデータの論理状態
に依存して、ＡＮＤゲート５０又はＮＡＮＤゲート５２
の何れかに対してイネーブル信号を供給する。スレーブ
ノードはドライバ５４の入力端へ接続されている。該ス
レーブノードが高状態へ移行すると、ドライバ５４の出
力は出力ノードＢにおいて低状態へ移行する。該スレー
ブ状態に対するデータが低状態であると、出力ノードＢ
は高状態へ移行する。
【００１６】図８及び図１１を参照すると、高速の伝搬
遅延を達成するために、コンデンサトランジスタＱ１５
９は、出力トランジスタＱq ８に対して瞬間的な「オ
ン」又は「オフ」のベース駆動電流を供給する。データ
入力が高状態であると、「Ａ」は高状態である。ＡＣＬ
Ｋの低状態から高状態へのクロック信号はゲート５０を
ターンオンさせる（図６参照）。ゲート５０出力トラン
ジスタＱｑｂ３（図１０参照）のターンオフも、ドライ
バ入力端Ｎ2 を、ＰチャンネルバッファトランジスタＭ
ｐｄにより、迅速に高状態へ強制的に移行させる。一
方、データ入力が低状態であると、「Ａオーバーライン
付（Ａの反転）」は高状態である。ＡＣＬＫの低状態か
ら高状態へのクロック信号がゲート５２をターンオンさ
せる（図６参照）。ゲート５２出力トランジスタＱｑａ
３のターンオンは、更に、ドライバ入力Ｎ2 を迅速に高
状態から低状態へスイッチさせる。
【００１７】ドライバ入力Ｎ２が低状態へ移行すると、
トランジスタコンデンサＱ１５９が、高速のターンオン
のために、ドライバ出力トランジスタＱｑ８に対して瞬
間的なベース駆動電流を供給する。逆に、ドライバ入力
Ｎ２が高状態から低状態へ移行する場合には、トランジ
スタコンデンサＱ１５９が出力トランジスタＱ１５９に
対して瞬間的な放電用ベース電流を供給し、その格納電
荷を除去する。従って、ドライバ出力トランジスタＱ１
５９は、非常に迅速にターンオフさせることが可能であ
る。
【００１８】上述したアーキテクチャは以下の如くに高
状態から低状態への伝搬遅延を発生させる。 ｔpHL ＝２ＴG ＋ｔpHL ＝２ｎｓ＋３ｎｓ ＝５ｎｓ 尚、低状態から高状態への伝搬遅延は以下の如くであ
る。 ｔpLH ＝ＴG ＋ｔpLH ＝１ｎｓ＋４ｎｓ ＝５ｎｓ 従って、ラッチトランシーバ３０は、従来の構成のもの
から著しく減少された対称的な遷移及び伝搬遅延を発生
する。
【００１９】単チャンネルラッチトランシーバ３０の回
路実施例の詳細な概略図を図８に示してある。マスター
ラッチバッファ出力の回路実施例の詳細な概略図を図９
に示してある。クロック制御型スレーブラッチ入力バッ
ファの回路実施例の詳細な概略図を図１０に示してあ
る。バックプレーントランシーバ論理（ＢＴＬ）出力ド
ライバの回路実施例の詳細な概略図を図１１に示してあ
る。データ入力インバータの回路実施例の詳細な概略図
を図１２に示してある。伝達ゲートクロックドライバの
一実施例の詳細な概略図を図１３に示してある。ドライ
バ出力トランジスタ入力バイアス回路の一実施例の詳細
な概略図を図１４に示してある。尚、図１４の回路に関
する付加的な情報は、発明者Ｊａｍｅｓ Ｒ． Ｋｕｏ
で発明の名称が高速データトランシーバ（ＨＩＧＨ Ｓ
ＰＥＥＤ ＤＡＴＡ ＴＲＡＮＳＣＥＩＶＥＲ）であり
本願出願人に譲渡されている本願出願の基礎となる米国
出願と同日出願された米国特許出願に記載されている。
【００２０】チップディスエーブルを有する送信／受信
制御（Ｔ／Ｒ＆ＣＰ）回路の一実施例の詳細な概略図を
図１５に示してある。バイパスインバータの回路実施例
の詳細な概略図を図１６に示してある。バイパスを有す
るスレーブラッチクロックバッファの回路実施例の詳細
な概略図を図１７に示してある。レシーババンドギャッ
プ基準の回路実施例の詳細な概略図を図１８に示してあ
る。レシーバラッチイネーブル入力回路の一実施例の詳
細な概略図を図１９に示してある。ラッチ及び電力節約
用トライステート制御を有するレシーバの回路実施例の
詳細な概略図を図２０に示してある。ＣＭＯＳインバー
タの回路実施例の詳細な概略図を図２１に示してある。
レシーバパワーセットアップ回路の一実施例の詳細な概
略図を図２２に示してある。
【００２１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 フーチャーバス＋システムアーキテクチャに
おけるバスレベルのヒエラルキを示した概略図。
【図２】 フーチャーバス＋システムのバックプレーン
バスとフーチャーバス＋システムに対して内部のマイク
ロプロセサのデータバスとの間の高速ラッチレシーバの
位置決めを示したブロック図。
【図３】 フーチャーバス＋システムにおいて使用可能
な従来のラッチトランシーバを示した概略論理図。
【図４】 図４ａ乃至図４ｉの組合せ状態を示した説明
図。
【図４ａ】 本発明に基づいた９ビットラッチトランシ
ーバの一部を示した概略ブロック図。
【図４ｂ】 本発明に基づいた９ビットラッチトランシ
ーバの一部を示した概略ブロック図。
【図４ｃ】 本発明に基づいた９ビットラッチトランシ
ーバの一部を示した概略ブロック図。
【図４ｄ】 本発明に基づいた９ビットラッチトランシ
ーバの一部を示した概略ブロック図。
【図４ｅ】 本発明に基づいた９ビットラッチトランシ
ーバの一部を示した概略ブロック図。
【図４ｆ】 本発明に基づいた９ビットラッチトランシ
ーバの一部を示した概略ブロック図。
【図４ｇ】 本発明に基づいた９ビットラッチトランシ
ーバの一部を示した概略ブロック図。
【図４ｈ】 本発明に基づいた９ビットラッチトランシ
ーバの一部を示した概略ブロック図。
【図４ｉ】 本発明に基づいた９ビットラッチトランシ
ーバの一部を示した概略ブロック図。
【図５】 図５ａ乃至図５Ｃの組合せ状態を示した説明
図。
【図５ａ】 図４のラッチトランシーバの最初の二つの
チャンネルの一部をより詳細に示した概略ブロック図。
【図５ｂ】 図４のラッチトランシーバの最初の二つの
チャンネルの一部をより詳細に示した概略ブロック図。
【図５ｃ】 図４のラッチトランシーバの最初の二つの
チャンネルの一部をより詳細に示した概略ブロック図。
【図６】 本発明に基づく高速フーチャーバス＋ラッチ
トランシーバを示した概略論理図。
【図７】 図６に示したラッチトランシーバの動作にお
いて発生される種々の信号に対する波形を示した概略タ
イミング線図。
【図８】 図８ａ乃至図８ｅの組合せ状態を示した説明
図。
【図８ａ】 本発明に基づくラッチトランシーバの回路
実施例の一部を示した概略図。
【図８ｂ】 本発明に基づくラッチトランシーバの回路
実施例の一部を示した概略図。
【図８ｃ】 本発明に基づくラッチトランシーバの回路
実施例の一部を示した概略図。
【図８ｄ】 本発明に基づくラッチトランシーバの回路
実施例の一部を示した概略図。
【図８ｅ】 本発明に基づくラッチトランシーバの回路
実施例の一部を示した概略図。
【図９】 図４のラッチトランシーバにおいて使用可能
なポートブロック４０の一実施例を示した概略図。
【図１０】 図４のラッチトランシーバにおいて使用可
能なラッチブロック４２の一実施例を示した概略図。
【図１１】 図１１ａと図１１ｂの組合せ状態を示した
説明図。
【図１１ａ】 図４のラッチトランシーバにおいて使用
可能なドライバブロック４４の一実施例の一部を示した
概略図。
【図１１ｂ】 図４のラッチトランシーバにおいて使用
可能なドライバブロック４４の一実施例の一部を示した
概略図。
【図１２】 図４のラッチトランシーバにおいて使用可
能なインバータ３４の一実施例を示した概略図。
【図１３】 図４のラッチトランシーバにおいて使用可
能なクロックブロックの一実施例を示した概略図。
【図１４】 図４のラッチトランシーバにおいて使用可
能な電圧基準ブロックＶREF の一実施例を示した概略
図。
【図１５】 図１５ａと図１５ｂの組合せ状態を示した
説明図。
【図１５ａ】 図４のラッチトランシーバにおいて使用
可能なチップディスエーブルを有する送信／レシーバ制
御ブロックの一実施例の一部を示した概略図。
【図１５ｂ】 図４のラッチトランシーバにおいて使用
可能なチップディスエーブルを有する送信／レシーバ制
御ブロックの一実施例の一部を示した概略図。
【図１６】 図４のラッチトランシーバにおいて使用可
能なＢＰブロックの一実施例を示した概略図。
【図１７】 図４のラッチトランシーバにおいて使用可
能なＣＬＯＣＫ_ＤＲＩＶＥ（クロック_駆動）ブロック
の一実施例を示した概略図。
【図１８】 図４のラッチトランシーバにおいて使用可
能なＢＡＮＤＧＡＰ（バンドギャップ）ブロックの一実
施例を示した概略図。
【図１９】 図４のラッチトランシーバにおいて使用可
能なＬＡＴＣＨ_ＥＮＡＢＬＥ（ラッチ_イネーブル）ブ
ロックの一実施例を示した概略図。
【図２０】 図２０ａ乃至図２０Ｃの組合せ状態を示し
た説明図。
【図２０ａ】 図４のラッチトランシーバにおいて使用
可能なＲＥＣＥＩＶＥＲ（レシーバ）ブロックの一実施
例の一部を示した概略図。
【図２０ｂ】 図４のラッチトランシーバにおいて使用
可能なＲＥＣＥＩＶＥＲ（レシーバ）ブロックの一実施
例の一部を示した概略図。
【図２０ｃ】 図４のラッチトランシーバにおいて使用
可能なＲＥＣＥＩＶＥＲ（レシーバ）ブロックの一実施
例の一部を示した概略図。
【図２１】 図４のラッチトランシーバにおいて使用可
能なＣＭＯＳインバータ４６，４８の一実施例を示した
概略図。
【図２２】 図４のラッチトランシーバにおいて使用可
能なＰＯＷＥＲＳＥＴＵＰ（パワーセットアップ）ブロ
ックの一実施例を示した概略図。
【符号の説明】
３０ ラッチトランシーバ ３４ 入力バッファ ３６ マスターラッチ ３８ マスターＣＭＯＳ伝達ゲート ４０ ポート ４２ ラッチ ４４ ドライバ Ａ０−Ａ８ 入力チャンネル

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 ラッチトランシーバにおいて、 （ａ）データ入力に応答してマスターラッチ出力ノード
    にデータ入力を格納するマスターラッチ及びマスターラ
    ッチ出力ノードにおけるデータ入力のスレーブ段出力ノ
    ードへの高速転送のためにクロック信号に応答するスレ
    ーブ段論理手段を有するラッチ段が設けられており、 （ｂ）スレーブ段出力ノードにおけるデータ入力に応答
    して対応するラッチトランシーバ出力信号を供給するド
    ライバ段が設けられている、 ことを特徴とするラッチトランシーバ。
  2. 【請求項２】 請求項１において、前記スレーブ段論理
    手段が、前記データ入力が第一論理状態である場合に、
    前記スレーブ段出力ノードにおけるデータ入力を前記ド
    ライバ段へ供給するために前記クロック信号に応答する
    ＡＮＤゲート論理を有すると共に、前記データ入力が第
    二論理状態である場合に前記スレーブ段出力ノードにお
    けるデータ入力を前記ドライバ段へ供給するために前記
    クロック信号に応答するＮＡＮＤ論理を有することを特
    徴とするラッチトランシーバ。
  3. 【請求項３】 請求項１において、前記ドライバ段が前
    記ドライバ出力トランジスタの高速のターンオン及びタ
    ーンオフを与えるために、前記ドライバ段入力端と前記
    ドライバ出力トランジスタのベースとの間に接続されて
    いる容量性手段及びバイポーラドライバ出力トランジス
    タを有することを特徴とするラッチトランシーバ。
JP3345954A 1990-12-28 1991-12-27 高速ラツチトランシーバ Pending JPH0514137A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US635734 1990-12-28
US07/635,734 US5248905A (en) 1990-12-28 1990-12-28 High speed, master/slave latch transceiver having a directly-driven slave stage

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Publication Number Publication Date
JPH0514137A true JPH0514137A (ja) 1993-01-22

Family

ID=24548896

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3345954A Pending JPH0514137A (ja) 1990-12-28 1991-12-27 高速ラツチトランシーバ

Country Status (3)

Country Link
US (1) US5248905A (ja)
EP (1) EP0494447A1 (ja)
JP (1) JPH0514137A (ja)

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