JPH0513464A - Manufacture of e/d type field effect semiconductor device - Google Patents
Manufacture of e/d type field effect semiconductor deviceInfo
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- JPH0513464A JPH0513464A JP3012374A JP1237491A JPH0513464A JP H0513464 A JPH0513464 A JP H0513464A JP 3012374 A JP3012374 A JP 3012374A JP 1237491 A JP1237491 A JP 1237491A JP H0513464 A JPH0513464 A JP H0513464A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、同一基板上に形成され
た複数の半導体活性層を、共通の工程によって、それぞ
れ所定の異なる深さにリセスエッチングしてショットキ
ゲートを形成することにより、目的とするノーマリオフ
特性を有するＥ（エンハンスメント）型およびノーマリ
オン特性を有するＤ（デプレッション）型のＭＥＳＦＥ
Ｔ、ＨＥＭＴ等の素子を構成するＥ／Ｄ型電界効果半導
体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention aims to form a Schottky gate by recess etching a plurality of semiconductor active layers formed on the same substrate to different predetermined depths by a common process. E (enhancement) type having normally-off characteristics and D (depletion) type MESFE having normally-on characteristics
The present invention relates to a method for manufacturing an E / D type field effect semiconductor device that constitutes an element such as T or HEMT.
【０００２】[0002]
【従来の技術】Ｅ型の電界効果半導体素子およびＤ型の
電界効果半導体素子を同一の半導体基板上に備えるＥ／
Ｄ型電界効果半導体装置を製造するにあたって、工数を
低減するために、Ｅ型およびＤ型の電界効果半導体素子
を共通の工程によって製造することが有効であり、従来
から行われている。図６（Ａ）〜（Ｅ）および図７
（Ａ）〜（Ｄ）は、従来のＥ／Ｄ型電界効果半導体装置
の製造工程図である。これらの図において、６１はｉ−
ＧａＡｓ層、６２は二次元電子ガス、６３、６５、６７
はｎ−ＡｌＧａＡｓ層、６４、６６、６８はｎ−ＧａＡ
ｓ、６９、７３はＳｉＯ2 層、７０、７８はフォトレジ
スト層、７１は素子間分離領域、７２、７９、８０、８
１、８２は開口、７４、７６はソース電極、７５、７７
はドレイン電極、８３、８４はショットキゲートであ
る。なお、ｉ−ＧａＡｓ層６１を支持する半導体基板は
省略され、図示されていない。2. Description of the Related Art E / type field effect semiconductor elements and D type field effect semiconductor elements are provided on the same semiconductor substrate.
In order to reduce the number of steps in manufacturing a D-type field effect semiconductor device, it is effective to manufacture E-type and D-type field effect semiconductor elements by a common process, which has been conventionally performed. 6 (A) to (E) and FIG.
(A)-(D) is a manufacturing process figure of the conventional E / D type | mold field effect semiconductor device. In these figures, 61 is i-
GaAs layer, 62 is two-dimensional electron gas, 63, 65, 67
Is an n-AlGaAs layer, and 64, 66 and 68 are n-GaA.
s, 69 and 73 are SiO 2 layers, 70 and 78 are photoresist layers, 71 is an element isolation region, 72, 79, 80 and 8
1, 82 are openings, 74, 76 are source electrodes, 75, 77
Is a drain electrode, and 83 and 84 are Schottky gates. The semiconductor substrate supporting the i-GaAs layer 61 is omitted and not shown.
【０００３】この工程図にそって、従来の技術を説明す
る。
第１工程（第６図（Ａ）参照）
ｉ−ＧａＡｓ層６１の上にｎ−ＡｌＧａＡｓ層６３、ｎ
−ＧａＡｓ層６４、ｎ−ＡｌＧａＡｓ層６５、ｎ−Ｇａ
Ａｓ層６６、ｎ−ＡｌＧａＡｓ層６７、ｎ−ＧａＡｓ層
６８をＭＢＥ法、ＭＯＣＶＤ法等によって成長する。こ
の図には二次元電子ガス（２ＤＥＧ）６２を模式的に示
している。そして、この図の左半分をＥ型の電界効果半
導体素子を形成するＥ型領域、右半分をＤ型の電界効果
半導体素子を形成するＤ型領域としている。A conventional technique will be described with reference to this process chart. First step (see FIG. 6 (A)) The n-AlGaAs layer 63, n is formed on the i-GaAs layer 61.
-GaAs layer 64, n-AlGaAs layer 65, n-Ga
The As layer 66, the n-AlGaAs layer 67, and the n-GaAs layer 68 are grown by the MBE method, the MOCVD method, or the like. In this figure, a two-dimensional electron gas (2DEG) 62 is schematically shown. The left half of this figure is an E-type region for forming an E-type field effect semiconductor element, and the right half is a D-type region for forming a D-type field effect semiconductor element.
【０００４】第２工程（第６図（Ｂ）参照）
その上にＳｉＯ2 層６９を形成し、その上に、Ｅ型領域
とＤ型領域にフォトレジスト層７０、７０を形成する。Second step (see FIG. 6 (B)) A SiO 2 layer 69 is formed thereon, and photoresist layers 70, 70 are formed thereon in the E-type region and the D-type region.
【０００５】第３工程（第６図（Ｃ）参照）
第２工程で形成したフォトレジスト層７０、７０をマス
クとしてＯ+ をイオン注入し、フォトレジスト層７０、
７０がない部分の半導体層を多結晶化して、素子間分離
領域７１を形成する。このとき、先に形成したＳｉＯ2
層６９は結晶の保護層として機能するが、この工程の後
に除去される。Third step (see FIG. 6C) O + is ion-implanted using the photoresist layers 70, 70 formed in the second step as a mask to form the photoresist layer 70,
The part of the semiconductor layer where there is no 70 is polycrystallized to form an element isolation region 71. At this time, the previously formed SiO 2
Layer 69 functions as a protective layer for crystals, but is removed after this step.
【０００６】第４工程（第６図（Ｄ）参照）
フォトレジスト層７０、７０を除去した後、新たなフォ
トレジスト層を用い、５Ｐａ以下の圧のＣＣｌ2 Ｆ2 の
ＲＩＥによってＥ型領域のゲート部に相当するｎ−Ｇａ
Ａｓ層６８を異方性エッチングして除去し、開口７２を
形成する。このＲＩＥにおいて、ｎ−ＧａＡｓ層のエッ
チング速度が、ｎ−ＡｌＧａＡｓ層の５００倍程度であ
るから、その下のｎ−ＡｌＧａＡｓ層６７はエッチング
ストッパーとして機能する。このｎ−ＡｌＧａＡｓ層６
７は、ＨＦ：Ｈ2 Ｏ＝１：２０を用いたエッチングによ
って除去される。Fourth step (see FIG. 6 (D)) After removing the photoresist layers 70, 70, a new photoresist layer is used and RIE of CCl 2 F 2 at a pressure of 5 Pa or less is performed to remove the E-type region. N-Ga corresponding to the gate part
The As layer 68 is removed by anisotropic etching to form an opening 72. In this RIE, since the etching rate of the n-GaAs layer is about 500 times that of the n-AlGaAs layer, the n-AlGaAs layer 67 thereunder functions as an etching stopper. This n-AlGaAs layer 6
7 is removed by etching with HF: H 2 O = 1: 20.
【０００７】第５工程（第６図（Ｅ）参照）
全面にＳｉＯ2 層７３をＣＶＤ法によって形成し、この
ＳｉＯ2層７３のＥ型領域およびＤ型領域の、ソース電
極とドレイン電極を設ける部分を選択エッチングによっ
て除去し、その除去した部分にリフトオフによってＡｕ
Ｇｅ／Ａｕからなり、ｎ−ＧａＡｓ層６８とオーミック
接触するソース電極７４、７６とドレイン電極７５、７
７を形成する。Fifth step (see FIG. 6 (E)) A SiO 2 layer 73 is formed on the entire surface by a CVD method, and a source electrode and a drain electrode are provided in the E type region and the D type region of the SiO 2 layer 73. The portion is removed by selective etching, and the removed portion is lifted off by Au.
Source electrodes 74 and 76 and drain electrodes 75 and 7 made of Ge / Au and in ohmic contact with the n-GaAs layer 68.
Form 7.
【０００８】第６工程（第７図（Ａ）参照）
全面にフォトレジスト層７８を形成し、その開口７９、
８０をとおして、ＳｉＯ2 層７３にＥ型領域とＤ型領域
のショットキゲートを形成するための開口８１、８２を
形成する。Step 6 (see FIG. 7 (A)) A photoresist layer 78 is formed on the entire surface and openings 79,
Through 80, openings 81 and 82 for forming Schottky gates in the E-type region and the D-type region are formed in the SiO 2 layer 73.
【０００９】第７工程（第７図（Ｂ）参照）
前工程で形成したＳｉＯ2 層７３の開口８１をとおして
Ｅ型領域のｎ−ＡｌＧａＡｓ層６７をエッチングして除
去した後、ｎ−ＧａＡｓ層６６を、また、開口８２を通
してＤ型領域のｎ−ＧａＡｓ層６８をＣＣｌ2 Ｆ2 のＲ
ＩＥによって異方性エッチングして除去する。Step 7 (see FIG. 7B) After removing the n-AlGaAs layer 67 in the E-type region by etching through the opening 81 of the SiO 2 layer 73 formed in the previous step, n-GaAs is formed. The layer 66 and the n-GaAs layer 68 in the D-type region through the opening 82 are R of CCl 2 F 2 .
It is removed by anisotropic etching by IE.
【００１０】第８工程（第７図（Ｃ）参照）
前工程においてエッチングストッパーとして使用したＥ
型領域のｎ−ＡｌＧａＡｓ層６５、Ｄ型領域の６７をエ
ッチングして除去した後、ＳｉＯ2 層７３の開口８１を
とおしてＥ型領域のｎ−ＧａＡｓ層６４を、また、開口
８２を通してＤ型領域のｎ−ＧａＡｓ層６６をＣＣｌ2
Ｆ2 のＲＩＥによって異方性エッチングして除去する。Eighth step (see FIG. 7C) E used as an etching stopper in the previous step
After the n-AlGaAs layer 65 in the type region and 67 in the D-type region are removed by etching, the n-GaAs layer 64 in the E-type region is passed through the opening 81 in the SiO 2 layer 73, and the D-type is passed through the opening 82. The n-GaAs layer 66 in the region is formed with CCl 2
It is removed by anisotropic etching by RIE of F 2 .
【００１１】第９工程（第７図（Ｄ）参照）
Ｄ型領域のｎ−ＡｌＧａＡｓ層６５を除去した後、Ｅ型
領域に露出したｎ−ＡｌＧａＡｓ層６３と、Ｄ型領域に
露出したｎ−ＧａＡｓ層６４に、フォトレジスト層７８
を用いたリフトオフによってショットキゲート８３、８
４を形成する。この製造方法によると、当初、Ｅ型領域
のｎ−ＧａＡｓ層６８のゲートを形成する部分に開口７
２を設けた後は、Ｅ型領域とＤ型領域に同じ工程を加え
ることによって、Ｅ型の電界効果半導体素子とＤ型の電
界効果半導体素子を効率よく形成することができる。Step 9 (see FIG. 7D) After removing the n-AlGaAs layer 65 in the D-type region, the n-AlGaAs layer 63 exposed in the E-type region and the n-AlGaAs layer exposed in the D-type region are removed. A photoresist layer 78 is formed on the GaAs layer 64.
Lift-off using a Schottky gate 83, 8
4 is formed. According to this manufacturing method, the opening 7 is initially formed in the E-type region of the n-GaAs layer 68 where the gate is to be formed.
After providing 2, the E-type field effect semiconductor element and the D-type field effect semiconductor element can be efficiently formed by applying the same process to the E-type region and the D-type region.
【００１２】[0012]
【発明が解決しようとする課題】しかし、上記の従来の
技術には、つぎのような問題がある。１．図６（Ｄ）に
おいて、Ｅ型領域の最上のｎ−ＧａＡｓ層６８に開口７
２を形成した後に、ＳｉＯ2 層７３をＣＶＤによって形
成するため、ＳｉＯ2 層７３の上面に段差が生じて表面
が平坦でなくなり、開口８１を形成する際のフォトリソ
工程の条件設定が困難になって加工精度が低下する。However, the above-mentioned conventional techniques have the following problems. 1. In FIG. 6D, the opening 7 is formed in the uppermost n-GaAs layer 68 in the E-type region.
Since the SiO 2 layer 73 is formed by CVD after forming 2, the step is formed on the upper surface of the SiO 2 layer 73 and the surface is not flat, which makes it difficult to set conditions for the photolithography process when forming the opening 81. Processing accuracy decreases.
【００１３】２．図７（Ａ）において、フォトレジスト
層７８をパターニングして、ＳｉＯ2 層７３に、Ｅ型領
域とＤ型領域のゲート電極を形成するための開口８１、
８２を設ける際、マスク合わせの余裕をとる必要があ
り、ソース・ゲート間を大きく設計しなけばならないた
め、ソース抵抗が増大し素子特性が劣化する。そのた
め、図７（Ｄ）に示されるようにショットキゲート８
３、８４を形成した場合に、Ｅ型領域のショットキゲー
ト８３がショットキ接触するｎ−ＡｌＧａＡｓ層６３か
らソース電極７４あるいはドレイン電極７５までの経路
であり、また、Ｄ型領域のショットキゲート８４がショ
ットキ接触するｎ−ＧａＡｓ層６４からソース電極７６
あるいはドレイン電極７７までの経路でもある、ｎ−Ｇ
ａＡｓ層６６の抵抗が大きくなるのを防ぐため、ｎ−Ｇ
ａＡｓ層６６を厚くしてシート抵抗を小さくすることが
必要になる。2. In FIG. 7A, the photoresist layer 78 is patterned to form openings 81 in the SiO 2 layer 73 for forming gate electrodes in the E-type region and the D-type region.
When providing 82, it is necessary to allow a margin for mask alignment, and a large source-gate gap must be designed, so that the source resistance increases and the element characteristics deteriorate. Therefore, as shown in FIG. 7D, the Schottky gate 8
When the Schottky gates 83 and 84 are formed, the Schottky gate 83 in the E-type region is a path from the n-AlGaAs layer 63 to the source electrode 74 or the drain electrode 75, and the Schottky gate 84 in the D-type region is the Schottky gate. Contacting n-GaAs layer 64 to source electrode 76
Alternatively, n-G which is also a route to the drain electrode 77
In order to prevent the resistance of the aAs layer 66 from increasing, n-G
It is necessary to increase the thickness of the aAs layer 66 to reduce the sheet resistance.
【００１４】ところが、ｎ−ＧａＡｓ層６６を厚くする
と、Ｅ型領域のショットキゲート８３の側面が、ｎ−Ｇ
ａＡｓ層６４とこの厚いｎ−ＧａＡｓ層６６と広い面積
で接触し、また、Ｄ型領域のショットキゲート８４が、
この厚いｎ−ＧａＡｓ層６６とｎ−ＡｌＧａＡｓ層６７
とｎ−ＧａＡｓ層６８と広い面積で接触するために、シ
ョットキゲート耐圧の低下がより深刻な問題になる。ま
た、そのために、ショットキゲート８３、８４を形成す
るための半導体活性層のリセス部の深さが増大するた
め、ショットキゲート８３、８４の形成が困難になる。
本発明は、上記の問題を解決し、ゲート耐圧が高く、高
精度の加工を容易に行うことができるＥ／Ｄ型電界効果
半導体装置の製造方法を提供することを目的とする。However, when the thickness of the n-GaAs layer 66 is increased, the side surface of the Schottky gate 83 in the E-type region becomes n-G.
The aAs layer 64 and the thick n-GaAs layer 66 are in contact with each other over a wide area, and the Schottky gate 84 in the D-type region is
This thick n-GaAs layer 66 and n-AlGaAs layer 67
And the contact with the n-GaAs layer 68 over a wide area make the Schottky gate breakdown voltage a serious problem. Further, because of this, the depth of the recess portion of the semiconductor active layer for forming the Schottky gates 83, 84 increases, so that it becomes difficult to form the Schottky gates 83, 84.
An object of the present invention is to provide a method for manufacturing an E / D type field effect semiconductor device that solves the above problems and has a high gate breakdown voltage and can easily perform highly accurate processing.
【００１５】[0015]
【課題を解決するための手段】本発明にかかるＥ／Ｄ型
電界効果半導体装置の製造方法においては、半導体基板
上に半導体活性層とエッチングストッパー層を交互に成
長する工程と、その上にＥ型領域とＤ型領域にショット
キゲートを形成するための開口を有する耐エッチングマ
スク層を形成する工程と、Ｄ型領域にショットキゲート
を形成するための開口を閉じた状態で、耐エッチングマ
スク層のＥ型領域の開口を通して最上の半導体活性層の
Ｅ型領域のショットキゲートを形成する領域を、その下
のエッチングストッパー層をストッパーとしてエッチン
グ除去する工程と、前工程で用いたエッチングストッパ
ー層を除去した後、上から２番目の半導体活性層のＥ型
領域のショットキゲートを形成する領域と、最上の半導
体活性層のＤ型領域のショットキゲートを形成する領域
を、それぞれの半導体活性層の下のエッチングストッパ
ー層をストッパーとしてエッチング除去する工程と、こ
のエッチングによって露出した異なる深さの各半導体活
性層にＥ型領域およびＤ型領域のショットキゲートを形
成する工程を採用した。また、上記の製造方法におい
て、少なくとも上層の半導体活性層を非異方性エッチン
グによって除去し開口を形成する工程を採用した。In a method of manufacturing an E / D type field effect semiconductor device according to the present invention, a step of alternately growing a semiconductor active layer and an etching stopper layer on a semiconductor substrate, and E on the step. A step of forming an etching resistant mask layer having an opening for forming a Schottky gate in the mold region and the D type region; and a step of forming the etching resistant mask layer in a state where the opening for forming the Schottky gate in the D type region is closed. The region where the Schottky gate of the E-type region of the uppermost semiconductor active layer is formed through the opening of the E-type region is removed by etching using the etching stopper layer thereunder as a stopper, and the etching stopper layer used in the previous process is removed. After that, a region forming the Schottky gate of the E-type region of the second semiconductor active layer from the top and the D-type region of the uppermost semiconductor active layer are formed. And removing the region where the Schottky gate is formed by using the etching stopper layer under each semiconductor active layer as a stopper, and the E-type region and the D-type region in each semiconductor active layer of different depth exposed by this etching. The step of forming the Schottky gate of was adopted. Further, in the above manufacturing method, a step of removing at least the upper semiconductor active layer by non-anisotropic etching to form an opening is adopted.
【００１６】[0016]
【作用】まず、本発明によって製造されたＥ／Ｄ型電界
効果半導体装置の一例の構成を説明する。図１は、本発
明によって製造されたＥ／Ｄ型電界効果半導体装置の一
例の構成図である。この図面において、３１はｉ−Ｇａ
Ａｓ層、３２は二次元電子ガス，３３、３５、３７はｎ
−ＡｌＧａＡｓ層、３４、３６、３８はｎ−ＧａＡｓ
層、３９はＳｉＯ2 層、４１は素子間分離領域、４６、
４８はソース電極、４７、４９はドレイン電極、５４、
５５はショットキゲートである。First, the structure of an example of an E / D type field effect semiconductor device manufactured according to the present invention will be described. FIG. 1 is a configuration diagram of an example of an E / D type field effect semiconductor device manufactured according to the present invention. In this drawing, 31 is i-Ga
As layer, 32 is a two-dimensional electron gas, 33, 35 and 37 are n
-AlGaAs layers, 34, 36 and 38 are n-GaAs
Layer, 39 is a SiO 2 layer, 41 is an element isolation region, 46,
48 is a source electrode, 47 and 49 are drain electrodes, 54,
55 is a Schottky gate.
【００１７】この装置は、半導体基板上に形成されたｉ
−ＧａＡｓ層３１の上にｎ−ＧａＡｓ層３４、３６、３
８とｎ−ＡｌＧａＡｓ層３３、３５、３７を交互に成長
し、その上に、Ｅ型領域とＤ型領域にショットキゲート
を形成するための開口を有するＳｉＯ2 層３９を形成
し、Ｄ型領域のショットキゲートを形成するための開口
をフォトレジスト層によって閉じた状態で、ＳｉＯ2層
３９のＥ型領域の開口を通して最上のｎ−ＧａＡｓ層３
８のＥ型領域のショットキゲートを形成する領域を、そ
の下のｎ−ＡｌＧａＡｓ層３７をストッパーとして異方
性エッチングによって除去し、上記のフォトレジスト層
を除去した後、両方の開口をとおして、上から２番目の
ｎ−ＧａＡｓ層３６のＥ型領域のショットキゲートを形
成する領域と、最上のｎ−ＧａＡｓ層３８のＤ型領域の
ショットキゲートを形成する領域を、それぞれのｎ−Ｇ
ａＡｓ層の下のｎ−ＡｌＧａＡｓ層３７、３５をストッ
パーとして非異方性エッチングによって除去し、この工
程でストッパーとして用いたｎ−ＡｌＧａＡｓ層を除去
した後、上から３番目のｎ−ＧａＡｓ層３４のＥ型領域
のショットキゲートを形成する領域と、上から２番目の
ｎ−ＧａＡｓ層３６のＤ型領域のショットキゲートを形
成する領域を、それぞれのｎ−ＧａＡｓ層の下のｎ−Ａ
ｌＧａＡｓ層３５、３３をストッパーとして異方性エッ
チングによって除去し、露出した異なる深さのｎ−Ａｌ
ＧａＡｓ層３３とｎ−ＧａＡｓ層３４上にＥ型領域およ
びＤ型領域のショットキゲート５４、５５を形成し、さ
らにＥ型領域およびＤ型領域の最上のｎ−ＧａＡｓ層３
８の両端にソース電極４６、４８とドレイン電極４７、
４９を形成して製造される。This device includes an i formed on a semiconductor substrate.
N-GaAs layers 34, 36, 3 on the -GaAs layer 31
8 and n-AlGaAs layers 33, 35 and 37 are alternately grown, and an SiO 2 layer 39 having an opening for forming a Schottky gate in the E-type region and the D-type region is formed thereon, and the D-type region is formed. Of the uppermost n-GaAs layer 3 through the opening in the E-type region of the SiO 2 layer 39 with the opening for forming the Schottky gate of FIG.
The region of the E-type region 8 where the Schottky gate is formed is removed by anisotropic etching using the underlying n-AlGaAs layer 37 as a stopper, the photoresist layer is removed, and then both openings are opened. The second n-type region of the n-GaAs layer 36, which forms the Schottky gate in the E-type region, and the uppermost region of the n-GaAs layer 38, which forms the Schottky gate in the D-type region, are respectively n-G.
The n-AlGaAs layers 37 and 35 under the aAs layer are removed by non-anisotropic etching as stoppers, and the n-AlGaAs layer used as a stopper in this step is removed, and then the third n-GaAs layer 34 from the top is removed. Of the E-type region and the region of the second N-GaAs layer 36 from the top where the Schottky gate of the D-type region is formed are nA under each n-GaAs layer.
The n-Al of different depths exposed by anisotropic etching are removed by using the 1GaAs layers 35 and 33 as stoppers.
Schottky gates 54 and 55 in the E-type region and the D-type region are formed on the GaAs layer 33 and the n-GaAs layer 34, and the uppermost n-GaAs layer 3 in the E-type region and the D-type region 3 is formed.
Source electrodes 46 and 48 and drain electrodes 47 on both ends of 8,
It is manufactured by forming 49.
【００１８】このように、半導体基板上に交互に成長し
た半導体活性層とエッチングストッパー層の上に、当初
から、Ｅ型領域とＤ型領域にショットキゲートを形成す
るための開口を有する耐エッチングマスク層を形成し、
この耐エッチングマスク層の１つまたは２つの開口を用
いて、Ｅ型領域とＤ型領域にショットキゲートを形成す
るための工程を加えるため、フォトリソグラフィー技術
を適用する表面に段差がなく平坦であるため高い加工精
度が確保され、そのため、マスク合わせの余裕を大きく
とる必要がなく、ソース、ドレイン間の抵抗を低減する
ことができ高速動作特性が達成できる。また、半導体活
性層とエッチングストッパー層の積層体にショットキゲ
ートを形成するための開口を形成するにあたって、少な
くとも上層の半導体活性層の開口を非異方性エッチング
によって形成するため、開口がサイドエッチングされて
大径になり、後に形成するショットキゲートと接触する
ことがなく、ショットキゲートの耐圧を向上させること
ができる。As described above, an etching resistant mask having openings for forming a Schottky gate in the E-type region and the D-type region from the beginning on the semiconductor active layer and the etching stopper layer which are alternately grown on the semiconductor substrate. Forming layers,
A step for forming a Schottky gate in the E-type region and the D-type region is added using one or two openings of the etching-resistant mask layer, so that the surface to which the photolithography technique is applied is flat and has no step. Therefore, high processing accuracy is ensured, and therefore, it is not necessary to make a large margin for mask alignment, the resistance between the source and the drain can be reduced, and high-speed operation characteristics can be achieved. Further, when forming the opening for forming the Schottky gate in the stacked body of the semiconductor active layer and the etching stopper layer, at least the opening of the upper semiconductor active layer is formed by non-anisotropic etching, and therefore the opening is side-etched. The Schottky gate has a large diameter and does not come into contact with a Schottky gate to be formed later, so that the breakdown voltage of the Schottky gate can be improved.
【００１９】[0019]
【実施例】以下、本発明の実施例を図面にそって説明す
る。
（第１実施例）図２（Ａ）〜（Ｅ）および図３（Ａ）〜
（Ｄ）は、本発明の第１実施例の製造工程図である。こ
れらの図において、１はｉ−ＧａＡｓ層、２は二次元電
子ガス、３、５はｎ−ＡｌＧａＡｓ層、４、６はｎ−Ｇ
ａＡｓ層、７はＳｉＯ2 層、８、１７はフォトレジスト
層、９は素子間分離領域、１０、１１、１２、１８、１
９は開口、１３、１５はソース電極、１４、１６はドレ
イン電極、２０はＷＳｉ層、２１、２２はショットキゲ
ートである。Embodiments of the present invention will be described below with reference to the drawings. (First Embodiment) FIGS. 2A to 2E and 3A to
(D) is a manufacturing process diagram of the first embodiment of the present invention. In these figures, 1 is an i-GaAs layer, 2 is a two-dimensional electron gas, 3 and 5 are n-AlGaAs layers, and 4 and 6 are n-G.
aAs layer, 7 is a SiO 2 layer, 8 and 17 are photoresist layers, 9 is an element isolation region, 10, 11, 12, 18, 1
Reference numeral 9 is an opening, 13 and 15 are source electrodes, 14 and 16 are drain electrodes, 20 is a WSi layer, and 21 and 22 are Schottky gates.
【００２０】第１工程（図２（Ａ）参照）
ｉ−ＧａＡｓ層１の上にｎ−ＡｌＧａＡｓ層３、ｎ−Ｇ
ａＡｓ層４、ｎ−ＡｌＧａＡｓ層５、ｎ−ＧａＡｓ層６
を順次成長する。なお、この図示の製造工程は、ＨＥＭ
Ｔを製造することを予定しているため、ｉ−ＧａＡｓ層
１に二次元電子ガス（２ＤＥＧ）２が発生する状態が模
式的に示されている。この図の左半分をＥ型トランジス
タを形成するＥ型領域、右半分をＤ型トランジスタを形
成するＤ型領域としている。なお、この半導体装置を形
成する半導体基板は図示されていない。First Step (See FIG. 2A) On the i-GaAs layer 1, n-AlGaAs layers 3 and n-G
aAs layer 4, n-AlGaAs layer 5, n-GaAs layer 6
To grow sequentially. The manufacturing process shown in the figure
Since T is planned to be manufactured, the state in which the two-dimensional electron gas (2DEG) 2 is generated in the i-GaAs layer 1 is schematically shown. The left half of this figure is an E-type region for forming an E-type transistor, and the right half is a D-type region for forming a D-type transistor. A semiconductor substrate forming this semiconductor device is not shown.
【００２１】第２工程（図２（Ｂ）参照）
全面にＳｉＯ2 層７を形成し、その上にフォトレジスト
層８を形成し、そのＥ型領域とＤ型領域を囲む溝状の部
分を除去する。Second step (see FIG. 2B) A SiO 2 layer 7 is formed on the entire surface, a photoresist layer 8 is formed thereon, and a groove-shaped portion surrounding the E-type region and the D-type region is formed. Remove.
【００２２】第３工程（図２（Ｃ）参照）
フォトレジスト層８をマスクとしてＯ+ イオンを注入し
て多結晶化したトランジスタ素子間分離領域９を形成す
る。ＳｉＯ2 層７は、このＯ+ のイオン注入によって、
Ｅ型領域とＤ型領域の半導体活性層が劣化するのを防ぐ
機能をもつ。Third Step (see FIG. 2C) Using the photoresist layer 8 as a mask, O + ions are implanted to form a polycrystallized transistor element isolation region 9. The SiO 2 layer 7 is formed by this O + ion implantation.
It has a function of preventing the semiconductor active layers in the E-type region and the D-type region from being deteriorated.
【００２３】第４工程（図２（Ｄ）参照）
フォトリソグラフィー技術とＣＨＦ3 、ＣＦ4 、ＣＨＦ
3 ＋ＳＦ6 等のＲＩＥによって、ＳｉＯ2 層７のＥ型領
域とＤ型領域に開口１０と１１を形成する。Fourth step (see FIG. 2D) Photolithography technique and CHF 3 , CF 4 and CHF
Openings 10 and 11 are formed in the E-type region and the D-type region of the SiO 2 layer 7 by RIE such as 3 + SF 6 .
【００２４】第５工程（図２（Ｅ）参照）
全面にフォトレジスト層１２を形成し、そのＥ型領域の
開口１０に相当する箇所に大径の開口１２を形成する。
このフォトレジスト層１２はＤ型領域の開口１１を閉じ
るために形成するものであるから、高い精度は必要な
い。開口１０を有するＳｉＯ2 層７をマスクとする第１
のＲＩＥによって、Ｅ型領域のゲート電極を形成する部
分のｎ−ＧａＡｓ層６を除去する。ｎ−ＡｌＧａＡｓ層
５は、このエッチングに際して、エッチングストッパー
として機能するが、エッチング後ＨＦ：Ｈ2 Ｏ＝１：２
０によって除去される。Fifth Step (see FIG. 2E) A photoresist layer 12 is formed on the entire surface, and a large-diameter opening 12 is formed in a portion of the E-type region corresponding to the opening 10.
Since this photoresist layer 12 is formed to close the opening 11 in the D-type region, high accuracy is not required. First using the SiO 2 layer 7 having the opening 10 as a mask
By RIE, the portion of the n-GaAs layer 6 where the gate electrode in the E-type region is formed is removed. The n-AlGaAs layer 5 functions as an etching stopper during this etching, but after etching, HF: H 2 O = 1: 2.
Removed by zero.
【００２５】第６工程（図３（Ａ）参照）
フォトレジスト層１２を除去し、フォトリソグラフィー
技術によって、Ｅ型領域とＤ型領域のソース電極とドレ
インを形成する部分のＳｉＯ2 層７を選択的に除去す
る。この後、ＳｉＯ2 層７を選択的に除去した部分に、
リフトオフによって、ｎ−ＧａＡｓ層６とオーミック接
触する、ＡｕＧｅ／Ａｕのソース電極１３、１５および
ドレイン電極１４、１６を形成するここでオーミック工
程を、第４、第５工程より後に行うのは、オーミック電
極が第４工程のリソグラフィーの高精度化の妨げになる
ためである。Sixth step (see FIG. 3A) The photoresist layer 12 is removed, and the SiO 2 layer 7 in the portions for forming the source electrode and the drain of the E type region and the D type region is selected by the photolithography technique. To remove it. After that, in the portion where the SiO 2 layer 7 is selectively removed,
The AuGe / Au source electrodes 13 and 15 and the drain electrodes 14 and 16 that make ohmic contact with the n-GaAs layer 6 by lift-off are formed. Here, the ohmic step is performed after the fourth and fifth steps. This is because the electrodes hinder the high precision of the lithography in the fourth step.
【００２６】第７工程（図３（Ｂ）参照）
全面にフォトレジスト層１７を形成し、Ｅ型領域とＤ型
領域のゲート電極を形成する部分に開口１８、１９を形
成する。このフォトレジスト層１７はソース電極１３、
１５およびドレイン電極１４、１６を、後のエッチング
から保護し、ショットキゲート２１、２２の引出し電極
を画定するために形成されるものであるから高い精度を
必要としない。そして、この開口１８、１９を通してＲ
ＩＥを加える。このＲＩＥによって、Ｅ型領域では、ｎ
−ＧａＡｓ層４がｎ−ＡｌＧａＡｓ層３をエッチングス
トッパーとしてエッチングされ、同時に、Ｄ型領域で
は、ｎ−ＧａＡｓ層６がｎ−ＡｌＧａＡｓ層５をエッチ
ングストッパーとしてエッチングされる。Ｄ領域のｎ−
ＡｌＧａＡｓ層５は、ＨＦ：Ｈ2 Ｏ＝１：２０によって
エッチング除去される。Seventh step (see FIG. 3B) A photoresist layer 17 is formed on the entire surface, and openings 18 and 19 are formed in the E-type region and the D-type region where gate electrodes are to be formed. The photoresist layer 17 is the source electrode 13,
Since it is formed to protect 15 and the drain electrodes 14 and 16 from subsequent etching and define the extraction electrodes of the Schottky gates 21 and 22, high precision is not required. Then, through these openings 18 and 19, R
Add IE. By this RIE, in the E-type region, n
The -GaAs layer 4 is etched using the n-AlGaAs layer 3 as an etching stopper, and at the same time, in the D-type region, the n-GaAs layer 6 is etched using the n-AlGaAs layer 5 as an etching stopper. N- of D area
The AlGaAs layer 5 is removed by etching with HF: H 2 O = 1: 20.
【００２７】第８工程（図３（Ｃ）参照）
スパッタリングによって、全面にＷＳｉ層２０を形成す
る。開口１８、１９の部分では、ＷＳｉ層２０はその底
に堆積し、フォトレジスト層１７が存在する部分では、
その上に堆積する。ＷＳｉの他に、Ａｌ、Ｔｉ／Ｐｔ／
Ａｕ等でもよい。Eighth step (see FIG. 3C) The WSi layer 20 is formed on the entire surface by sputtering. In the area of the openings 18, 19, the WSi layer 20 is deposited on the bottom thereof, and in the area where the photoresist layer 17 is present,
Deposit on it. In addition to WSi, Al, Ti / Pt /
Au or the like may be used.
【００２８】第９工程（図３（Ｄ）参照）
フォトレジスト層１７を除去する。この工程によって、
フォトレジスト層１７上に堆積していたＷＳｉ層２０
は、いわゆるリフトオフによって除去され、ショットキ
ゲート２１と２２が形成される。Ninth step (see FIG. 3D) The photoresist layer 17 is removed. By this process,
WSi layer 20 deposited on photoresist layer 17
Are removed by so-called lift-off, and Schottky gates 21 and 22 are formed.
【００２９】（第２実施例）図４（Ａ）〜（Ｅ）および
図５（Ａ）〜（Ｄ）は、本発明の第２実施例の製造工程
図である。これらの図において、３１はｉ−ＧａＡｓ
層、３２は二次元電子ガス，３３、３５、３７はｎ−Ａ
ｌＧａＡｓ層、３４、３６、３８はｎ−ＧａＡｓ層、３
９はＳｉＯ2 層、４０、４４、５０はフォトレジスト
層、４１は素子間分離領域、４２、４３、４５、５１、
５２は開口、４６、４８はソース電極、４７、４９はド
レイン電極、５３はＷＳｉ層、５４、５５はショットキ
ゲートである。(Second Embodiment) FIGS. 4A to 4E and FIGS. 5A to 5D are manufacturing process drawings of a second embodiment of the present invention. In these figures, 31 is i-GaAs
Layer, 32 is two-dimensional electron gas, 33, 35 and 37 are n-A
lGaAs layers, 34, 36 and 38 are n-GaAs layers and 3
9 is a SiO 2 layer, 40, 44 and 50 are photoresist layers, 41 is an element isolation region, 42, 43, 45 and 51,
52 is an opening, 46 and 48 are source electrodes, 47 and 49 are drain electrodes, 53 is a WSi layer, and 54 and 55 are Schottky gates.
【００３０】第１工程（図４（Ａ）参照）
ｉ−ＧａＡｓ層３１の上にｎ−ＡｌＧａＡｓ層３３、ｎ
−ＧａＡｓ層３４、ｎ−ＡｌＧａＡｓ層３５、ｎ−Ｇａ
Ａｓ層３６、ｎ−ＡｌＧａＡｓ層３７、ｎ−ＧａＡｓ層
３８を順次成長する。この図の左半分をＥ型トランジス
タを形成するＥ型領域、右半分をＤ型トランジスタを形
成するＤ型領域とする。なお、この図において、ｉ−Ｇ
ａＡｓ層１に二次元電子ガス（２ＤＥＧ）３２を模式的
に示している。また、ｉ−ＧａＡｓ層３１を支持する半
導体基板は図示されていない。First step (see FIG. 4A) The n-AlGaAs layers 33, n are formed on the i-GaAs layer 31.
-GaAs layer 34, n-AlGaAs layer 35, n-Ga
An As layer 36, an n-AlGaAs layer 37, and an n-GaAs layer 38 are sequentially grown. The left half of this figure is an E-type region for forming an E-type transistor, and the right half is a D-type region for forming a D-type transistor. In this figure, i-G
A two-dimensional electron gas (2DEG) 32 is schematically shown in the aAs layer 1. Further, the semiconductor substrate supporting the i-GaAs layer 31 is not shown.
【００３１】第２工程（図４（Ｂ）参照）
全面にＳｉＯ2 層３９を形成し、その上にフォトレジス
ト層４０を形成し、そのＥ型領域とＤ型領域の周囲を溝
状に除去する。Second step (see FIG. 4B) A SiO 2 layer 39 is formed on the entire surface, a photoresist layer 40 is formed on the SiO 2 layer 39, and the periphery of the E type region and the D type region is removed in a groove shape. To do.
【００３２】第３工程（図４（Ｃ）参照）
フォトレジスト層４０をマスクとしてＯ+ イオンを注入
して多結晶化した素子間分離領域４１を形成する。フォ
トレジスト層４０を除去した後、フォトリソグラフィー
技術を用いて、ＳｉＯ2 層３９のＥ型領域とＤ型領域に
開口４２と４３を形成する。Third Step (see FIG. 4C) O + ions are implanted using the photoresist layer 40 as a mask to form a polycrystallized element isolation region 41. After removing the photoresist layer 40, the openings 42 and 43 are formed in the E-type region and the D-type region of the SiO 2 layer 39 by using the photolithography technique.
【００３３】第４工程（図４（Ｄ）参照）
全面にフォトレジスト層４４を形成し、そのＳｉＯ2 層
３９のＤ型領域の開口４３を覆った状態で、Ｅ型領域の
開口４２に相当する箇所に大径の開口４５を形成する。
開口４５、４２を有するフォトレジスト層４４とＳｉＯ
2層３９をマスクとする第１のＲＩＥによって、Ｅ型領
域のゲート電極を形成する部分のｎ−ＧａＡｓ層３８を
除去する。このＲＩＥにおいては、反応ガスとして５Ｐ
ａ以下のＣＣｌ2 Ｆ2 を用いるため異方性エッチングと
なる。なお、後に述べるように、ＣＣｌ2 Ｆ2 の圧が１
０Ｐａを超えると非異方性エッチングとなる。本発明の
説明において用いる異方性エッチングは半導体活性層の
サイドエッチングが顕著でない場合、および、非異方性
エッチングは、半導体活性層のサイドエッチングが顕著
である場合を意味している。Fourth Step (See FIG. 4D) A photoresist layer 44 is formed on the entire surface and covers the opening 43 in the D-type region of the SiO 2 layer 39, which corresponds to the opening 42 in the E-type region. A large-diameter opening 45 is formed at the desired location.
Photoresist layer 44 with openings 45, 42 and SiO
The first RIE using the second layer 39 as a mask removes the n-GaAs layer 38 in the portion forming the gate electrode in the E-type region. In this RIE, the reaction gas is 5P
Since CCl 2 F 2 of a or less is used, anisotropic etching is performed. As described later, the pressure of CCl 2 F 2 is 1
If it exceeds 0 Pa, non-anisotropic etching is performed. The anisotropic etching used in the description of the present invention means that the side etching of the semiconductor active layer is not remarkable, and the non-anisotropic etching means that the side etching of the semiconductor active layer is remarkable.
【００３４】第５工程（図４（Ｅ）参照）
フォトレジスト層４４を除去し、フォトリソグラフィー
技術によって、Ｅ型領域とＤ型領域のソース電極とドレ
イン領域に相当するＳｉＯ2 層３９を選択的に除去し、
選択的に除去した部分に、リフトオフによって、ＡｕＧ
ｅ／Ａｕのソース電極４６、４８およびドレイン電極４
７、４９を形成する。Fifth Step (see FIG. 4E) The photoresist layer 44 is removed, and the SiO 2 layer 39 corresponding to the source electrode and the drain region of the E-type region and the D-type region is selectively formed by the photolithography technique. Removed to
By lift-off, the AuG is selectively removed.
e / Au source electrodes 46 and 48 and drain electrode 4
7 and 49 are formed.
【００３５】第６工程（図５（Ａ）参照）
全面にフォトレジスト層５０を形成し、Ｅ型領域とＤ型
領域のショットキゲートを形成する部分に開口５１、５
２を形成する。この開口は後のエッチング工程でソース
電極とゲート電極を保護し、ショットキゲートの引出し
電極を画定するためのものであるから高精度の加工を必
要としない。そして、この開口５１、５２とＳｉＯ2 層
３９の開口４２、４３を通してＲＩＥする。このＲＩＥ
は、１０Ｐａ以上の圧のＣＣｌ2 Ｆ2 を用いるため、Ｅ
型領域では、ｎ−ＧａＡｓ層３８がサイドエッチングさ
れ、ｎ−ＧａＡｓ層３６がｎ−ＡｌＧａＡｓ層３５をエ
ッチングストッパーとして等方的にエッチングされる。
また、Ｄ型領域では、ｎ−ＧａＡｓ層３８がｎ−ＡｌＧ
ａＡｓ層３７をエッチングストッパーとしてサイドエッ
チングされる。Sixth step (see FIG. 5A) A photoresist layer 50 is formed on the entire surface, and openings 51 and 5 are formed in the E-type region and the D-type region where Schottky gates are formed.
Form 2. Since this opening protects the source electrode and the gate electrode in the later etching step and defines the lead-out electrode of the Schottky gate, highly accurate processing is not required. Then, RIE is performed through the openings 51 and 52 and the openings 42 and 43 of the SiO 2 layer 39. This RIE
Since CCl 2 F 2 with a pressure of 10 Pa or more is used,
In the mold region, the n-GaAs layer 38 is side-etched and the n-GaAs layer 36 is isotropically etched using the n-AlGaAs layer 35 as an etching stopper.
In the D-type region, the n-GaAs layer 38 is n-AlG.
Side etching is performed using the aAs layer 37 as an etching stopper.
【００３６】第７工程（図５（Ｂ）参照）
第６工程においてエッチングストッパー層として機能し
たｎ−ＡｌＧａＡｓ層３７、３５を除去した後、５Ｐａ
以下の圧のＣＣｌ2 Ｆ2 を用いてエッチングする。この
ＲＩＥによって、Ｅ型領域では、ｎ−ＧａＡｓ層３４が
ｎ−ＡｌＧａＡｓ層３３をエッチングストッパー層とし
て異方性エッチングされ、Ｄ型領域では、ｎ−ＧａＡｓ
層３６がｎ−ＡｌＧａＡｓ層３５をエッチングストッパ
ーとして異方的にエッチングされて正確なショットキゲ
ート幅のｎ−ＡｌＧａＡｓ層３３とｎ−ＧａＡｓ層３４
が露出される。Seventh step (see FIG. 5B) After removing the n-AlGaAs layers 37 and 35 functioning as etching stopper layers in the sixth step, 5 Pa is applied.
Etch with CCl 2 F 2 at the following pressure. By this RIE, in the E type region, the n-GaAs layer 34 is anisotropically etched using the n-AlGaAs layer 33 as an etching stopper layer, and in the D type region, n-GaAs.
The layer 36 is anisotropically etched using the n-AlGaAs layer 35 as an etching stopper, and the n-AlGaAs layer 33 and the n-GaAs layer 34 having an accurate Schottky gate width are formed.
Is exposed.
【００３７】第８工程（図５（Ｃ）参照）
スパッタリングによって、全面にＷＳｉ層５３を形成す
る。開口５１、５２の部分では、ＷＳｉ層５３はその底
に堆積し、フォトレジスト層５０が存在する部分では、
その上に堆積する。ＷＳｉに代えて、Ａｌ、Ｔｉ／Ｐｔ
／Ａｕ等でもよい。Eighth step (see FIG. 5C) The WSi layer 53 is formed on the entire surface by sputtering. In the portions of the openings 51, 52, the WSi layer 53 is deposited on the bottom thereof, and in the portions where the photoresist layer 50 is present,
Deposit on it. Al, Ti / Pt instead of WSi
/ Au or the like may be used.
【００３８】第９工程（図５（Ｄ）参照）
フォトレジスト層５０を除去し、フォトレジスト層５０
上に堆積していたＷＳｉ層５３を、いわゆるリフトオフ
によって除去し、ショットキゲート５４と５５を形成す
る。本実施例によると、第１実施例による、フォトリソ
グラフィー技術の精度が向上することに基づく効果の他
に、少なくとも上層の半導体活性層の開口を非異方性エ
ッチングによって形成して大径にするため、この層の半
導体活性層とショットキゲートと接触が防がれ、ショッ
トキゲートの耐圧が向上する。上記の第１実施例および
第２実施例においては、ショットキゲート２１、２２、
５４、５５をリフトオフ法によって形成したが、蒸着法
によってＷＳｉ層を全面に形成し、ショットキゲートと
して必要な部分以外のＷＳｉ層（Ａｌ、Ｔｉ／Ｐｔ／Ａ
ｕ等）を選択的にエッチングして形成することも可能で
ある。また、第２実施例においては、最上と２番目の半
導体活性層を非異方性エッチングしてその開口を大径と
したが、最上の半導体活性層がノンドープあるいはライ
トドープされている場合、あるいは、この層に動作中に
空乏層が形成され導電性をもたない場合は、最上の半導
体活性層の開口だけを大径にしても、上記の同様な効果
を生じる。Ninth step (see FIG. 5D) The photoresist layer 50 is removed, and the photoresist layer 50 is removed.
The WSi layer 53 deposited above is removed by so-called lift-off to form Schottky gates 54 and 55. According to the present embodiment, in addition to the effect obtained by improving the accuracy of the photolithography technique according to the first embodiment, at least the opening of the upper semiconductor active layer is formed by non-anisotropic etching to have a large diameter. Therefore, contact between the semiconductor active layer of this layer and the Schottky gate is prevented, and the breakdown voltage of the Schottky gate is improved. In the first and second embodiments described above, the Schottky gates 21, 22,
Although 54 and 55 were formed by the lift-off method, the WSi layer was formed on the entire surface by the evaporation method, and the WSi layer (Al, Ti / Pt / A) other than the portion necessary for the Schottky gate was formed.
It is also possible to selectively form (u etc.). In addition, in the second embodiment, the uppermost and second semiconductor active layers are non-anisotropically etched to make the openings large in diameter. However, when the uppermost semiconductor active layer is non-doped or light-doped, or When a depletion layer is formed in this layer during operation and does not have conductivity, even if only the opening of the uppermost semiconductor active layer has a large diameter, the same effect as described above is produced.
【００３９】[0039]
【発明の効果】本発明によると、Ｅ／Ｄ型電界効果半導
体装置を製造する過程において、フォトリソグラフィー
技術を適用する表面が平坦になるため高い加工精度が確
保され、その結果、マスク合わせの余裕を大きくとる必
要がなくなり、ソース、ドレイン間の抵抗を低減するこ
とができ装置の高速動作が可能となる。また、半導体活
性層とエッチングストッパー層の積層体に形成するショ
ットキーゲート形成用の開口が大径になって、ショット
キーゲートと接触するのを防ぐことができ、ショットキ
ゲートの耐圧を向上させることが可能になる。According to the present invention, in the process of manufacturing the E / D type field effect semiconductor device, the surface to which the photolithography technique is applied becomes flat, so that high processing accuracy is secured, and as a result, the margin for mask alignment is obtained. It is not necessary to take a large value, the resistance between the source and the drain can be reduced, and the device can operate at high speed. In addition, it is possible to prevent the Schottky gate forming opening formed in the stacked body of the semiconductor active layer and the etching stopper layer from having a large diameter and coming into contact with the Schottky gate, thereby improving the breakdown voltage of the Schottky gate. Will be possible.
【図１】 本発明によって製造されたＥ／Ｄ型電界効果
半導体装置の一例の構成図である。FIG. 1 is a configuration diagram of an example of an E / D type field effect semiconductor device manufactured according to the present invention.
【図２】 本発明の第１実施例の製造工程図であり、
（Ａ）は第１工程、（Ｂ）は第２工程、（Ｃ）は第３工
程、（Ｄ）は第４工程、（Ｅ）は第５工程である。FIG. 2 is a manufacturing process diagram of the first embodiment of the present invention,
(A) is the first step, (B) is the second step, (C) is the third step, (D) is the fourth step, and (E) is the fifth step.
【図３】 本発明の第１実施例の製造工程図であり、
（Ａ）は第６工程、（Ｂ）は第７工程、（Ｃ）は第８工
程、（Ｄ）は第９工程である。FIG. 3 is a manufacturing process drawing of the first embodiment of the present invention,
(A) is a 6th process, (B) is a 7th process, (C) is an 8th process, (D) is a 9th process.
【図４】 本発明の第２実施例の製造工程図であり、
（Ａ）は第１工程、（Ｂ）は第２工程、（Ｃ）は第３工
程、（Ｄ）は第４工程、（Ｅ）は第５工程である。FIG. 4 is a manufacturing process diagram of the second embodiment of the present invention,
(A) is the first step, (B) is the second step, (C) is the third step, (D) is the fourth step, and (E) is the fifth step.
【図５】 本発明の第２実施例の製造工程図であり、
（Ａ）は第６工程、（Ｂ）は第７工程、（Ｃ）は第８工
程、（Ｄ）は第９工程である。FIG. 5 is a manufacturing process drawing of the second embodiment of the present invention,
(A) is a 6th process, (B) is a 7th process, (C) is an 8th process, (D) is a 9th process.
【図６】 従来のＥ／Ｄ型電界効果半導体装置の製造工
程図であり、（Ａ）は第１工程、（Ｂ）は第２工程、
（Ｃ）は第３工程、（Ｄ）は第４工程、（Ｅ）は第５工
程である。FIG. 6 is a manufacturing process diagram of a conventional E / D type field effect semiconductor device, in which (A) is a first process, (B) is a second process,
(C) is the third step, (D) is the fourth step, and (E) is the fifth step.
【図７】 従来のＥ／Ｄ型電界効果半導体装置の製造工
程図であり、（Ａ）は第６工程、（Ｂ）は第７工程、
（Ｃ）は第８工程、（Ｄ）は第９工程である。FIG. 7 is a manufacturing process diagram of a conventional E / D-type field effect semiconductor device, in which (A) is a sixth step, (B) is a seventh step,
(C) is an 8th process, (D) is a 9th process.
１ ｉ−ＧａＡｓ層 ２ ２次元電子ガス ３、５ ｎ−ＡｌＧａＡｓ層 ４、６ ｎ−ＧａＡｓ層 ７ ＳｉＯ2 層 ８、１７ フォトレジスト層 ９ 素子間分離領域 １０、１１、１２、１８、１９ 開口 １３、１５ ソース電極 １４、１６ ドレイン電極 ２０ ＷＳｉ層 ２１、２２ ショットキゲート1 i-GaAs layer 2 two-dimensional electron gas 3, 5 n-AlGaAs layer 4, 6 n-GaAs layer 7 SiO 2 layer 8, 17 photoresist layer 9 element isolation region 10, 11, 12, 18, 19 opening 13 , 15 source electrode 14, 16 drain electrode 20 WSi layers 21, 22 Schottky gate
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/04 7377−4Ｍ 27/095 7739−4Ｍ Ｈ０１Ｌ 29/80 Ｅ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H01L 29/04 7377-4M 27/095 7739-4M H01L 29/80 E
Claims (3)
グストッパー層を交互に成長する工程と、その上に、Ｅ
型領域とＤ型領域にショットキゲートを形成するための
開口を有する耐エッチングマスク層を形成する工程と、
Ｄ型領域のショットキゲートを形成するための開口を閉
じた状態で、耐エッチングマスク層のＥ型領域の開口を
通して最上の半導体活性層のＥ型領域のショットキゲー
トを形成する領域を、その下のエッチングストッパー層
をストッパーとしてエッチング除去する工程と、前工程
で用いたエッチングストッパー層を除去した後、上から
２番目の半導体活性層のＥ型領域のショットキゲートを
形成する領域と、最上の半導体活性層のＤ型領域のショ
ットキゲートを形成する領域を、それぞれの半導体活性
層の下のエッチングストッパー層をストッパーとしてエ
ッチング除去する工程と、このエッチングによって露出
した異なる深さの各半導体活性層にＥ型領域およびＤ型
領域のショットキゲートを形成する工程を含むことを特
徴とするＥ／Ｄ型電界効果半導体装置の製造方法。1. A step of alternately growing a semiconductor active layer and an etching stopper layer on a semiconductor substrate, and E on the step.
Forming an etching resistant mask layer having an opening for forming a Schottky gate in the mold region and the D-type region;
With the opening for forming the Schottky gate in the D-type region closed, the region where the Schottky gate in the E-type region of the uppermost semiconductor active layer is to be formed through the opening in the E-type region of the etching resistant mask layer. The step of etching and removing the etching stopper layer as a stopper, the step of removing the etching stopper layer used in the previous step, and the area where the Schottky gate of the E-type area of the second semiconductor active layer from the top is formed, and the uppermost semiconductor active layer. A step of etching away the region where the Schottky gate of the D-type region of the layer is formed by using the etching stopper layer under each semiconductor active layer as a stopper, and E-type etching on each semiconductor active layer of different depth exposed by this etching. E / D type including a step of forming a Schottky gate in a D-type region and a D-type region Method of manufacturing a field effect semiconductor device.
グストッパー層を交互に成長する工程と、その上に、Ｅ
型領域とＤ型領域にショットキゲートを形成するための
開口を有する耐エッチングマスク層を形成する工程と、
Ｄ型領域のショットキゲートを形成するための開口を閉
じた状態で、耐エッチングマスク層のＥ型領域の開口を
通して最上の半導体活性層のＥ型領域のショットキゲー
トを形成する領域を、その下のエッチングストッパー層
をストッパーとして異方性エッチングによって除去する
工程と、上から２番目の半導体活性層のＥ型領域のショ
ットキゲートを形成する領域と、最上の半導体活性層の
Ｄ型領域のショットキゲートを形成する領域を、それぞ
れの半導体活性層の下のエッチングストッパー層をスト
ッパーとして非異方性エッチングによって除去する工程
と、前工程で用いたエッチングストッパー層を除去した
後、上から３番目の半導体活性層のＥ型領域のショット
キゲートを形成する領域と、上から２番目の半導体活性
層のＤ型領域のショットキゲートを形成する領域を、そ
れぞれの半導体活性層の下のエッチングストッパー層を
ストッパーとして異方性エッチングによって除去する工
程と、露出した異なる深さの各半導体活性層上にＥ型領
域およびＤ型領域のショットキゲートを形成する工程を
含むことを特徴とするＥ／Ｄ型電界効果半導体装置の製
造方法。2. A step of alternately growing a semiconductor active layer and an etching stopper layer on a semiconductor substrate, and E on the step.
Forming an etching resistant mask layer having an opening for forming a Schottky gate in the mold region and the D-type region;
With the opening for forming the Schottky gate in the D-type region closed, the region where the Schottky gate in the E-type region of the uppermost semiconductor active layer is to be formed through the opening in the E-type region of the etching resistant mask layer. The step of removing the Schottky gate in the E-type region of the second semiconductor active layer from the top and the Schottky gate in the D-type region of the uppermost semiconductor active layer by the anisotropic etching using the etching stopper layer as a stopper are performed. The region to be formed is removed by non-anisotropic etching using the etching stopper layer under each semiconductor active layer as a stopper, and after removing the etching stopper layer used in the previous step, the third semiconductor active layer from the top. Of the E-type region of the first layer and the region of the D-type region of the second semiconductor active layer from the top. A step of removing the region for forming the gate gate by anisotropic etching using the etching stopper layer under each semiconductor active layer as a stopper, and an E-type region and a D-type region on each exposed semiconductor active layer of different depths. 2. A method of manufacturing an E / D type field effect semiconductor device, which comprises the step of forming the Schottky gate.
グストッパー層を交互に成長する工程と、その上に、Ｅ
型領域とＤ型領域にショットキゲートを形成するための
開口を有する耐エッチングマスク層を形成する工程と、
Ｄ型領域のショットキゲートを形成するための開口を閉
じた状態で、耐エッチングマスク層のＥ型領域の開口を
通して最上層の半導体活性層のＥ型領域のショットキゲ
ートを形成する領域を、その下のエッチングストッパー
層をストッパーとして非異方性エッチングによって除去
する工程と、上から２番目の半導体活性層のＥ型領域の
ショットキゲートを形成する領域と、最上の半導体活性
層のＤ型領域のショットキゲートを形成する領域を、そ
れぞれの半導体活性層の下のエッチングストッパー層を
ストッパーとして異方性エッチングによって除去する工
程と、前工程で用いたエッチングストッパー層を除去し
た後、上から３番目の半導体活性層のＥ型領域のショッ
トキゲートを形成する領域と、上から２番目の半導体活
性層のＤ型領域のショットキゲートを形成する領域を、
それぞれの半導体活性層の下のエッチングストッパー層
をストッパーとして異方性エッチングによって除去する
工程と、露出した異なる深さの各半導体活性層上にＥ型
領域およびＤ型領域のショットキゲートを形成する工程
を含むことを特徴とするＥ／Ｄ型電界効果半導体装置の
製造方法。3. A step of alternately growing a semiconductor active layer and an etching stopper layer on a semiconductor substrate, and E thereon.
Forming an etching resistant mask layer having an opening for forming a Schottky gate in the mold region and the D-type region;
With the opening for forming the Schottky gate in the D-type region closed, the region where the Schottky gate in the E-type region of the uppermost semiconductor active layer is to be formed through the opening in the E-type region of the etching resistant mask layer. Of the etching stopper layer as a stopper by non-anisotropic etching, a region forming a Schottky gate of the E-type region of the second semiconductor active layer from the top, and a Schottky region of the D-type region of the uppermost semiconductor active layer. The step of removing the region where the gate is to be formed by anisotropic etching using the etching stopper layer under each semiconductor active layer as a stopper, and the third semiconductor from the top after removing the etching stopper layer used in the previous step A region for forming a Schottky gate in the E-type region of the active layer and a region of the D-type region in the second semiconductor active layer from the top are formed. A region for forming the Yottokigeto,
A step of removing by anisotropic etching using the etching stopper layer under each semiconductor active layer as a stopper, and a step of forming Schottky gates of E type region and D type region on the exposed semiconductor active layers of different depths. A method for manufacturing an E / D type field effect semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012374A JP3044396B2 (en) | 1991-01-10 | 1991-01-10 | Method for manufacturing E / D type field effect semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012374A JP3044396B2 (en) | 1991-01-10 | 1991-01-10 | Method for manufacturing E / D type field effect semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513464A true JPH0513464A (en) | 1993-01-22 |
| JP3044396B2 JP3044396B2 (en) | 2000-05-22 |
Family
ID=11803495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3012374A Expired - Lifetime JP3044396B2 (en) | 1991-01-10 | 1991-01-10 | Method for manufacturing E / D type field effect semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3044396B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7087957B2 (en) | 2004-01-16 | 2006-08-08 | Eudyna Devices, Inc. | Semiconductor device and manufacturing method of the same |
| KR100697137B1 (en) * | 1998-12-28 | 2007-03-21 | 소니 가부시끼 가이샤 | Semiconductor device and fabrication method thereof |
| JP2012074722A (en) * | 2004-05-26 | 2012-04-12 | Raytheon Co | Field effect transistor |
-
1991
- 1991-01-10 JP JP3012374A patent/JP3044396B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100697137B1 (en) * | 1998-12-28 | 2007-03-21 | 소니 가부시끼 가이샤 | Semiconductor device and fabrication method thereof |
| US7087957B2 (en) | 2004-01-16 | 2006-08-08 | Eudyna Devices, Inc. | Semiconductor device and manufacturing method of the same |
| JP2012074722A (en) * | 2004-05-26 | 2012-04-12 | Raytheon Co | Field effect transistor |
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| Publication number | Publication date |
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| JP3044396B2 (en) | 2000-05-22 |
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