JPH05129848A - Offset voltage compensating circuit for differential amplifier - Google Patents
Offset voltage compensating circuit for differential amplifierInfo
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- JPH05129848A JPH05129848A JP3315521A JP31552191A JPH05129848A JP H05129848 A JPH05129848 A JP H05129848A JP 3315521 A JP3315521 A JP 3315521A JP 31552191 A JP31552191 A JP 31552191A JP H05129848 A JPH05129848 A JP H05129848A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は差動増幅器のオフセット
電圧補償回路に関し、特にオフセット補償時の差動増幅
器の出力電圧を任意に設定できるオフセット電圧補償回
路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an offset voltage compensating circuit for a differential amplifier, and more particularly to an offset voltage compensating circuit capable of arbitrarily setting the output voltage of the differential amplifier during offset compensation.
【０００２】[0002]
【従来の技術】差動増幅器のオフセット電圧をチップ上
で補償する回路として、入力段のオフセット電圧を補償
するもの（特開昭５６−５２９９３２号、特開平２−１
４２２１４号）、あるいは増幅器の出力電圧を非反転入
力端子に帰還してオフセット電圧をコンデンサに充電す
るもの（特開昭５８−１３５４６７号、特開昭６０−１
４２６１０号、特開昭６２−２６１２０５号）等が知ら
れている。2. Description of the Related Art As a circuit for compensating an offset voltage of a differential amplifier on a chip, a circuit for compensating an offset voltage of an input stage (Japanese Patent Laid-Open Nos. 56-529932 and 2-1).
42214) or a method in which an output voltage of an amplifier is fed back to a non-inverting input terminal to charge an offset voltage to a capacitor (Japanese Patent Laid-Open Nos. 58-135467 and 60-1).
No. 42610, JP-A No. 62-261205) and the like are known.
【０００３】[0003]
【発明が解決しようとする課題】ところで、差動増幅器
の後段には、種々の入力スレッショールド電圧を有する
回路が接続されるが、上記従来のオフセット電圧補償回
路では補償後の差動増幅器出力電圧の基準レベルを、後
段回路のスレッショールド電圧に合わせて任意に設定す
ることができず、回路設計の自由度が制約されるという
不具合があった。By the way, a circuit having various input threshold voltages is connected to the subsequent stage of the differential amplifier. In the conventional offset voltage compensating circuit described above, the differential amplifier output after compensation is provided. There is a problem in that the reference level of the voltage cannot be arbitrarily set according to the threshold voltage of the subsequent circuit, which limits the degree of freedom in circuit design.
【０００４】本発明はかかる課題を解決するもので、オ
フセット電圧補償後の出力電圧の基準レベルを後段回路
の入力スレッショールド電圧に合致せしめることが可能
な差動増幅器のオフセット電圧補償回路を提供すること
を目的とする。The present invention solves the above problem and provides an offset voltage compensating circuit for a differential amplifier capable of matching the reference level of the output voltage after the offset voltage compensation with the input threshold voltage of the latter stage circuit. The purpose is to do.
【０００５】[0005]
【課題を解決するための手段】本発明の構成を説明する
と、オフセット電圧補償回路は、差動増幅器１の反転入
力端子７１と非反転入力端子６１を同電圧となす短絡用
スイッチＳＷ1 と、差動増幅器１の出力電圧を変更でき
るノードに接続されたコンデンサＣ1 ，Ｃ2 と、該コン
デンサＣ1 ，Ｃ2 を充電源ないし放電源に接続する充放
電スイッチＳＷ3 〜ＳＷ6 と、上記差動増幅器１の出力
電圧Ｖout を所定の参照電圧Ｖref と比較するコンパレ
ータ４と、補償開始信号を受けて上記短絡用スイッチＳ
Ｗ1 を作動せしめるとともに、上記コンパレータ４の比
較信号Ｖcompに基づき差動増幅器出力電圧Ｖout を参照
電圧Ｖref と一致せしめるように上記充放電スイッチＳ
Ｗ3 〜ＳＷ6 を作動せしめ、一致信号を得た時点で上記
短絡用スイッチＳＷ1 および充放電スイッチＳＷ3 〜Ｓ
Ｗ6 の作動を解消するスイッチ制御回路５とを具備して
いる。To explain the structure of the present invention, an offset voltage compensating circuit includes a short-circuiting switch SW1 for making the inverting input terminal 71 and the non-inverting input terminal 61 of the differential amplifier 1 have the same voltage, The capacitors C1 and C2 connected to the node capable of changing the output voltage of the dynamic amplifier 1, the charge / discharge switches SW3 to SW6 connecting the capacitors C1 and C2 to the charging source or the discharge power source, and the output voltage of the differential amplifier 1. A comparator 4 for comparing Vout with a predetermined reference voltage Vref, and the short-circuit switch S for receiving a compensation start signal.
The charge / discharge switch S is operated so that W1 is activated and the differential amplifier output voltage Vout is matched with the reference voltage Vref based on the comparison signal Vcomp of the comparator 4.
When W3 to SW6 are operated and a coincidence signal is obtained, the short circuit switch SW1 and the charge / discharge switches SW3 to S
And a switch control circuit 5 for canceling the operation of W6.
【０００６】[0006]
【作用】上記補償回路において、補償開始信号を受ける
と短絡用スイッチＳＷ1 が作動せしめられて差動増幅器
１の反転および非反転入力端子７１，６１は同電圧とな
る。この時、差動増幅器１の出力電圧Ｖout にはオフセ
ット分のみが現れるが、この電圧Ｖout はコンパレータ
４で参照電圧Ｖref と比較され、この比較信号Ｖcompに
基づいて充放電スイッチＳＷ3 〜ＳＷ6 が作動せしめら
れて、増幅器出力電圧Ｖout が参照電圧Ｖref に一致せ
しめられる。上記参照電圧Ｖref を後段回路の入力スレ
ッショールド電圧に等しく設定しておけば、オフセット
電圧補償後の増幅器出力電圧Ｖout の基準レベルは後段
回路のスレッショールド電圧に一致せしめられる。In the compensation circuit, when the compensation start signal is received, the short-circuiting switch SW1 is actuated and the inverting and non-inverting input terminals 71 and 61 of the differential amplifier 1 have the same voltage. At this time, only the offset component appears in the output voltage Vout of the differential amplifier 1, but this voltage Vout is compared with the reference voltage Vref by the comparator 4, and the charge / discharge switches SW3 to SW6 are operated based on this comparison signal Vcomp. As a result, the amplifier output voltage Vout is made to match the reference voltage Vref. If the reference voltage Vref is set equal to the input threshold voltage of the subsequent circuit, the reference level of the amplifier output voltage Vout after the offset voltage compensation can be made to match the threshold voltage of the subsequent circuit.
【０００７】[0007]
【実施例１】図１には、本発明の実施例１における回路
図を示す。スイッチ制御回路５については図２に回路図
を示す。差動増幅器１は典型的な二段ＣＭＯＳコンパレ
ータ回路である。またスイッチＳＷ1 〜ＳＷ6 はＭＯＳ
スイッチである。入力Ｖ+ はスイッチング回路２を構成
するスイッチＳＷ2の一端に入力し、スイッチＳＷ2の他
端は差動増幅器１の非反転入力端子であるトランジスタ
６のゲート６１に接続してある。入力Ｖ- は、スイッチ
ＳＷ1 の一端と差動増幅器１の反転入力端子であるトラ
ンジスタ７のゲート７１に入力し、スイッチＳＷ1 の他
端はトランジスタ６のゲート６１に接続されている。差
動増幅器１は、電源ＶDDから定電流源１２を介してトラ
ンジスタ６、７のソースに接続し、トランジスタ６のド
レインは、トランジスタ８のドレインとトランジスタ
８、９のゲートに接続してある。First Embodiment FIG. 1 shows a circuit diagram in a first embodiment of the present invention. A circuit diagram of the switch control circuit 5 is shown in FIG. The differential amplifier 1 is a typical two-stage CMOS comparator circuit. The switches SW1 to SW6 are MOS
It is a switch. The input V + is input to one end of a switch SW2 constituting the switching circuit 2, and the other end of the switch SW2 is connected to the gate 61 of the transistor 6 which is the non-inverting input terminal of the differential amplifier 1. The input V- is input to one end of the switch SW1 and the gate 71 of the transistor 7 which is the inverting input terminal of the differential amplifier 1, and the other end of the switch SW1 is connected to the gate 61 of the transistor 6. The differential amplifier 1 is connected to the sources of the transistors 6 and 7 from a power supply VDD through a constant current source 12, and the drain of the transistor 6 is connected to the drain of the transistor 8 and the gates of the transistors 8 and 9.
【０００８】トランジスタ７のドレインは、トランジス
タ９のドレインとトランジスタ１４のゲートに接続して
ある。トランジスタ１４のドレインは定電流源１３に接
続され、その電圧は出力電圧Ｖout となっている。トラ
ンジスタ１４のソースは電源Ｖssに接続してある。出力
電圧Ｖout は、コンパレータ４の非反転入力端子に接続
してあり、コンパレータ４の反転入力端子は、参照電圧
Ｖref に接続してある。The drain of the transistor 7 is connected to the drain of the transistor 9 and the gate of the transistor 14. The drain of the transistor 14 is connected to the constant current source 13, and its voltage is the output voltage Vout. The source of the transistor 14 is connected to the power supply Vss. The output voltage Vout is connected to the non-inverting input terminal of the comparator 4, and the inverting input terminal of the comparator 4 is connected to the reference voltage Vref.
【０００９】コンパレータ４から出力される比較信号Ｖ
compはスイッチ制御回路５に入力している。オフセット
調整回路３のトランジスタ１０、１１は、各々差動増幅
器１のトランジスタ８、９のソースと電源Ｖssの間に直
列に接続してある。なお、トランジスタ１０、１１を各
々トランジスタ８、９に並列に接続することも可能であ
る。トランジスタ１０、１１の各々のゲートと電源Ｖss
間には、各々コンデンサＣ1 、Ｃ2 が接続してある。The comparison signal V output from the comparator 4
comp is input to the switch control circuit 5. The transistors 10 and 11 of the offset adjusting circuit 3 are connected in series between the sources of the transistors 8 and 9 of the differential amplifier 1 and the power supply Vss. It is also possible to connect the transistors 10 and 11 in parallel with the transistors 8 and 9, respectively. Gates of transistors 10 and 11 and power supply Vss
Capacitors C 1 and C 2 are connected between them.
【００１０】また定電圧源Ｖrst とトランジスタ１０、
１１のゲート間には、各々スイッチＳＷ3 、ＳＷ5 が接
続してあり、定電圧源Ｖsup とトランジスタ１０、１１
のゲート間には、抵抗１５を介して、各々スイッチＳＷ
4 、ＳＷ6 が接続してある。Ｖrst 端子に印加する電圧
は、トランジスタ１０、１１のスレッショールド電圧Ｖ
T より大きい電圧とし、Ｖsup 端子に印加する電圧は、
Ｖrst とは異なる電圧で、且つＶrst −Ｖsup 間の電位
差が、トランジスタ１０、１１のチャネルがＯＮとなる
領域をできるだけ広くカバーするように（例えばＶrst
＝ＶT ＋０．１〔Ｖ〕でＶsup ＝ＶDD、或いは、Ｖrst
＝ＶDDでＶsup ＝Ｖssなど）設定する。ただし、Ｖrst
とＶsup のどちらの電位が上になるかでスイッチＳＷ4
、ＳＷ6の動作が変わる。Further, the constant voltage source Vrst and the transistor 10,
Switches SW3 and SW5 are connected between the gates of 11 to connect the constant voltage source Vsup and the transistors 10 and 11, respectively.
Between the gates of the switch SW via the resistor 15
4 and SW6 are connected. The voltage applied to the Vrst terminal is the threshold voltage V of the transistors 10 and 11.
The voltage applied to the Vsup terminal is larger than T
It is a voltage different from Vrst, and the potential difference between Vrst and Vsup covers as much as possible the region where the channels of the transistors 10 and 11 are ON (for example, Vrst).
= VT +0.1 [V], Vsup = VDD or Vrst
= VDD and Vsup = Vss). However, Vrst
Switch SW4 depending on which of V and Vsup is higher
, SW6 operation changes.
【００１１】コンデンサＣ1 ，Ｃ2 の容量値と抵抗１５
の抵抗値は、これらコンデンサＣ1 ，Ｃ2 をＶrst から
Ｖsup まで充放電する時間が、コンパレータ４とスイッ
チ制御回路５の伝達遅延時間よりも十分大きくなるよう
に設定する。なお、抵抗１５は、抵抗の代わりに同程度
のＯＮ抵抗を有するトランジスタに置き換えることも可
能である。参照電圧Ｖref は、後段回路の入力スレッシ
ョールド電圧ＶTと同じ電圧（例えばＶT ＝ＶDD／２の
インバータが後段に接続されている場合には、Ｖref ＝
ＶDD／２）とする。The capacitance values of the capacitors C 1 and C 2 and the resistor 15
Is set so that the time for charging and discharging these capacitors C 1 and C 2 from Vrst to Vsup is sufficiently longer than the transmission delay time of the comparator 4 and the switch control circuit 5. It should be noted that the resistor 15 can be replaced with a transistor having an equivalent ON resistance instead of the resistor. The reference voltage Vref is the same voltage as the input threshold voltage VT of the subsequent circuit (for example, Vref = when an inverter having VT = VDD / 2 is connected to the subsequent stage).
VDD / 2).
【００１２】スイッチ制御回路５は、図２に示す如く、
Ｄ−フリップ・フロップ（以下Ｄ−ＦＦという）２１〜
２３、インバータ２４〜２６、ＮＯＲゲート２７から構
成される。図中のＣSW1 〜ＣSW6 はそれぞれスイッチＳ
Ｗ1 〜ＳＷ6 の開閉を制御する信号である。補償開始信
号たるリセット信号は、ＳＷ3 、ＳＷ5 を制御するとと
もに、インバータ２４に入力され、インバータ２４の出
力は、Ｄ−ＦＦ２１のリセット端子（ＲＢ）に入力する
とともに、Ｄ−ＦＦ２２、２３のクロック端子（Ｃ）に
入力する。The switch control circuit 5, as shown in FIG.
D-flip-flop (hereinafter referred to as D-FF) 21 to
23, inverters 24 to 26, and a NOR gate 27. CSW1 to CSW6 in the figure are switches S, respectively.
This signal controls the opening and closing of W1 to SW6. The reset signal, which is a compensation start signal, controls SW3 and SW5 and is input to the inverter 24. The output of the inverter 24 is input to the reset terminal (RB) of the D-FF 21 and the clock terminals of the D-FFs 22 and 23. Input in (C).
【００１３】比較信号Ｖcompは、インバータ２６とＤ−
ＦＦ２３のリセット端子に入力し、インバータ２６の出
力は、Ｄ−ＦＦ２２のリセット端子に入力する。Ｄ−Ｆ
Ｆ２１〜２３のデータ端子（Ｄ）は、電源ＶDDに接続し
てある。Ｄ−ＦＦ２１の出力端子（Ｑ）はＳＷ2 を制御
するとともにインバータ２５に入力し、インバータ25の
出力はＳＷ1 を制御する。Ｄ−ＦＦ２２、２３の出力
は、各々スイッチＳＷ6、ＳＷ4 を制御するとともに、
ＮＯＲゲート２７に入力し、ＮＯＲゲート２７の出力
は、Ｄ−ＦＦ２１のクロック端子に入力する。The comparison signal Vcomp is supplied to the inverter 26 and D-.
It is input to the reset terminal of the FF 23, and the output of the inverter 26 is input to the reset terminal of the D-FF 22. DF
The data terminals (D) of F21-23 are connected to the power supply VDD. The output terminal (Q) of the D-FF 21 controls SW2 and inputs it to the inverter 25, and the output of the inverter 25 controls SW1. The outputs of the D-FFs 22 and 23 control the switches SW6 and SW4, respectively, and
It is input to the NOR gate 27, and the output of the NOR gate 27 is input to the clock terminal of the D-FF 21.
【００１４】図３のタイムチャートにより上記補償回路
の作動の一例を示す。この例では、Ｖ+ ＞Ｖ- なる入力
に対して、時刻Ｔ0 では差動増幅器１にオフセット電圧
が存在するために出力Ｖout が０になっている場合を示
している。Ｖsup 及び、Ｖrst にはＶsup＞Ｖrst なる
電圧を印加している。An example of the operation of the compensating circuit is shown in the time chart of FIG. In this example, for an input of V +> V-, the output Vout is 0 due to the presence of an offset voltage in the differential amplifier 1 at time T 0 . A voltage of Vsup> Vrst is applied to Vsup and Vrst.
【００１５】参照電圧Ｖref はＶDD／２としてある。時
刻Ｔ0 においてコンデンサＣ1 、Ｃ2 は、各々、Ｖ1 、
Ｖ2 なる電圧に充電されており、またスイッチＳＷ2 以
外は開いており、差動増幅器１は比較器として動作して
いる。時刻Ｔ1で、リセット信号が「ＨＩ」になると、
スイッチＳＷ3 、5 が閉じて（ＣSW3 ，ＣSW5 ＝「Ｈ
Ｉ」）コンデンサＣ1 、Ｃ2 の充電電圧Ｖc1、Ｖc2は同
電位Ｖrst になる。同時にスイッチＳＷ2 は開き（ＣSW
2 ＝「ＬＯ」）、スイッチＳＷ1 は閉じて（ＣSW1 ＝
「ＨＩ」）、トランジスタ６、７のゲート電圧は同電位
Ｖ- になる。なお、オフセット補償動作中は入力Ｖ- は
変動しないものとする。The reference voltage Vref is set to VDD / 2. At time T 0 , the capacitors C 1 and C 2 have V 1 and
It is charged to a voltage of V 2 and is open except for the switch SW2, and the differential amplifier 1 operates as a comparator. When the reset signal becomes “HI” at time T 1 ,
The switches SW3, 5 are closed (CSW3, CSW5 = "H
I ") The charging voltages Vc 1 and Vc 2 of the capacitors C 1 and C 2 become the same potential Vrst. At the same time, switch SW2 opens (CSW
2 = "LO"), switch SW1 is closed (CSW1 =
"HI"), the gate voltages of the transistors 6 and 7 become the same potential V-. Note that the input V- does not change during the offset compensation operation.
【００１６】差動増幅器１のオフセット電圧が０であれ
ば出力Ｖout はＶDD／２になるが、オフセット電圧が存
在するために出力電圧Ｖoutは０のままで、比較信号Ｖc
ompは「ＬＯ」となっている。時刻Ｔ2 でリセット信号
が「ＬＯ」になるとスイッチＳＷ3 、ＳＷ5 は開く（Ｃ
SW3 、ＣSW5 ＝「ＬＯ」）。同時に、Ｄ−ＦＦ２２、２
３のクロック端子が「ＨＩ」になるが、この時点でＶco
mp＝「ＬＯ」であり、Ｄ−ＦＦ２３はリセット状態にあ
るためにＤ−ＦＦ２２の出力端子（Ｑ）のみ「ＨＩ」と
なり、スイッチＳＷ6 が閉じる（ＣSW6 ＝「ＨＩ」）。If the offset voltage of the differential amplifier 1 is 0, the output Vout becomes VDD / 2. However, since the offset voltage exists, the output voltage Vout remains 0 and the comparison signal Vc
omp is "LO". When the reset signal at time T 2, becomes "LO" switch SW3, SW5 open (C
SW3, CSW5 = "LO"). At the same time, D-FF22,2
The clock terminal of 3 becomes "HI", but at this point Vco
Since mp = “LO” and the D-FF 23 is in the reset state, only the output terminal (Q) of the D-FF 22 becomes “HI”, and the switch SW6 closes (CSW6 = “HI”).
【００１７】コンデンサＣ2 の充電電圧Ｖc2はＶrstか
らＶsup に向かって徐々に上昇する。オフセット電圧が
０に近づくと出力電圧Ｖout もＶDD／２に近づき、Ｖou
t がＶDD／２を越えると比較信号Ｖcompが「ＨＩ」に反
転し、Ｄ−ＦＦ２２がリセット状態となるため、スイッ
チＳＷ6 が開く（ＣSW6 ＝「ＬＯ」）。ＮＯＲゲート２
７の入力（Ｄ−ＦＦ２２、２３の出力端子）は両方とも
「ＬＯ」になるため上記ゲート２７の出力は「ＨＩ」に
なり、Ｄ−ＦＦ２１の出力端子は「ＨＩ」になってスイ
ッチＳＷ2 が閉じる（ＣSW2 ＝「ＨＩ」）。差動増幅器
１の出力電圧Ｖout は、オフセット電圧が補償されたこ
とにより、入力Ｖ+ ，Ｖ- の関係（Ｖ+＞Ｖ- ）に対応
した出力Ｖout ＝ＶDDとなる。The charging voltage Vc 2 of the capacitor C 2 gradually rises from Vrst to Vsup. When the offset voltage approaches 0, the output voltage Vout also approaches VDD / 2, and Vou
When t exceeds VDD / 2, the comparison signal Vcomp is inverted to "HI" and the D-FF 22 is reset, so that the switch SW6 is opened (CSW6 = "LO"). NOR gate 2
Since the inputs 7 (the output terminals of the D-FFs 22 and 23) are both "LO", the output of the gate 27 is "HI", the output terminal of the D-FF 21 is "HI", and the switch SW2 is Close (CSW2 = "HI"). The output voltage Vout of the differential amplifier 1 becomes the output Vout = VDD corresponding to the relationship (V +> V-) between the inputs V + and V- because the offset voltage is compensated.
【００１８】図１および図２に示した回路構成は、容易
にモノリシック化でき、外付け電子部品を用いることな
く自動的にオフセット電圧を補償することができる。ま
たコンパレータ４の参照電圧Ｖref を任意に変えること
ができるため、入力スレッショールド電圧ＶT の異なる
回路が後段に接続された場合でもＶref ＝ＶT とするこ
とでオフセット電圧補償が可能である。The circuit configurations shown in FIGS. 1 and 2 can be easily made monolithic, and the offset voltage can be automatically compensated without using external electronic components. Further, since the reference voltage Vref of the comparator 4 can be changed arbitrarily, offset voltage compensation can be performed by setting Vref = VT even when circuits having different input threshold voltages VT are connected in the subsequent stage.
【００１９】[0019]
【実施例２】参照電圧Ｖref を入力したコンパレータ４
を使用するのに代えて、図４に示す如きバッファ４´を
使用し、バッファ４´のスレッショールド電圧ＶT を参
照電圧とする簡易な構成を採用しても良い。このよう
に、コンパレータに代えて論理ゲートやスレッショール
ド値を有する他のスイッチング素子を使用することがで
きる。[Embodiment 2] Comparator 4 to which reference voltage Vref is input
Instead of using, the buffer 4'as shown in FIG. 4 may be used, and a simple configuration may be adopted in which the threshold voltage VT of the buffer 4'is used as a reference voltage. Thus, instead of the comparator, a logic gate or another switching element having a threshold value can be used.
【００２０】[0020]
【実施例３】本実施例では図５に示す如く、差動増幅器
１のトランジスタ７のドレインとトランジスタ１４のゲ
ートとの間にコンデンサＣ5 を接続し、コンデンサＣ5
の充電量でオフセット電圧を調整する。コンデンサＣ5
の両端にはスイッチＳＷ3 ´を接続し、トランジスタ１
４のゲートに抵抗１５´の一端を接続し、抵抗１５´の
他端とＶDD との間にはスイッチＳＷ4 ´が、ＶSSとの
間にはスイッチＳＷ6´が各々接続してある。スイッチ
ＳＷ3 ´，ＳＷ4 ´，ＳＷ6 ´は実施例１のスイッチＳ
Ｗ3 ，ＳＷ4 ，ＳＷ6 と同じ信号で制御され、抵抗１５
´の抵抗値とコンデンサＣ5 の容量値は実施例１の抵抗
１５とコンデンサＣ１，Ｃ２と同様に設定する。Embodiment 3 In this embodiment, as shown in FIG. 5, and a capacitor C 5 between the gate of the drain of the transistor 14 of the transistor 7 of the differential amplifier 1, capacitor C 5
Adjust the offset voltage with the charge amount of. Capacitor C 5
Connect switch SW3 'to both ends of
One end of a resistor 15 'is connected to the gate of the switch 4, a switch SW4' is connected between the other end of the resistor 15 'and VDD, and a switch SW6' is connected between VSS. The switches SW3 ', SW4', and SW6 'are the switches S of the first embodiment.
Controlled by the same signal as W3, SW4, and SW6,
The resistance value of ‘′ and the capacitance value of the capacitor C 5 are set similarly to the resistor 15 and the capacitors C1 and C2 of the first embodiment.
【００２１】スイッチング回路２、スイッチ制御回路
５、コンパレータ４は実施例１と同じであり、各スイッ
チＳＷ1 ，ＳＷ2 ，ＳＷ3 ´，ＳＷ4 ´，ＳＷ6 ´の動
作は実施例１と同じである。但し、コンデンサＣ5 の充
電量は、時刻Ｔ1 でスイッチＳＷ3 ´が閉じることによ
り０になり、時刻Ｔ2 以後はスイッチＳＷ4 ´、または
スイッチＳＷ6 ´のどちらかが閉じてＶDD、あるいはＶ
SSに向けて充電されることになる。The switching circuit 2, the switch control circuit 5, and the comparator 4 are the same as those in the first embodiment, and the operations of the switches SW1, SW2, SW3 ', SW4', and SW6 'are the same as those in the first embodiment. However, the charge amount of the capacitor C 5 becomes 0 by closing the switch SW 3 ′ at time T 1 , and after time T 2 , either the switch SW 4 ′ or the switch SW 6 ′ is closed to VDD or V.
It will be charged towards SS.
【００２２】このように、オフセット調整回路３は出力
電圧Ｖout を変更できる差動増幅器のいろいろなノード
に接続できる。As described above, the offset adjusting circuit 3 can be connected to various nodes of the differential amplifier capable of changing the output voltage Vout.
【００２３】[0023]
【実施例４】図６に示す本実施例では、差動増幅器１を
オペアンプとして使用する場合を示している。実施例１
（図１）と異なる点は、トランジスタ７のゲート７１に
スイッチＳＷ2aを介して出力電圧Ｖout が入力している
こと、コンパレータ４のＶref 端子がトランジスタ６の
ゲート６１に接続されていること、位相補償のためのコ
ンデンサＣ4 がスイッチＳＷ2bを介してトランジスタ１
４と出力端子の間に接続されていること、入力電圧保持
用のコンデンサＣ3 がトランジスタ６のゲ−ト６１に接
続されていることであり、これ以外の構成は図１と同じ
である。Fourth Embodiment In the present embodiment shown in FIG. 6, the differential amplifier 1 is used as an operational amplifier. Example 1
The difference from FIG. 1 is that the output voltage Vout is input to the gate 71 of the transistor 7 via the switch SW2a, the Vref terminal of the comparator 4 is connected to the gate 61 of the transistor 6, and the phase compensation is performed. Capacitor C 4 for the transistor 1 via switch SW2b
4 and the output terminal, the input voltage holding capacitor C 3 is connected to the gate 61 of the transistor 6, and the other configuration is the same as in FIG.
【００２４】スイッチＳＷ2a，ＳＷ2bは、スイッチＳＷ
2 と同じ信号で制御され、リセット信号が「ＨＩ」とな
るとスイッチＳＷ2 ，ＳＷ2a，ＳＷ2bが開き、帰還ルー
プと位相補償用コンデンサＣ4 が切り離される。コンデ
ンサＣ3 にはスイッチＳＷ2が開く直前のＶ+ 端子電圧
が保持され、同時にスイッチＳＷ1 が閉じるため、トラ
ンジスタ６，７のゲート６１，７１電圧とコンパレータ
４の反転入力端子電圧がＶ+ になることを除けば、実施
例１の時刻Ｔ1 の状態（図３参照）と同じであり、時刻
Ｔ1 以後の各スイッチの開閉動作も実施例１と同じにな
る。The switches SW2a and SW2b are switch SW
Are controlled by the same signal as 2, when the reset signal becomes "HI" switch SW2, SW2a, opens SW2b, the feedback loop and a phase compensation capacitor C 4 is disconnected. The capacitor C 3 is retained V + terminal voltage immediately before the switch SW2 is opened, at the same time since the switch SW1 is closed, the inverting input terminal voltage of the gate 61, 71 voltage comparator 4 of the transistor 6 becomes V + except, the same as the state at time T 1 of the first embodiment (see FIG. 3), opening and closing of the switches at time T 1 after also the same as in example 1.
【００２５】但し、比較信号Ｖcompが反転するのは出力
電圧ＶoutがＶ+ より大きくなった時であり、時刻Ｔ3
以後の出力電圧Ｖout はＶ+ に概ね等しい電圧となる。
この実施例で示したように、オフセット電圧を補償する
時の出力電圧Ｖout の目標値が変化する場合でもコンパ
レータ４の反転入力端子に目標値を入力することでオフ
セット補償が可能である。However, the comparison signal Vcomp is inverted when the output voltage Vout becomes larger than V +, and the time T 3
The output voltage Vout thereafter becomes a voltage approximately equal to V +.
As shown in this embodiment, even if the target value of the output voltage Vout when compensating for the offset voltage changes, the offset can be compensated by inputting the target value to the inverting input terminal of the comparator 4.
【００２６】[0026]
【発明の効果】以上の如く、本発明のオフセット電圧補
償回路によれば、オフセット電圧補償後の出力電圧の基
準レベルを任意に設定することができるから、回路設計
の自由度を上げることができる。As described above, according to the offset voltage compensating circuit of the present invention, the reference level of the output voltage after the offset voltage compensation can be arbitrarily set, so that the degree of freedom in circuit design can be increased. ..
【図１】実施例１を示すオフセット電圧補償回路の全体
回路図である。FIG. 1 is an overall circuit diagram of an offset voltage compensation circuit showing a first embodiment.
【図２】スイッチ制御回路の回路図である。FIG. 2 is a circuit diagram of a switch control circuit.
【図３】信号タイムチャートである。FIG. 3 is a signal time chart.
【図４】実施例２を示すオフセット電圧補償回路の全体
回路図である。FIG. 4 is an overall circuit diagram of an offset voltage compensation circuit showing a second embodiment.
【図５】実施例３を示すオフセット電圧補償回路の全体
回路図である。FIG. 5 is an overall circuit diagram of an offset voltage compensation circuit showing a third embodiment.
【図６】実施例４を示すオフセット電圧補償回路の全体
回路図である。FIG. 6 is an overall circuit diagram of an offset voltage compensation circuit showing a fourth embodiment.
１ 差動増幅器 ２ スイッチング回路 ３ オフセット調整回路 ４ コンパレータ ５ スイッチ制御回路 ６１ 非反転入力端子 ７１ 反転入力端子 Ｃ1 ，Ｃ2 ，Ｃ5 コンデンサ ＳＷ1 短絡用スイッチ ＳＷ3 ，ＳＷ4 ，ＳＷ5 ，ＳＷ6 ，ＳＷ3 ´，ＳＷ4
´，ＳＷ6 ´ 充放電スイッチ1 differential amplifier 2 switching circuit 3 offset adjusting circuit 4 comparator 5 switch control circuit 61 non-inverting input terminal 71 inverting input terminal C 1 , C 2 , C 5 capacitor SW1 short-circuiting switch SW3, SW4, SW5, SW6, SW3 ', SW4
´, SW6 ´ Charge / discharge switch
Claims (1)
端子を同電圧となす短絡用スイッチと、差動増幅器の出
力電圧を変更できるノードに接続されたコンデンサと、
該コンデンサを充電源ないし放電源に接続する充放電ス
イッチと、上記差動増幅器の出力電圧を所定の参照電圧
と比較するコンパレータと、補償開始信号を受けて上記
短絡用スイッチを作動せしめるとともに、上記コンパレ
ータの比較信号に基づき差動増幅器出力電圧を参照電圧
と一致せしめるように上記充放電スイッチを作動せし
め、一致信号を得た時点で上記短絡用スイッチおよび充
放電スイッチの作動を解消するスイッチ制御回路とを具
備する差動増幅器のオフセット電圧補償回路。1. A short-circuiting switch for setting the inverting input terminal and the non-inverting input terminal of a differential amplifier to the same voltage, and a capacitor connected to a node capable of changing the output voltage of the differential amplifier.
A charge / discharge switch for connecting the capacitor to a charge source or a discharge power source, a comparator for comparing the output voltage of the differential amplifier with a predetermined reference voltage, a compensation start signal for actuating the short-circuiting switch, and A switch control circuit that operates the charging / discharging switch so as to match the output voltage of the differential amplifier with the reference voltage based on the comparison signal of the comparator, and cancels the operations of the short-circuiting switch and the charging / discharging switch when the matching signal is obtained. An offset voltage compensation circuit for a differential amplifier, comprising:
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|---|---|---|---|
| JP3315521A JP2857949B2 (en) | 1991-11-01 | 1991-11-01 | Offset voltage compensation circuit for differential amplifier |
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