JP2857949B2 - Offset voltage compensation circuit for differential amplifier - Google Patents
Offset voltage compensation circuit for differential amplifierInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は差動増幅器のオフセット
電圧補償回路に関し、特にオフセット補償時の差動増幅
器の出力電圧を任意に設定できるオフセット電圧補償回
路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an offset voltage compensating circuit for a differential amplifier, and more particularly to an offset voltage compensating circuit which can arbitrarily set the output voltage of the differential amplifier during offset compensation.
【０００２】[0002]
【従来の技術】差動増幅器のオフセット電圧をチップ上
で補償する回路として、入力段のオフセット電圧を補償
するもの（特開昭５６−５２９９３２号、特開平２−１
４２２１４号）、あるいは増幅器の出力電圧を非反転入
力端子に帰還してオフセット電圧をコンデンサに充電す
るもの（特開昭５８−１３５４６７号、特開昭６０−１
４２６１０号、特開昭６２−２６１２０５号）等が知ら
れている。2. Description of the Related Art As a circuit for compensating an offset voltage of a differential amplifier on a chip, a circuit for compensating an offset voltage of an input stage (Japanese Patent Laid-Open No. 56-529932, Japanese Patent Laid-Open No. 2-1).
No. 42214), or an apparatus in which the output voltage of an amplifier is fed back to a non-inverting input terminal to charge an offset voltage to a capacitor (Japanese Patent Application Laid-Open Nos. 58-135467 and 60-1).
No. 42610, JP-A-62-261205) and the like.
【０００３】[0003]
【発明が解決しようとする課題】ところで、差動増幅器
の後段には、種々の入力スレッショールド電圧を有する
回路が接続されるが、上記従来のオフセット電圧補償回
路では補償後の差動増幅器出力電圧の基準レベルを、後
段回路のスレッショールド電圧に合わせて任意に設定す
ることができず、回路設計の自由度が制約されるという
不具合があった。By the way, circuits having various input threshold voltages are connected to the subsequent stage of the differential amplifier. However, in the conventional offset voltage compensating circuit, the output of the differential amplifier after the compensation is compensated. The reference level of the voltage cannot be set arbitrarily in accordance with the threshold voltage of the subsequent circuit, and the degree of freedom in circuit design is limited.
【０００４】本発明はかかる課題を解決するもので、オ
フセット電圧補償後の出力電圧の基準レベルを後段回路
の入力スレッショールド電圧に合致せしめることが可能
な差動増幅器のオフセット電圧補償回路を提供すること
を目的とする。The present invention has been made to solve the above problem, and provides an offset voltage compensating circuit of a differential amplifier capable of matching a reference level of an output voltage after offset voltage compensation with an input threshold voltage of a subsequent circuit. The purpose is to do.
【０００５】[0005]
【課題を解決するための手段】本発明の構成を説明する
と、請求項１記載の差動増幅器のオフセット電圧補償回
路は、差動増幅器の出力電圧（Ｖｏｕｔ）が入力されて
上記差動増幅器の反転入力端子（７１）に接続される第
１の入力線（Ｗ１）、および上記出力電圧と比較される
入力信号が外部から入力されて上記差動増幅器の非反転
入力端子（６１）に接続される第２の入力線（Ｗ２）
と、上記第１の入力線と上記第２の入力線とを短絡させ
て、上記差動増幅器の上記反転入力端子と上記非反転入
力端子とを同電位となす短絡用スイッチ（ＳＷ１）と、
上記差動増幅器の出力電圧を変更できるノードに接続さ
れたコンデンサ（１０，１１）と、該コンデンサを充電
源ないし放電源に接続する充放電スイッチ（ＳＷ３〜Ｓ
Ｗ６）と、上記差動増幅器の前記出力電圧（ｖｏｕｔ）
を参照電圧（Ｖ＋）と比較するコンパレータ（４）と、
補償開始信号を受けて上記短絡用スイッチを作動せしめ
るとともに、上記コンパレータの比較信号に基づき差動
増幅器の出力信号を参照電圧と一致せしめるように上記
充放電スイッチを作動せしめ、一致信号を得た時点で上
記短絡用スイッチおよび充放電スイッチの作動を解消す
るスイッチ制御回路（５）とを備え、上記スイッチ制御
回路は、補償開始信号入力直前に上記第２の入力線に入
力された上記入力信号を、上記補償開始信号入力後にお
いて一時的に保持した状態で、上記短絡用スイッチおよ
び上記充放電スイッチを作動させることを特徴としてい
る。 また、請求項２記載の差動増幅器のオフセット電圧
補償回路は、上記第２の入力線に接続されるコンデンサ
を含み、上記補償開始信号入力直前に上記第２の入力線
に入力された上記入力信号を、上記補償開始信号入力後
において一時的に保持する保持手段を備えることを特徴
としている。 To explain the structure of the present invention, an offset voltage compensating circuit for a differential amplifier according to claim 1 is described.
The path receives the output voltage (Vout) of the differential amplifier
A terminal connected to the inverting input terminal (71) of the differential amplifier
1 input line (W1), and is compared with the output voltage
The input signal is input from outside and the above differential amplifier is non-inverted.
Second input line (W2) connected to input terminal (61)
And short-circuits the first input line and the second input line.
And the inverting input terminal of the differential amplifier and the non-inverting input terminal.
A short-circuit switch (SW1) for making the same potential as the input terminal;
Connected to a node that can change the output voltage of the differential amplifier
Charged capacitors (10, 11) and the capacitors
Charge / discharge switch (SW3 to S
W6) and the output voltage (vout) of the differential amplifier
A comparator (4) that compares the reference voltage with a reference voltage (V +);
Activate the short-circuit switch in response to the compensation start signal.
And based on the comparison signal of the comparator
Make sure that the output signal of the amplifier matches the reference voltage.
Activate the charge / discharge switch, and when a match signal is obtained,
Cancel the operation of the short-circuit switch and charge / discharge switch
A switch control circuit (5).
The circuit enters the second input line immediately before the compensation start signal is input.
After inputting the input signal,
The switch for short-circuit and the
And operating the charge / discharge switch.
You. Further, the offset voltage of the differential amplifier according to claim 2
The compensation circuit is a capacitor connected to the second input line.
And the second input line immediately before the input of the compensation start signal.
After inputting the compensation start signal
Characterized in that it is provided with holding means for temporarily holding
And
【０００６】上記請求項１記載の差動増幅器のオフセッ
ト電圧補償回路において、補償開始信号を受けると短絡
用スイッチ（ＳＷ１）が作動せしめられて差動増幅器の
反転入力端子（７１）と上記非反転入力端子（６１）は
共に入力信号と同電位になる。この時、差動増幅器の出
力電圧（Ｖｏｕｔ）にはオフセット分のみが現れるが、
この出力電圧（Ｖｏｕｔ）はコンパレータ（４）で参照
電圧と比較され、この比較信号に基づき充放電スイッチ
（ＳＷ３〜ＳＷ６）が作動せしめられて、差動増幅器の
出力信号が参照電圧と一致せしめられる。 しかも差動増
幅器に入力される上記入力信号の変化に応じてオフセッ
ト電圧が変動しても、スイッチ制御回路は、補償開始信
号入力直前に第２の入力線を介して非反転入力端子に入
力された入力信号を、補償開始信号入力後において一時
的に保持した状態で、短絡用スイッチおよび充放電スイ
ッチを作動させるため、入力信号の長期的な変動に追随
して適正なオフセット電圧補償ができるだけでなく、短
期的な変動の影響が少ない安定した状態でオフセット電
圧補償ができる。 [0006] The offset of the differential amplifier according to claim 1
Short-circuit when receiving the compensation start signal
Switch (SW1) is activated and the differential amplifier
The inverting input terminal (71) and the non-inverting input terminal (61)
Both have the same potential as the input signal . At this time, the output of the differential amplifier
Only the offset appears in the force voltage (Vout),
This output voltage (Vout) is referenced by the comparator (4).
The charge and discharge switch is compared with the voltage and based on this comparison signal.
(SW3 to SW6) are activated and the differential amplifier
The output signal is made to match the reference voltage. Moreover, the differential increase
Offset according to the change of the input signal
Even if the reset voltage fluctuates, the switch control circuit
Input to the non-inverting input terminal via the second input line immediately before
The input signal is temporarily restored after the compensation start signal is input.
Switch and the charge / discharge switch
Switches to follow long-term fluctuations in the input signal
Not only can the proper offset voltage compensation and, short
Offset voltage in a stable state with little effect of periodic fluctuations.
Pressure compensation is possible.
【０００７】[0007]
【実施例１】図１には、本発明の実施例１における回路
図を示す。スイッチ制御回路５については図２に回路図
を示す。差動増幅器１は典型的な二段ＣＭＯＳコンパレ
ータ回路である。またスイッチＳＷ１〜ＳＷ６はＭＯＳ
スイッチである。差動増幅器１は信号たる入力Ｖ−，Ｖ
＋の入力用の１対の信号線Ｗ１，Ｗ２と接続され、信号
線Ｗ１，Ｗ２とスイッチング回路２とで以下の回路を形
成する。これら信号線Ｗ１，Ｗ２およびスイッチング回
路２について説明すると、入力Ｖ＋はスイッチング回路
２を構成するスイッチＳＷ２の一端に入力し、スイッチ
ＳＷ２の他端は差動増幅器１の非反転入力端子であるト
ランジスタ６のゲート６１に接続してある。入力Ｖ−
は、スイッチＳＷ１の一端と差動増幅器１の反転入力端
子であるトランジスタ７のゲート７１に入力し、スイッ
チＳＷ１の他端はトランジスタ６のゲート６１に接続さ
れている。また差動増幅器１は、電源ＶＤＤから定電流
源１２を介してトランジスタ６、７のソースに接続し、
トランジスタ６のドレインは、トランジスタ８のドレイ
ンとトランジスタ８、９のゲートに接続してある。Embodiment 1 FIG. 1 shows a circuit diagram in Embodiment 1 of the present invention. FIG. 2 shows a circuit diagram of the switch control circuit 5. The differential amplifier 1 is a typical two-stage CMOS comparator circuit. The switches SW1 to SW6 are MOS
Switch. The differential amplifier 1 has signals V- and V
+ Is connected to a pair of signal lines W1 and W2 for input
The following circuit is formed by the lines W1 and W2 and the switching circuit 2.
To achieve. These signal lines W1 and W2 and the switching circuit
Describing the path 2, the input V + is input to one end of a switch SW2 constituting the switching circuit 2, and the other end of the switch SW2 is connected to the gate 61 of the transistor 6, which is the non-inverting input terminal of the differential amplifier 1. . Input V-
Is input to one end of the switch SW1 and the gate 71 of the transistor 7 which is the inverting input terminal of the differential amplifier 1, and the other end of the switch SW1 is connected to the gate 61 of the transistor 6. The differential amplifier 1 is connected to the sources of the transistors 6 and 7 from the power supply VDD via the constant current source 12,
The drain of the transistor 6 is connected to the drain of the transistor 8 and the gates of the transistors 8 and 9.
【０００８】トランジスタ７のドレインは、トランジス
タ９のドレインとトランジスタ１４のゲートに接続して
ある。トランジスタ１４のドレインは定電流源１３に接
続され、その電圧は出力電圧Ｖout となっている。トラ
ンジスタ１４のソースは電源Ｖssに接続してある。出力
電圧Ｖout は、コンパレータ４の非反転入力端子に接続
してあり、コンパレータ４の反転入力端子は、参照電圧
Ｖref に接続してある。[0008] The drain of the transistor 7 is connected to the drain of the transistor 9 and the gate of the transistor 14. The drain of the transistor 14 is connected to the constant current source 13, and its voltage is the output voltage Vout. The source of the transistor 14 is connected to the power supply Vss. The output voltage Vout is connected to the non-inverting input terminal of the comparator 4, and the inverting input terminal of the comparator 4 is connected to the reference voltage Vref.
【０００９】コンパレータ４から出力される比較信号Ｖ
compはスイッチ制御回路５に入力している。オフセット
調整回路３のトランジスタ１０、１１は、各々差動増幅
器１のトランジスタ８、９のソースと電源Ｖssの間に直
列に接続してある。なお、トランジスタ１０、１１を各
々トランジスタ８、９に並列に接続することも可能であ
る。トランジスタ１０、１１の各々のゲートと電源Ｖss
間には、各々コンデンサＣ1 、Ｃ2 が接続してある。The comparison signal V output from the comparator 4
comp is input to the switch control circuit 5. The transistors 10 and 11 of the offset adjusting circuit 3 are connected in series between the sources of the transistors 8 and 9 of the differential amplifier 1 and the power supply Vss, respectively. Note that it is also possible to connect the transistors 10 and 11 in parallel with the transistors 8 and 9, respectively. The gate of each of the transistors 10 and 11 and the power supply Vss
Between them, capacitors C 1 and C 2 are connected, respectively.
【００１０】また定電圧源Ｖrst とトランジスタ１０、
１１のゲート間には、各々スイッチＳＷ3 、ＳＷ5 が接
続してあり、定電圧源Ｖsup とトランジスタ１０、１１
のゲート間には、抵抗１５を介して、各々スイッチＳＷ
4 、ＳＷ6 が接続してある。Ｖrst 端子に印加する電圧
は、トランジスタ１０、１１のスレッショールド電圧Ｖ
T より大きい電圧とし、Ｖsup 端子に印加する電圧は、
Ｖrst とは異なる電圧で、且つＶrst −Ｖsup 間の電位
差が、トランジスタ１０、１１のチャネルがＯＮとなる
領域をできるだけ広くカバーするように（例えばＶrst
＝ＶT ＋０．１〔Ｖ〕でＶsup ＝ＶDD、或いは、Ｖrst
＝ＶDDでＶsup ＝Ｖssなど）設定する。ただし、Ｖrst
とＶsup のどちらの電位が上になるかでスイッチＳＷ4
、ＳＷ6の動作が変わる。A constant voltage source Vrst and a transistor 10,
Switches SW3 and SW5 are connected between the gates of the transistors 11 and 11, respectively.
Between the gates of the switches SW
4, SW6 is connected. The voltage applied to the Vrst terminal is the threshold voltage V of the transistors 10 and 11.
Voltage greater than T, and the voltage applied to the Vsup terminal is
A voltage different from Vrst and a potential difference between Vrst-Vsup cover the region where the channels of the transistors 10 and 11 are turned on as widely as possible (for example, Vrst
= VT +0.1 [V] and Vsup = VDD or Vrst
= VDD and Vsup = Vss). However, Vrst
Switch SW4 depending on which potential of Vsup or
, SW6 change operation.
【００１１】コンデンサＣ1 ，Ｃ2 の容量値と抵抗１５
の抵抗値は、これらコンデンサＣ1 ，Ｃ2 をＶrst から
Ｖsup まで充放電する時間が、コンパレータ４とスイッ
チ制御回路５の伝達遅延時間よりも十分大きくなるよう
に設定する。なお、抵抗１５は、抵抗の代わりに同程度
のＯＮ抵抗を有するトランジスタに置き換えることも可
能である。参照電圧Ｖref は、後段回路の入力スレッシ
ョールド電圧ＶTと同じ電圧（例えばＶT ＝ＶDD／２の
インバータが後段に接続されている場合には、Ｖref ＝
ＶDD／２）とする。The capacitance values of the capacitors C 1 and C 2 and the resistance 15
Are set such that the time for charging and discharging the capacitors C 1 and C 2 from Vrst to Vsup is sufficiently longer than the transmission delay time of the comparator 4 and the switch control circuit 5. Note that the resistor 15 can be replaced with a transistor having the same level of ON resistance instead of the resistor. The reference voltage Vref is the same voltage as the input threshold voltage VT of the subsequent circuit (for example, when an inverter of VT = VDD / 2 is connected to the subsequent stage, Vref =
VDD / 2).
【００１２】スイッチ制御回路５は、図２に示す如く、
Ｄ−フリップ・フロップ（以下Ｄ−ＦＦという）２１〜
２３、インバータ２４〜２６、ＮＯＲゲート２７から構
成される。図中のＣSW1 〜ＣSW6 はそれぞれスイッチＳ
Ｗ1 〜ＳＷ6 の開閉を制御する信号である。補償開始信
号たるリセット信号は、ＳＷ3 、ＳＷ5 を制御するとと
もに、インバータ２４に入力され、インバータ２４の出
力は、Ｄ−ＦＦ２１のリセット端子（ＲＢ）に入力する
とともに、Ｄ−ＦＦ２２、２３のクロック端子（Ｃ）に
入力する。The switch control circuit 5, as shown in FIG.
D-flip-flops (hereinafter referred to as D-FFs) 21 to
23, inverters 24-26, and a NOR gate 27. CSW1 to CSW6 in FIG.
A signal for controlling the opening and closing of W1 to SW6. A reset signal as a compensation start signal controls SW3 and SW5 and is input to an inverter 24. An output of the inverter 24 is input to a reset terminal (RB) of the D-FF 21 and a clock terminal of the D-FFs 22 and 23. Input to (C).
【００１３】比較信号Ｖcompは、インバータ２６とＤ−
ＦＦ２３のリセット端子に入力し、インバータ２６の出
力は、Ｄ−ＦＦ２２のリセット端子に入力する。Ｄ−Ｆ
Ｆ２１〜２３のデータ端子（Ｄ）は、電源ＶDDに接続し
てある。Ｄ−ＦＦ２１の出力端子（Ｑ）はＳＷ2 を制御
するとともにインバータ２５に入力し、インバータ25の
出力はＳＷ1 を制御する。Ｄ−ＦＦ２２、２３の出力
は、各々スイッチＳＷ6、ＳＷ4 を制御するとともに、
ＮＯＲゲート２７に入力し、ＮＯＲゲート２７の出力
は、Ｄ−ＦＦ２１のクロック端子に入力する。The comparison signal Vcomp is supplied to the inverter 26 and D-
The signal is input to the reset terminal of the FF 23, and the output of the inverter 26 is input to the reset terminal of the D-FF 22. DF
The data terminals (D) of F21 to F23 are connected to the power supply VDD. The output terminal (Q) of the D-FF 21 controls SW2 and inputs it to the inverter 25, and the output of the inverter 25 controls SW1. The outputs of the D-FFs 22 and 23 control the switches SW6 and SW4 respectively,
The signal is input to the NOR gate 27, and the output of the NOR gate 27 is input to the clock terminal of the D-FF 21.
【００１４】図３のタイムチャートにより上記補償回路
の作動の一例を示す。この例では、Ｖ+ ＞Ｖ- なる入力
に対して、時刻Ｔ0 では差動増幅器１にオフセット電圧
が存在するために出力Ｖout が０になっている場合を示
している。Ｖsup 及び、Ｖrst にはＶsup＞Ｖrst なる
電圧を印加している。An example of the operation of the compensation circuit is shown in the time chart of FIG. In this example, with respect to V +> V- becomes input, shows a case where the output Vout to the offset voltage is present is set to 0 at time T 0 in the differential amplifier 1. A voltage of Vsup> Vrst is applied to Vsup and Vrst.
【００１５】参照電圧ＶｒｅｆはＶＤＤ／２としてあ
る。時刻Ｔ０においてコンデンサＣ１，Ｃ２は、各々、
Ｖ１，Ｖ２なる電圧に充電されており、またスイッチＳ
Ｗ２以外は開いており、差動増幅器１は比較器として動
作している。時刻Ｔ１で、リセット信号が「ＨＩ」にな
ると、スイッチＳＷ３、ＳＷ５が閉じて（ＣＳＷ３，Ｃ
ＳＷ５＝「ＨＩ」）コンデンサＣ１，Ｃ２の充電電圧Ｖ
ｃ１、Ｖｃ２は同電位Ｖｒｓｔになる。同時にスイッチ
ＳＷ２は開き（ＣＳＷ２＝「ＬＯ」）、入力Ｖ＋は遮断
される。スイッチＳＷ１は閉じて（ＣＳＷ１＝「Ｈ
Ｉ」）、トランジスタ６、７のゲート電圧は同電位Ｖ−
になる。なお、オフセット補償動作中は入力Ｖ−は変動
しないものとする。The reference voltage Vref is set to VDD / 2. At time T 0 , capacitors C 1 and C 2 respectively
V 1 and V 2 , and the switch S
Portions other than W2 are open, and the differential amplifier 1 operates as a comparator. At time T 1, when the reset signal becomes "HI", closes switch SW3, SW 5 (CSW3, C
SW5 = “HI”) Charge voltage V of capacitors C 1 and C 2
c1, V c2 is the same potential Vrst. At the same time, the switch SW2 is opened (CSW2 = “LO”), and the input V + is shut off.
Is done. The switch SW1 is closed (CSW1 = “H
I "), and the gate voltages of the transistors 6 and 7 are the same potential V-
become. Note that the input V- does not change during the offset compensation operation.
【００１６】差動増幅器１のオフセット電圧が０であれ
ば出力Ｖout はＶDD／２になるが、オフセット電圧が存
在するために出力電圧Ｖoutは０のままで、比較信号Ｖc
ompは「ＬＯ」となっている。時刻Ｔ2 でリセット信号
が「ＬＯ」になるとスイッチＳＷ3 、ＳＷ5 は開く（Ｃ
SW3 、ＣSW5 ＝「ＬＯ」）。同時に、Ｄ−ＦＦ２２、２
３のクロック端子が「ＨＩ」になるが、この時点でＶco
mp＝「ＬＯ」であり、Ｄ−ＦＦ２３はリセット状態にあ
るためにＤ−ＦＦ２２の出力端子（Ｑ）のみ「ＨＩ」と
なり、スイッチＳＷ6 が閉じる（ＣSW6 ＝「ＨＩ」）。If the offset voltage of the differential amplifier 1 is 0, the output Vout becomes VDD / 2, but the output voltage Vout remains 0 and the comparison signal Vc
omp is “LO”. When the reset signal at time T 2, becomes "LO" switch SW3, SW5 open (C
SW3, CSW5 = "LO"). At the same time, D-FF22, 2
3 becomes "HI", but at this point, Vco
Since mp = “LO” and the D-FF 23 is in the reset state, only the output terminal (Q) of the D-FF 22 becomes “HI”, and the switch SW6 closes (CSW6 = “HI”).
【００１７】コンデンサＣ2 の充電電圧Ｖc2はＶrstか
らＶsup に向かって徐々に上昇する。オフセット電圧が
０に近づくと出力電圧Ｖout もＶDD／２に近づき、Ｖou
t がＶDD／２を越えると比較信号Ｖcompが「ＨＩ」に反
転し、Ｄ−ＦＦ２２がリセット状態となるため、スイッ
チＳＷ6 が開く（ＣSW6 ＝「ＬＯ」）。ＮＯＲゲート２
７の入力（Ｄ−ＦＦ２２、２３の出力端子）は両方とも
「ＬＯ」になるため上記ゲート２７の出力は「ＨＩ」に
なり、Ｄ−ＦＦ２１の出力端子は「ＨＩ」になってスイ
ッチＳＷ2 が閉じる（ＣSW2 ＝「ＨＩ」）。差動増幅器
１の出力電圧Ｖout は、オフセット電圧が補償されたこ
とにより、入力Ｖ+ ，Ｖ- の関係（Ｖ+＞Ｖ- ）に対応
した出力Ｖout ＝ＶDDとなる。The charging voltage Vc 2 of the capacitor C 2 gradually increases from Vrst to Vsup. When the offset voltage approaches 0, the output voltage Vout also approaches VDD / 2 and Vou
When t exceeds VDD / 2, the comparison signal Vcomp is inverted to "HI" and the D-FF 22 is reset, so that the switch SW6 is opened (CSW6 = "LO"). NOR gate 2
7 (output terminals of the D-FFs 22 and 23) both become "LO", so that the output of the gate 27 becomes "HI", the output terminal of the D-FF 21 becomes "HI", and the switch SW2 is turned on. Close (CSW2 = "HI"). The output voltage Vout of the differential amplifier 1 becomes the output Vout = VDD corresponding to the relationship between the inputs V + and V- (V +> V-) because the offset voltage is compensated.
【００１８】図１および図２に示した回路構成は、容易
にモノリシック化でき、外付け電子部品を用いることな
く自動的にオフセット電圧を補償することができる。ま
たオフセット電圧補償時には差動増幅器１の両端子７
１，６１に入力Ｖ−が入力しているため、オフセット電
圧補償は入力Ｖ−の大きさに応じた適切なものとなる。
またコンパレータ４の参照電圧Ｖｒｅｆを任意に変える
ことができるため、入力スレッショールド電圧ＶＴの異
なる回路が後段に接続された場合でもＶｒｅｆ＝ＶＴと
することでオフセット電圧補償が可能である。The circuit configuration shown in FIGS. 1 and 2 can be easily made monolithic, and can automatically compensate for the offset voltage without using external electronic components. Ma
When the offset voltage is compensated, both terminals 7 of the differential amplifier 1 are
Since the input V− is input to 1, 61, the offset
The pressure compensation is appropriate according to the magnitude of the input V-.
Further, since the reference voltage Vref of the comparator 4 can be arbitrarily changed, offset voltage compensation can be performed by setting Vref = VT even when a circuit having a different input threshold voltage VT is connected to a subsequent stage.
【００１９】[0019]
【実施例２】参照電圧Ｖref を入力したコンパレータ４
を使用するのに代えて、図４に示す如きバッファ４´を
使用し、バッファ４´のスレッショールド電圧ＶT を参
照電圧とする簡易な構成を採用しても良い。このよう
に、コンパレータに代えて論理ゲートやスレッショール
ド値を有する他のスイッチング素子を使用することがで
きる。Embodiment 2 Comparator 4 to which reference voltage Vref is input
, A simple configuration using a buffer 4 'as shown in FIG. 4 and using the threshold voltage VT of the buffer 4' as a reference voltage may be adopted. Thus, a logic gate or another switching element having a threshold value can be used instead of the comparator.
【００２０】[0020]
【実施例３】本実施例では図５に示す如く、差動増幅器
１のトランジスタ７のドレインとトランジスタ１４のゲ
ートとの間にコンデンサＣ5 を接続し、コンデンサＣ5
の充電量でオフセット電圧を調整する。コンデンサＣ5
の両端にはスイッチＳＷ3 ´を接続し、トランジスタ１
４のゲートに抵抗１５´の一端を接続し、抵抗１５´の
他端とＶDD との間にはスイッチＳＷ4 ´が、ＶSSとの
間にはスイッチＳＷ6´が各々接続してある。スイッチ
ＳＷ3 ´，ＳＷ4 ´，ＳＷ6 ´は実施例１のスイッチＳ
Ｗ3 ，ＳＷ4 ，ＳＷ6 と同じ信号で制御され、抵抗１５
´の抵抗値とコンデンサＣ5 の容量値は実施例１の抵抗
１５とコンデンサＣ１，Ｃ２と同様に設定する。Embodiment 3 In this embodiment, as shown in FIG. 5, and a capacitor C 5 between the gate of the drain of the transistor 14 of the transistor 7 of the differential amplifier 1, capacitor C 5
Adjust the offset voltage with the charge amount. Capacitor C 5
A switch SW3 'is connected to both ends of the
One end of a resistor 15 'is connected to the gate of the switch 4, and a switch SW4' is connected between the other end of the resistor 15 'and VDD, and a switch SW6' is connected between the other end and VSS. The switches SW3 ', SW4', and SW6 'are the switches S of the first embodiment.
Controlled by the same signals as W3, SW4 and SW6,
Resistance and the capacitance value of the capacitor C 5 of the 'is set in the same manner as the resistor 15 and the capacitor C1, C2 of Example 1.
【００２１】スイッチング回路２、スイッチ制御回路
５、コンパレータ４は実施例１と同じであり、各スイッ
チＳＷ1 ，ＳＷ2 ，ＳＷ3 ´，ＳＷ4 ´，ＳＷ6 ´の動
作は実施例１と同じである。但し、コンデンサＣ5 の充
電量は、時刻Ｔ1 でスイッチＳＷ3 ´が閉じることによ
り０になり、時刻Ｔ2 以後はスイッチＳＷ4 ´、または
スイッチＳＷ6 ´のどちらかが閉じてＶDD、あるいはＶ
SSに向けて充電されることになる。The switching circuit 2, switch control circuit 5, and comparator 4 are the same as those in the first embodiment, and the operations of the switches SW1, SW2, SW3 ', SW4', and SW6 'are the same as those in the first embodiment. However, the charge amount of the capacitor C 5 is' to 0 by closing is time T 2, thereafter switch SW4 'switch SW3 at time T 1, or either of the switch SW6' is closed VDD or V,
It will be charged towards SS.
【００２２】このように、オフセット調整回路３は出力
電圧Ｖout を変更できる差動増幅器のいろいろなノード
に接続できる。As described above, the offset adjusting circuit 3 can be connected to various nodes of the differential amplifier that can change the output voltage Vout.
【００２３】[0023]
【実施例４】図６に示す本実施例では、差動増幅器１を
オペアンプとして使用する場合を示している。実施例１
（図１）と異なる点は、トランジスタ７のゲート７１に
スイッチＳＷ2aを介して出力電圧Ｖout が入力している
こと、コンパレータ４のＶref 端子がトランジスタ６の
ゲート６１に接続されていること、位相補償のためのコ
ンデンサＣ4 がスイッチＳＷ2bを介してトランジスタ１
４と出力端子の間に接続されていること、入力電圧保持
用のコンデンサＣ3 がトランジスタ６のゲ−ト６１に接
続されていることであり、これ以外の構成は図１と同じ
である。Embodiment 4 This embodiment shown in FIG. 6 shows a case where the differential amplifier 1 is used as an operational amplifier. Example 1
The difference from FIG. 1 is that the output voltage Vout is input to the gate 71 of the transistor 7 via the switch SW2a, the Vref terminal of the comparator 4 is connected to the gate 61 of the transistor 6, transistor 1 capacitor C 4 via a switch SW2b for
4 and being connected between the output terminal, the capacitor C 3 of the input voltage holding gate of the transistor 6 - is that connected to DOO 61, other configuration is the same as FIG.
【００２４】スイッチＳＷ2a，ＳＷ2bは、スイッチＳＷ
2 と同じ信号で制御され、リセット信号が「ＨＩ」とな
るとスイッチＳＷ2 ，ＳＷ2a，ＳＷ2bが開き、帰還ルー
プと位相補償用コンデンサＣ4 が切り離される。コンデ
ンサＣ3 にはスイッチＳＷ2が開く直前のＶ+ 端子電圧
が保持され、同時にスイッチＳＷ1 が閉じるため、トラ
ンジスタ６，７のゲート６１，７１電圧とコンパレータ
４の反転入力端子電圧がＶ+ になることを除けば、実施
例１の時刻Ｔ1 の状態（図３参照）と同じであり、時刻
Ｔ1 以後の各スイッチの開閉動作も実施例１と同じにな
る。The switches SW2a and SW2b are connected to the switch SW2.
Are controlled by the same signal as 2, when the reset signal becomes "HI" switch SW2, SW2a, opens SW2b, the feedback loop and a phase compensation capacitor C 4 is disconnected. The capacitor C 3 is retained V + terminal voltage immediately before the switch SW2 is opened, at the same time since the switch SW1 is closed, the inverting input terminal voltage of the gate 61, 71 voltage comparator 4 of the transistor 6 becomes V + except, the same as the state at time T 1 of the first embodiment (see FIG. 3), opening and closing of the switches at time T 1 after also the same as in example 1.
【００２５】但し、比較信号Ｖcompが反転するのは出力
電圧ＶoutがＶ+ より大きくなった時であり、時刻Ｔ3
以後の出力電圧Ｖout はＶ+ に概ね等しい電圧となる。
この実施例で示したように、オフセット電圧を補償する
時の出力電圧Ｖout の目標値が変化する場合でもコンパ
レータ４の反転入力端子に目標値を入力することでオフ
セット補償が可能である。However, the comparison signal Vcomp is inverted when the output voltage Vout becomes larger than V +, and at time T 3
Thereafter, the output voltage Vout becomes a voltage substantially equal to V +.
As shown in this embodiment, even when the target value of the output voltage Vout changes when the offset voltage is compensated, the offset compensation can be performed by inputting the target value to the inverting input terminal of the comparator 4.
【００２６】[0026]
【発明の効果】以上の如く、本発明のオフセット電圧補
償回路によれば、オフセット電圧補償後の出力電圧の基
準レベルを任意に設定することができるから、回路設計
の自由度を上げることができる。As described above, according to the offset voltage compensating circuit of the present invention, the reference level of the output voltage after offset voltage compensation can be arbitrarily set, so that the degree of freedom in circuit design can be increased. .
【図１】実施例１を示すオフセット電圧補償回路の全体
回路図である。FIG. 1 is an overall circuit diagram of an offset voltage compensation circuit according to a first embodiment.
【図２】スイッチ制御回路の回路図である。FIG. 2 is a circuit diagram of a switch control circuit.
【図３】信号タイムチャートである。FIG. 3 is a signal time chart.
【図４】実施例２を示すオフセット電圧補償回路の全体
回路図である。FIG. 4 is an overall circuit diagram of an offset voltage compensation circuit according to a second embodiment.
【図５】実施例３を示すオフセット電圧補償回路の全体
回路図である。FIG. 5 is an overall circuit diagram of an offset voltage compensation circuit according to a third embodiment.
【図６】実施例４を示すオフセット電圧補償回路の全体
回路図である。FIG. 6 is an overall circuit diagram of an offset voltage compensation circuit according to a fourth embodiment.
１ 差動増幅器 ２ スイッチング回路 ３ オフセット調整回路 ４ コンパレータ ５ スイッチ制御回路 ６１ 非反転入力端子 ７１ 反転入力端子 Ｃ１，Ｃ２，Ｃ５ コンデンサ ＳＷ１，ＳＷ２ 短絡用スイッチ ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６，ＳＷ３´，ＳＷ４
´，ＳＷ６´ 充放電スイッチＷ１，Ｗ２ 信号線 1 differential amplifier 2 switching circuit 3 offset adjusting circuit 4 comparator 5 switch control circuit 61 a non-inverting input terminal 71 an inverting input terminal C 1, C 2, C 5 capacitors SW1, SW2 shorting switch SW3, SW4, SW5, SW6, SW3 ', SW4
', SW6' charge / discharge switch W1, W2 signal line
Claims (2)
差動増幅器の反転入力端子に接続される第１の入力線、
および上記出力電圧と比較される入力信号が外部から入
力されて上記差動増幅器の非反転入力端子に接続される
第２の入力線と、 上記第１の入力線と上記第２の入力線とを短絡させて、
上記差動増幅器の上記反転入力端子と上記非反転入力端
子とを同電位となす短絡用スイッチと、 上記差動増幅器の出力電圧を変更できるノードに接続さ
れたコンデンサと、 該コンデンサを充電源ないし放電源に接続する充放電ス
イッチと、 上記差動増幅器の前記出力電圧を参照電圧と比較するコ
ンパレータと、 補償開始信号を受けて上記短絡用スイッチを作動せしめ
るとともに、上記コンパレータの比較信号に基づき差動
増幅器の出力信号を参照電圧と一致せしめるように上記
充放電スイッチを作動せしめ、一致信号を得た時点で上
記短絡用スイッチおよび充放電スイッチの作動を解消す
るスイッチ制御回路とを備え、上記スイッチ制御回路
は、補償開始信号入力直前に上記第２の入力線に入力さ
れた上記入力信号を、上記補償開始信号入力後において
一時的に保持した状態で、上記短絡用スイッチおよび上
記充放電スイッチを作動させることを特徴とする差動増
幅器のオフセット電圧補償回路。An output voltage of a differential amplifier is input and
A first input line connected to the inverting input terminal of the differential amplifier,
And the input signal to be compared with the output voltage
The second input line connected to the non-inverting input terminal of the differential amplifier and the first input line and the second input line are short-circuited ,
And the inverting input terminal of the differential amplifier and the non-inverting input terminal and the switch shorting the same potential and eggplant, a capacitor connected to a node that can change the output voltage of the differential amplifier, the charging source the capacitor or A charge / discharge switch connected to a discharge power source; a comparator for comparing the output voltage of the differential amplifier with a reference voltage; receiving the compensation start signal to activate the short-circuit switch; actuated the discharge switch as allowed to coincide with the reference voltage output signal of the dynamic amplifier, and a switch control circuit to eliminate the actuation of the switch and the charge and discharge switching the short circuit at the time to obtain a coincidence signal, the switch Control circuit
Is input to the second input line immediately before the input of the compensation start signal.
After inputting the compensation start signal,
Hold the switch for short-circuit and
An offset voltage compensating circuit for a differential amplifier, wherein the charge / discharge switch is operated .
サを含み、上記補償開始信号入力直前に上記第２の入力And the second input immediately before the input of the compensation start signal.
線に入力された上記入力信号を、上記補償開始信号入力The input signal input to the line to the compensation start signal input
後において一時的に保持する保持手段を備える請求項１2. A holding means for temporarily holding the sheet afterward.
記載の差動増幅器のオフセット電圧補償回路。An offset voltage compensating circuit for a differential amplifier as described in the above.
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| JPH05129848A JPH05129848A (en) | 1993-05-25 |
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