JPH05121503A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05121503A JPH05121503A JP27953391A JP27953391A JPH05121503A JP H05121503 A JPH05121503 A JP H05121503A JP 27953391 A JP27953391 A JP 27953391A JP 27953391 A JP27953391 A JP 27953391A JP H05121503 A JPH05121503 A JP H05121503A
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- JP
- Japan
- Prior art keywords
- integrated circuit
- circuit
- semiconductor integrated
- adjustment
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- Pending
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】実装前後での無調整化を実現するとともに、高
精度の補正を行ない、しかも大規模化しても占有面積を
小さく抑えることにある。 【構成】調整を要する増幅器５を備えたフィルター回路
ブロック１と、調整用データを保持するＰ−ＲＯＭ４
と、このＰ−ＲＯＭ４のデータをＤ／Ａ変換するＤ／Ａ
変換器３と、このＤ／Ａ変換器３のアナログ出力を電圧
／電流変換してフィルター回路ブロック１における増幅
器５の相互コンダクタンスＧｍを調整するＶ／Ｉ変換器
２とを有する。ウェハー検査又は組立後の選別工程時に
適切なデータをＰＲＯＭ４に書き込むことにより、高精
度の特性を得る。
精度の補正を行ない、しかも大規模化しても占有面積を
小さく抑えることにある。 【構成】調整を要する増幅器５を備えたフィルター回路
ブロック１と、調整用データを保持するＰ−ＲＯＭ４
と、このＰ−ＲＯＭ４のデータをＤ／Ａ変換するＤ／Ａ
変換器３と、このＤ／Ａ変換器３のアナログ出力を電圧
／電流変換してフィルター回路ブロック１における増幅
器５の相互コンダクタンスＧｍを調整するＶ／Ｉ変換器
２とを有する。ウェハー検査又は組立後の選別工程時に
適切なデータをＰＲＯＭ４に書き込むことにより、高精
度の特性を得る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に選別時に調整用のデータを内蔵Ｐ−ＲＯＭに書き込
んだ無調整化集積回路に関する。
特に選別時に調整用のデータを内蔵Ｐ−ＲＯＭに書き込
んだ無調整化集積回路に関する。
【０００２】
【従来の技術】一般に、集積回路の性能の高精度化に対
しては、製造時にザップによるトリミング又は製造後の
外付け部品による調整などが行われている。
しては、製造時にザップによるトリミング又は製造後の
外付け部品による調整などが行われている。
【０００３】図３は従来の一例を示す半導体集積回路で
ある。図３に示すように、この半導体集積回路としての
トリミング用抵抗ダイオードアレイ７は入力端子ＩＮお
よび出力端子ＯＵＴ間に直列接続される抵抗Ｒ１〜Ｒｎ
と、ツェナーザップ用のダイオードＤ１〜Ｄｎとを備
え、ツェナーザップ用トリミング端子８を各抵抗の接続
点に設けている。このトリミング用抵抗ダイオードアレ
イ７は集積回路の製造時に発生するばらつきを抵抗Ｒ１
〜Ｒｎに並列接続したツェナーザップ用ダイオードＤ１
〜Ｄｎによりトリミング（カソード・アノード間をショ
ート）して補正している。
ある。図３に示すように、この半導体集積回路としての
トリミング用抵抗ダイオードアレイ７は入力端子ＩＮお
よび出力端子ＯＵＴ間に直列接続される抵抗Ｒ１〜Ｒｎ
と、ツェナーザップ用のダイオードＤ１〜Ｄｎとを備
え、ツェナーザップ用トリミング端子８を各抵抗の接続
点に設けている。このトリミング用抵抗ダイオードアレ
イ７は集積回路の製造時に発生するばらつきを抵抗Ｒ１
〜Ｒｎに並列接続したツェナーザップ用ダイオードＤ１
〜Ｄｎによりトリミング（カソード・アノード間をショ
ート）して補正している。
【０００４】図４は図３に示す半導体集積回路を電流源
に用いた電圧電流変換回路図であり、図５は図３に示す
半導体集積回路を帰還抵抗に用いた帰還増幅回路図であ
る。
に用いた電圧電流変換回路図であり、図５は図３に示す
半導体集積回路を帰還抵抗に用いた帰還増幅回路図であ
る。
【０００５】図４に示すように、図３の抵抗トリミング
抵抗アレイ７をトランジスタＱ１〜Ｑ４からなる電圧電
流変換回路に用いると、電流補正を行なうことができ
る。また、図５に示すように、図３の抵抗トリミング回
路７を帰還増幅器９の帰還抵抗に用いると、増幅率を補
正することが出来る。
抵抗アレイ７をトランジスタＱ１〜Ｑ４からなる電圧電
流変換回路に用いると、電流補正を行なうことができ
る。また、図５に示すように、図３の抵抗トリミング回
路７を帰還増幅器９の帰還抵抗に用いると、増幅率を補
正することが出来る。
【０００６】図６は従来の他の例を説明するための外付
け可変抵抗により実装後に調整する半導体集積回路図で
ある。図６に示すように、かかる半導体集積回路１０は
調整を要するフィルター回路ブロック１や増幅器１１，
１２あるいはトランジスタＱ５等からなり、実装時に外
付け可変抵抗１３により調整するものである。この例も
ツェナーザップによる抵抗トリミングと同様の考え方
で、トリミングする抵抗を外付可変抵抗１３として特性
の補正を行う。特に、増幅器１２，トランジスタＱ５お
よびフィルター回路ブロック１からなるシステムは、フ
ィルター回路の遮断周波数ｆｃを調整するための構成例
である。このフィルター回路ブロック１の遮断周波数ｆ
ｃは、フィルター回路ブロック１の内部増幅器の相互コ
ンダクタンスＧｍとコンデンサＣで決まり、相互コンダ
クタンスＧｍは増幅器１２に流す電流ｉによって可変す
ることが出来る。この場合、集積回路製造工程時に発生
する素子特性のばらつきにより、フィルター回路の遮断
周波数ｆｃに誤差が生じた場合、実装後に外付可変抵抗
１３を用いて最適の値になるように電流ｉを調整し、特
性の補正を行うことが出来る。
け可変抵抗により実装後に調整する半導体集積回路図で
ある。図６に示すように、かかる半導体集積回路１０は
調整を要するフィルター回路ブロック１や増幅器１１，
１２あるいはトランジスタＱ５等からなり、実装時に外
付け可変抵抗１３により調整するものである。この例も
ツェナーザップによる抵抗トリミングと同様の考え方
で、トリミングする抵抗を外付可変抵抗１３として特性
の補正を行う。特に、増幅器１２，トランジスタＱ５お
よびフィルター回路ブロック１からなるシステムは、フ
ィルター回路の遮断周波数ｆｃを調整するための構成例
である。このフィルター回路ブロック１の遮断周波数ｆ
ｃは、フィルター回路ブロック１の内部増幅器の相互コ
ンダクタンスＧｍとコンデンサＣで決まり、相互コンダ
クタンスＧｍは増幅器１２に流す電流ｉによって可変す
ることが出来る。この場合、集積回路製造工程時に発生
する素子特性のばらつきにより、フィルター回路の遮断
周波数ｆｃに誤差が生じた場合、実装後に外付可変抵抗
１３を用いて最適の値になるように電流ｉを調整し、特
性の補正を行うことが出来る。
【０００７】
【発明が解決しようとする課題】上述した従来の調整手
段を用いた半導体集積回路は、ツェナーザップによる抵
抗トリミングを使用した場合、高精度の調整を行う時に
ザップのビット数を多くする必要があり、更にザップの
ための専用端子を最低でも「ビット数×調整箇所」分だ
け用意する必要がある。従って、この調整のトリミング
系のブロックの規模が大きくなり過ぎ、特に大規模集積
回路では実現性に乏しいという欠点がある。また、外付
可変抵抗を用いた調整の場合は、外付部品が増加し、実
装面積が増えるだけでなく、実装後に調整用の作業が必
要になるという欠点がある。
段を用いた半導体集積回路は、ツェナーザップによる抵
抗トリミングを使用した場合、高精度の調整を行う時に
ザップのビット数を多くする必要があり、更にザップの
ための専用端子を最低でも「ビット数×調整箇所」分だ
け用意する必要がある。従って、この調整のトリミング
系のブロックの規模が大きくなり過ぎ、特に大規模集積
回路では実現性に乏しいという欠点がある。また、外付
可変抵抗を用いた調整の場合は、外付部品が増加し、実
装面積が増えるだけでなく、実装後に調整用の作業が必
要になるという欠点がある。
【０００８】本発明の目的は、かかる実装前後での無調
整化を実現するとともに、高精度の補正を行ない、しか
も大規模化しても専有面積を小さく抑えることのできる
半導体集積回路を提供することにある。
整化を実現するとともに、高精度の補正を行ない、しか
も大規模化しても専有面積を小さく抑えることのできる
半導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、集積回路の拡散又は組立後に調整又は合せ込みを必
要とする回路ブロックと、前記調整又は合せ込みデータ
を保持するためのＰ−ＲＯＭと、前記Ｐ−ＲＯＭのデー
タをＤ／Ａ変換して前記回路ブロックに供給するＤ／Ａ
変換器とを有して構成される。
は、集積回路の拡散又は組立後に調整又は合せ込みを必
要とする回路ブロックと、前記調整又は合せ込みデータ
を保持するためのＰ−ＲＯＭと、前記Ｐ−ＲＯＭのデー
タをＤ／Ａ変換して前記回路ブロックに供給するＤ／Ａ
変換器とを有して構成される。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の一実施例を示す半導体集積
回路のブロック図である。図１に示すように、本実施例
はバイポーラ部とＭＯＳ部が混在する集積回路におい
て、バイポーラ部の回路で発生するばらつきをＭＯＳ部
に作り込んだＰ−ＲＯＭを用いいてキャンセルさせるも
のである。すなわち、Ｐ−ＲＯＭに対して製造後書き込
んだデータを基にＤ／Ａ変換した信号を用いてキャンセ
ルさせる。本実施例では高精度特性を実現するために調
整または合せ込みを必要とする増幅器５を備えたフィル
ター回路ブロック１と、この増幅器５を調整する電圧電
流変換回路２と、データ保持用のＰ−ＲＯＭ４と、この
Ｐ−ＲＯＭ４のデータをＤ／Ａ変換してＶ／Ｉ変換部２
へ供給するＤ／Ａ変換器３とを有している。また、ＩＮ
はフィルタ回路１の入力端子、ＯＵＴは出力端子であ
る。特に、本実施例はかかるフィルター回路ブロック１
の遮断周波数ｆｃを調整するための構成例である。
回路のブロック図である。図１に示すように、本実施例
はバイポーラ部とＭＯＳ部が混在する集積回路におい
て、バイポーラ部の回路で発生するばらつきをＭＯＳ部
に作り込んだＰ−ＲＯＭを用いいてキャンセルさせるも
のである。すなわち、Ｐ−ＲＯＭに対して製造後書き込
んだデータを基にＤ／Ａ変換した信号を用いてキャンセ
ルさせる。本実施例では高精度特性を実現するために調
整または合せ込みを必要とする増幅器５を備えたフィル
ター回路ブロック１と、この増幅器５を調整する電圧電
流変換回路２と、データ保持用のＰ−ＲＯＭ４と、この
Ｐ−ＲＯＭ４のデータをＤ／Ａ変換してＶ／Ｉ変換部２
へ供給するＤ／Ａ変換器３とを有している。また、ＩＮ
はフィルタ回路１の入力端子、ＯＵＴは出力端子であ
る。特に、本実施例はかかるフィルター回路ブロック１
の遮断周波数ｆｃを調整するための構成例である。
【００１２】かかるフィルター回路ブロック１の遮断周
波数ｆｃは増幅器５の相互コンダクタンスＧｍとコンデ
ンサ−Ｃの容量で決まり、しかもこの相互コンダクタン
スＧｍはＶ／Ｉ変換部２から増幅器５に流す電流ｉによ
って可変することが出来る。それ故、集積回路の製造工
程時に発生する素子特性のばらつきによりフィルター回
路ブロック１の遮断周波数ｆｃに誤差が生じても、ウェ
ハー時の検査または組立後の選別工程時に適当なデジタ
ル信号をＰ−ＲＯＭ４に書き込んでおくことにより、そ
のデータをＤ／Ａ変換器３によりＤ／Ａ変換し、更にＶ
／Ｉ変換部２で電圧電流変換すれば、適切な電流ｉを得
ることができる。
波数ｆｃは増幅器５の相互コンダクタンスＧｍとコンデ
ンサ−Ｃの容量で決まり、しかもこの相互コンダクタン
スＧｍはＶ／Ｉ変換部２から増幅器５に流す電流ｉによ
って可変することが出来る。それ故、集積回路の製造工
程時に発生する素子特性のばらつきによりフィルター回
路ブロック１の遮断周波数ｆｃに誤差が生じても、ウェ
ハー時の検査または組立後の選別工程時に適当なデジタ
ル信号をＰ−ＲＯＭ４に書き込んでおくことにより、そ
のデータをＤ／Ａ変換器３によりＤ／Ａ変換し、更にＶ
／Ｉ変換部２で電圧電流変換すれば、適切な電流ｉを得
ることができる。
【００１３】図２は本発明の他の実施例を示す半導体集
積回路のブロック図である。図２に示すように、本実施
例は調整を要する回路ブロック１が複数個あった場合の
例であり、この場合は回路ブロック１にそれぞれＤ／Ａ
変換器３を対応させ、しかもアドレスデコーダ６を追加
してＰ−ＲＯＭ４のアドレスを指定することにより、各
々の回路ブロック１の補正を行うものである。
積回路のブロック図である。図２に示すように、本実施
例は調整を要する回路ブロック１が複数個あった場合の
例であり、この場合は回路ブロック１にそれぞれＤ／Ａ
変換器３を対応させ、しかもアドレスデコーダ６を追加
してＰ−ＲＯＭ４のアドレスを指定することにより、各
々の回路ブロック１の補正を行うものである。
【００１４】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、集積回路の製造工程で発生するばらつきを補
正し、適切な特性となるようにウェハー検査を行った
り、組立選別する時に内蔵Ｐ−ＲＯＭに補正データを書
き込むことにより、実装時の無調整化を実現できるとい
う効果がある。また、本発明はザップをする場合のよう
に大規模集積回路になっても調整用の端子が多くなった
り、あるいは調整用のブロックが大規模になることはな
く、高精度の補正が出来るという効果があり、しかも実
装時に特殊な部品、例えば高精度の可変抵抗やマイコン
なども不要であるので、占有した面積を小さくできると
いう効果がある。
積回路は、集積回路の製造工程で発生するばらつきを補
正し、適切な特性となるようにウェハー検査を行った
り、組立選別する時に内蔵Ｐ−ＲＯＭに補正データを書
き込むことにより、実装時の無調整化を実現できるとい
う効果がある。また、本発明はザップをする場合のよう
に大規模集積回路になっても調整用の端子が多くなった
り、あるいは調整用のブロックが大規模になることはな
く、高精度の補正が出来るという効果があり、しかも実
装時に特殊な部品、例えば高精度の可変抵抗やマイコン
なども不要であるので、占有した面積を小さくできると
いう効果がある。
【図１】本発明の一実施例を示す半導体集積回路のブロ
ック図である。
ック図である。
【図２】本発明の他の実施例を示す半導体集積回路のブ
ロック図である。
ロック図である。
【図３】従来の一例を示す半導体集積回路図である。
【図４】図３に示す半導体集積回路を電流源に用いた電
圧電流変換回路図である。
圧電流変換回路図である。
【図５】図３に示す半導体集積回路を帰還抵抗に用いた
帰還増幅回路図である。
帰還増幅回路図である。
【図６】従来の他の例を説明するための外付け可変抵抗
により実装後に調整する半導体集積回路図である。
により実装後に調整する半導体集積回路図である。
１ フィルター回路ブロック ２ Ｖ／Ｉ変換部 ３ Ｄ／Ａ変換器 ４ Ｐ−ＲＯＭ ５ 増幅器 ６ アドレスデコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石関 芳明 神奈川県川崎市中原区小杉町一丁目403番 53日本電気アイシーマイコンシステム株式 会社内 (72)発明者 篠田 匡暢 神奈川県川崎市中原区小杉町一丁目403番 53日本電気アイシーマイコンシステム株式 会社内
Claims (2)
- 【請求項１】 集積回路の拡散又は組立後に調整又は合
せ込みを必要とする回路ブロックと、前記調整又は合せ
込みデータを保持するためのＰ−ＲＯＭと、前記Ｐ−Ｒ
ＯＭのデータをＤ／Ａ変換して前記回路ブロックに供給
するＤ／Ａ変換器とを有することを特徴とする半導体集
積回路。 - 【請求項２】 前記回路ブロックが複数個あるとき、ア
ドレスデコーダを用いて前記Ｐ−ＲＯＭのアドレス指定
を行うことにより、前記回路ブロックの各々を補正する
ことを特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27953391A JPH05121503A (ja) | 1991-10-25 | 1991-10-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27953391A JPH05121503A (ja) | 1991-10-25 | 1991-10-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121503A true JPH05121503A (ja) | 1993-05-18 |
Family
ID=17612335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27953391A Pending JPH05121503A (ja) | 1991-10-25 | 1991-10-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121503A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388510B2 (en) | 2000-07-21 | 2002-05-14 | Matsushita Electric Industrial Co., Ltd. | Transconductance-capacitance filter system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171315A (ja) * | 1986-01-16 | 1987-07-28 | タンデム コンピユ−タ−ズ インコ−ポレ−テツド | 遅延調整回路 |
| JPH03101159A (ja) * | 1989-09-13 | 1991-04-25 | Fujitsu Ltd | 半導体集積回路 |
-
1991
- 1991-10-25 JP JP27953391A patent/JPH05121503A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171315A (ja) * | 1986-01-16 | 1987-07-28 | タンデム コンピユ−タ−ズ インコ−ポレ−テツド | 遅延調整回路 |
| JPH03101159A (ja) * | 1989-09-13 | 1991-04-25 | Fujitsu Ltd | 半導体集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388510B2 (en) | 2000-07-21 | 2002-05-14 | Matsushita Electric Industrial Co., Ltd. | Transconductance-capacitance filter system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981215 |