JPH05120254A

JPH05120254A - 信号処理装置

Info

Publication number: JPH05120254A
Application number: JP4094134A
Authority: JP
Inventors: Takashi Kitaguchi; 貴史北口; Hirotoshi Eguchi; 裕俊江口; Toshiyuki Furuta; 俊之古田; Shuji Motomura; 修二本村; Osamu Takehira; 竹平　　修; Takashi Yano; 隆志矢野
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1991-04-15
Filing date: 1992-04-14
Publication date: 1993-05-18

Abstract

(57)【要約】【目的】デジタル方式の自己学習機能付きのニューラ
ルネットワークにおいて、各信号処理手段間を結ぶ結線
数を減少させる。【構成】結合係数可変回路とこの結合係数可変回路の
可変結合係数値を教師信号に対する誤差信号に基づいて
生成する結合係数生成回路とを有する自己学習回路を付
設したデジタル論理回路による神経細胞模倣素子よりな
る信号処理手段２０を設け、その入力側に信号処理手段
２０への入力信号１０４と信号処理手段２０からの出力
誤差信号１０５，１０６とを切換える第１の信号切換え
手段９９を設け、その出力側に信号処理手段２０からの
出力信号１０３と信号処理手段２０への入力誤差信号１
０７，１０８とを切換える第２の信号切換え手段１００
とを設け、網状に接続してネットワーク構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばロボットの位置
制御、エアコンの温度制御、ロケットの軌道制御等のよ
うな各種運動の制御に適用可能な、神経細胞を模倣した
ニューラルコンピュータ等の信号処理装置に関する。

【０００２】

【従来の技術】生体の情報処理の基本的な単位である神
経細胞（ニューロン）の機能を模倣し、さらに、この
「神経細胞模倣素子」をネットワークにし、情報の並列
処理を目指したのが、いわゆるニューラルネットワーク
である。文字認識や連想記憶、運動制御等、生体ではい
とも簡単に行われていても、従来のノイマン型コンピュ
ータではなかなか達成しないものが多い。生体の神経
系、特に生体特有の機能、即ち並列処理、自己学習等を
ニューラルネットワークにより模倣して、これらの問題
を解決しようとする試みが盛んに行われている。

【０００３】まず、従来のニューラルネットワークのモ
デルについて説明する。図５３はある１つの神経細胞ユ
ニットＡを表す図であり、図５４はこれをネットワーク
にしたものである。Ａ₁，Ａ₂，Ａ₃ は各々神経細胞ユニ
ットを表す。１つの神経細胞ユニットは多数の他の神経
細胞ユニットと結合し信号を受け、それを処理して出力
を出す。図５４の場合、ネットワークは階層型であり、
神経細胞ユニットＡ₂は１つ前（左側）の層の神経細胞
ユニットＡ₁ より信号を受け、１つ後（右側）の層の神
経細胞ユニットＡ₃ へ出力する。

【０００４】より詳細に説明する。まず、図５３の神経
細胞ユニットＡにおいて、他の神経細胞ユニットと自分
のユニットとの結合の度合いを表すのが結合係数と呼ば
れるもので、ｉ番目の神経細胞ユニットとｊ番目の神経
細胞ユニットの結合係数を一般にＴ_ijで表す。今、自分
の神経細胞ユニットがｊ番目のユニットであるとし、ｉ
番目の神経細胞ユニットの出力をｙ_i とするとこれに結
合係数Ｔ_ijを掛けたＴ_ijｙ_i が、自分のユニットへの入
力となる。前述したように、１つの神経細胞ユニットは
多数の神経細胞ユニットと結合しているので、それらの
ユニットに対するＴ_ijｙ_i を足し合わせた結果なるΣＴ
_ijｙ_i が、ネットワーク内における自分の神経細胞ユニ
ットへの入力となる。これを内部電位といい、ｕ_j で表
す。

【０００５】

【数１】

【０００６】次に、この入力に対して非線形な処理をす
ることで、その神経細胞ユニットの出力とする。この時
に用いる関数を神経細胞応答関数と呼び、非線形関数と
して、(２)式及び図５５に示すようなシグモイド関数を
用いる。

【０００７】

【数２】

【０００８】このような神経細胞ユニットを図５４に示
すようにネットワークに構成した時には、各結合係数Ｔ
_ijを与え、(１)(２)式を次々と計算することにより、情
報の並列処理が可能となり、最終的な出力が得られるも
のである。

【０００９】このようなネットワークを電気回路により
実現したものの一例として、図５６に示すようなものが
ある。これは、特開昭６２−２９５１８８号公報中に示
されるもので、基本的には、Ｓ字形伝達関数を有する複
数の増幅器１と、各増幅器１の出力を他の層の増幅器の
入力に一点鎖線で示すように接続する抵抗性フィードバ
ック回路網２とが設けられている。各増幅器１の入力側
には接地されたコンデンサと接地された抵抗とによるＣ
Ｒ時定数回路３が個別に接続されている。そして、入力
電流Ｉ₁，Ｉ₂，〜，Ｉ_nが各増幅器１の入力に供給さ
れ、出力はこれらの増幅器１の出力電圧の集合から得ら
れる。

【００１０】ここに、ネットワークへの入力や出力の信
号強度を電圧で表し、神経細胞ユニット間の結合の強さ
は、各細胞間の入出力ラインを結ぶ抵抗４（抵抗性フィ
ードバック回路網２中の格子点）の抵抗値で表され、神
経細胞応答関数は各増幅器１の伝達関数で表される。即
ち、図５６において複数の増幅器１は反転出力及び非反
転出力を有し、かつ、各増幅器１の入力には入力電流供
給手段なるＣＲ時定数回路３を有しており、予め選定さ
れた第１の値、又は予め選定された第２の値である抵抗
４（Ｔ_ij）で増幅器３の各々の出力を入力に接続するフ
ィードバック回路網２とされている。抵抗４はｉ番目の
増幅器出力とｊ番目の増幅器入力との間の相互コンダク
タンスを表し、回路網が平衡する複数の極小値を作るよ
うに選定され、複数の極小値を持ったエネルギー関数を
最小にするようにしている。また、神経細胞間の結合に
は、興奮性と抑制性とがあり数学的には結合係数の正負
符号により表されるが、回路上の定数で正負を実現する
のは困難であるので、ここでは、増幅器１の出力を２つ
に分け、一方の出力を反転させることにより、正負の２
つの信号を生成し、これを適当に選択することにより実
現するようにしている。また、図５５に示したシグモイ
ド関数に相当するものとしては増幅器が用いられてい
る。

【００１１】しかしながら、このようなアナログ回路方
式には、次のような問題点がある。信号の強度を電位や電流などのアナログ値で表し、
内部の演算もアナログ的に行わせる場合、温度特性や電
源投入直後のドリフト等により、その値が変化する。ネットワークであるので、素子の数も多く必要とす
るが、各々の特性を揃えることは困難である。１つの素子の精度や安定性が問題となったとき、そ
れをネットワークにしたとき、新たな問題を生ずる可能
性があり、ネットワーク全体で見たときの動きが予想で
きない。結合係数Ｔ_ijが固定であり、予めシミュレーション
などの他の方法で学習させた値を使うしかなく、自己学
習ができない。

【００１２】一方、デジタル回路でニューラルネットを
実現したものの例を図５７ないし図５９を参照して説明
する。図５７は単一の神経細胞の回路構成を示し、各シ
ナプス回路６を樹状突起回路７を介して細胞体回路８に
接続してなる。図５８はその内のシナプス回路６の構成
例を示し、係数回路９を介して入力パルスｆに倍率ａ
（フィードバック信号に掛ける倍率で１又は２）を掛け
た値が入力されるレートマルチプライヤ１０を設けてな
り、レートマルチプライヤ１０には重み付けの値ｗを記
憶したシナプス荷重レジスタ１１が接続されている。ま
た、図５９は細胞体回路８の構成例を示し、制御回路１
２、アップ／ダウンカウンタ１３、レートマルチプライ
ヤ１４及びゲート１５を順に接続してなり、さらに、ア
ップ／ダウンメモリ１６が設けられている。

【００１３】これは、神経細胞ユニットの入出力をパル
ス列で表し、そのパルス密度で信号の量を表している。
結合係数は２進数で表し、メモリ１６上に保存してお
く。入力信号をレートマルチプライヤ１４のクロックへ
入力し、結合係数をレート値へ入力することによって、
入力信号のパルス密度をレート値に応じて減らしてい
る。これは、バックプロパゲーションモデルの式のＴ_ij
ｙ_i の部分に相当する。次に、ΣＴ_ijｙ_i のΣの部分
は、樹状突起回路７によって示されるＯＲ回路で実現し
ている。結合には興奮性、抑制性があるので、予めグル
ープ分けしておき、各々のグループ別にＯＲをとる。こ
の２つの出力をカウンタ１３のアップ側、ダウン側に入
力しカウントすることで出力が得られる。この出力は２
進数であるので、再びレートマルチプライヤ１４を用い
て、パルス密度に変換する。このユニットをネットワー
クにすることによって、ニューラルネットワークが実現
できる。学習については、最終出力を外部のコンピュー
タに入力して、コンピュータ内部で数値計算を行い、そ
の結果を結合係数のメモリ１６に書込むことにより実現
している。従って、自己学習機能は全くない。また、回
路構成もパルス密度の信号をカウンタを用いて一旦数値
（２進数）に変換し、その後、再びパルス密度に変換し
ており、複雑なものになっている。

【００１４】

【発明が解決しようとする課題】このように従来技術に
よる場合、アナログ回路方式では動作に確実性がなく、
数値計算による学習方法も計算が複雑であり、ハードウ
エア化に適さず、動作が確実なデジタル方式のものは回
路構成が複雑である。また、ハードウエア上で自己学習
ができないという欠点もある。

【００１５】このような欠点を解消するため、デジタル
方式の自己学習機能付きニューロンモデルが特願平２−
４１２４４８号、特願平３−２９３４２号として本出願
人により提案されている。しかしながら、提案例に示さ
れるようなニューロンを単純に結線してネットワーク構
成すると膨大な配線量となってしまい、実用上、大きな
問題となる。つまり、ニューロン間の配線量を減らし得
る構成が要望される。

【００１６】また、ニューロン素子をチップ化すること
を考えた場合、１チップに１つのニューロンだけを搭載
するよりも多数のニューロンを集積させるほうが大規模
なネットワークを構築しやすいが、多数のニューロンを
集積化させようとしてもその内部のニューロン同士の配
線の仕方がネットワーク構造を制約するものとなってし
まう。特に、学習機能に着目してみると、誤差信号を結
合係数と演算処理してから出力しなければならず、通常
の出力信号の出力に比して処理時間もかかるものであ
る。

【００１７】

【課題を解決するための手段】結合係数可変回路とこの
結合係数可変回路の可変結合係数値を教師信号に対する
誤差信号に基づいて生成する結合係数生成回路とを有す
る自己学習回路を付設したデジタル論理回路による神経
細胞模倣素子よりなる信号処理手段を設け、請求項１記
載の発明では、この信号処理手段の入力側に信号処理手
段への入力信号と信号処理手段からの出力誤差信号とを
切換える信号切換え手段を設け、請求項２記載の発明で
は、この信号処理手段の出力側に信号処理手段からの出
力信号と信号処理手段への入力誤差信号とを切換える信
号切換え手段を設け、請求項３記載の発明では、これら
の信号切換え手段を入出力側に有する複数の信号処理手
段を網状に接続した。

【００１８】さらに、請求項４記載の発明では、正負２
種類の誤差信号を時分割出力する誤差信号出力手段をこ
の信号処理手段に設け、請求項５記載の発明では、時分
割入力される正負２種類の誤差信号を並列信号に変換す
る誤差信号入力手段をこの信号処理手段に設け、請求項
６記載の発明では、これらの誤差信号出力手段と誤差信
号入力手段とを有する複数の信号処理手段を網状に接続
した。さらに、請求項７記載の発明では、請求項４記載
の発明に請求項１記載の発明を組合せ、請求項８記載の
発明では、請求項５記載の発明に請求項２記載の発明を
組合せ、請求項９記載の発明では、請求項６記載の発明
に請求項３記載の発明を組合せて構成した。

【００１９】また、請求項１０記載の発明では、メモリ
を有して出力信号及び正負２種類の誤差信号の各々を時
分割出力する信号出力手段と、メモリと論理和回路とを
有して時分割入力される信号の論理和を演算する信号入
力手段とを各信号処理手段に設け、全ての信号処理手段
間又は一部の信号処理手段間を共通なバスにより結合
し、バスに対する入出力信号用結線と正負２種類の誤差
信号用結線との内の少なくとも２本を時分割により共用
させた。

【００２０】請求項１１記載の発明では、前段の信号処
理手段に対する結合係数値と後段の信号処理手段に対す
る結合係数値とを保持したメモリを有する２つの前記結
合係数可変回路を各信号処理手段に設け、メモリを有し
て出力信号及び正負２種類の誤差信号の各々を時分割出
力する信号出力手段を信号処理手段に設けた。

【００２１】請求項１２記載の発明では、請求項１０記
載の発明に加え、前段の信号処理手段に対する結合係数
値と後段の信号処理手段に対する結合係数値とを保持し
たメモリを有する２つの前記結合係数可変回路を各信号
処理手段に設けた。

【００２２】一方、請求項１３記載の発明では、メモリ
を有して出力信号及び正負２種類の誤差信号の各々を時
分割出力する信号出力手段と、メモリと論理和回路とを
有して時分割入力される信号の論理和を演算する信号入
力手段とを各信号処理手段に設け、全ての信号処理手段
間又は一部の信号処理手段間を共通なバスにより結合し
た。請求項１４記載の発明では、請求項１３記載の発明
に加えて、前段の信号処理手段に対する結合係数値と後
段の信号処理手段に対する結合係数値とを保持したメモ
リを有する２つの前記結合係数可変回路を各信号処理手
段に設けた。

【００２３】さらに、請求項１５記載の発明では、メモ
リと論理和回路とを有して時分割入力される信号の論理
和を演算する信号入力手段を信号処理手段に設け、請求
項１６記載の発明では、メモリを有して出力信号及び正
負２種類の誤差信号の各々を時分割出力する信号出力手
段を信号処理手段に設けた。請求項１７，１８記載の発
明では、これらの請求項１５，１６記載の発明に加え、
前段の信号処理手段に対する結合係数値と後段の信号処
理手段に対する結合係数値とを保持したメモリを有する
２つの前記結合係数可変回路を各信号処理手段に設け
た。

【００２４】また、請求項１９記載の発明では、誤差信
号と前記結合係数との論理演算により得られた誤差信号
を出力する誤差信号出力手段を設けるとともに、信号処
理手段へ入力させる複数の信号処理手段からの誤差信号
をワイヤードＯＲさせた誤差信号入力手段を設け、請求
項２０記載の発明では、誤差信号出力手段を誤差信号を
記憶する記憶手段と記憶された誤差信号の伝達を制御す
る伝達制御手段とを有するものとし、また、請求項２１
記載の発明では、入力信号入力手段を入力信号を記憶す
る記憶手段と記憶された入力信号の伝達を制御する伝達
制御手段とを有するものとし、さらに、請求項２２記載
の発明では、複数の信号処理手段を網状に接続した。

【００２５】

【作用】請求項１ないし３記載の発明によれば、入力信
号や出力信号を扱うフォワードプロセスと、出力誤差信
号や入力誤差信号を扱う学習プロセスとで、信号切換え
手段によりシリアルな切換えを行うことにより、神経細
胞模倣素子間の結線を共用することができるため、プロ
セス別の結線を要せず、必要とする結線数を減らすこと
が可能となる。

【００２６】同様に、請求項４ないし９記載の発明によ
れば、正負２種類の誤差信号を扱う学習プロセスにおい
て、誤差信号を時分割で出力し、又は、並列信号に逆変
換させて入力させることにより、別の結線とすることな
く、１本の結線で誤差信号を共用でき、さらに、入力信
号や出力信号を扱うフォワードプロセスを考慮すると、
学習プロセスとで、信号切換え手段によりシリアルな切
換えを行うことにより、神経細胞模倣素子間の１本の結
線を共用することができるため、プロセス別の結線を要
せず、必要とする結線数を減らすことが可能となる。

【００２７】請求項１０ないし１２記載の発明によれ
ば、共通なバスを通して互いに結合させることで、結線
数の少ないネットワークを構成できる上に、入出力用結
線と正負２種類の誤差信号用結線とで少なくとも２本を
共用させることにより、一層、結線数の少ないものとな
る。特に、請求項１１，１２記載の発明のように、各信
号処理手段が前段の信号処理手段に対する結合係数値と
後段の信号処理手段に対する結合係数値とを保持したメ
モリを有する２つの結合係数可変回路を有するので、学
習プロセスにおいて、出力前に誤差信号と結合係数値と
を演算する必要がなく、誤差信号を出力する信号処理手
段とその誤差信号を入力する信号処理手段との関係を１
対複数とすることができ、学習プロセスの処理時間を短
縮させつつ、共通バスを通しての誤差信号の出力が可能
で必要な結線数を減らすことができる。

【００２８】このように請求項１ないし１２記載の発明
によれば、信号処理手段間の結線を共用化することによ
り、結線数を減らしたネットワークの構築が可能とな
る。

【００２９】また、請求項１３又は１４記載の発明によ
れば、メモリを有して出力信号及び正負２種類の誤差信
号の各々を時分割出力する信号出力手段を信号処理手段
に設けて、各信号処理手段の入出力を時分割で行わせる
ことにより、各信号処理手段間をバスで結合させること
ができ、各信号処理手段間に要する結線数を減らすこと
ができ、よって、共通なバスを通して互いに結合させる
ことで、結線数の少ないネットワークを構成できる。こ
のように請求項１３又は１４記載の発明によれば、共通
の結線を設置して、その結線を共用することで、交線の
ない状態で結線数を減らしたネットワークの構築が可能
となる。

【００３０】一方、請求項１５又は１６記載の発明によ
れば、メモリと論理和回路とを有して時分割入力される
信号の論理和を演算する信号入力手段を信号処理手段に
設け、又は、メモリを有して出力信号及び正負２種類の
誤差信号の各々を時分割出力する信号出力手段を信号処
理手段に設けて、各信号処理手段の入出力を時分割で行
わせることにより、各信号処理手段間をバスで結合させ
ることができ、各信号処理手段間に要する結線数を減ら
すことができる。特に、請求項１７，１８記載の発明の
ように、各信号処理手段が前段の信号処理手段に対する
結合係数値と後段の信号処理手段に対する結合係数値と
を保持したメモリを有する２つの結合係数可変回路を有
するので、学習プロセスにおいて、出力前に誤差信号と
結合係数値とを演算する必要がなく、誤差信号を出力す
る信号処理手段とその誤差信号を入力する信号処理手段
との関係を１対複数とすることができ、学習プロセスの
処理時間を短縮させつつ、共通バスを通しての誤差信号
の出力が可能で必要な結線数を減らすことができる。結
局、これらの請求項１５ないし１８記載の発明によれ
ば、一部の手段、例えば論理和を演算する信号処理手段
を共用化することにより、結線数を減らしたネットワー
クの構築が可能となる。

【００３１】さらに、請求項１９ないし２２記載の発明
によれば、自己学習機能を含めて神経細胞網の機能をハ
ードウエア上で並列的に行わせることができ、自己学習
機能が発揮され、従来のコンピュータシミュレーション
のシリアル処理による計算に比べ処理速度が著しく向上
する。この時、デジタル回路構成により動作は確実なも
のとなる。特に、信号処理手段間の誤差信号の授受につ
いて、誤差信号と結合係数との論理演算した結果なる誤
差信号を伝達させるようにしたので、２つの信号処理手
段間に必要な信号線としては誤差信号用が２本となるた
め、入出力信号用を含めて最低限の３本に抑えることが
でき、ネットワークを構成する上での各信号処理手段間
に必要な信号線の本数が減り、簡素で使いやすいものと
なる。加えて、複数の信号処理手段からの誤差信号をワ
イヤードＯＲさせた誤差信号入力手段を通して入力させ
ることにより、誤差信号入力用の信号線は逆伝播される
信号処理手段の個数に関係なく正負用の２本で済むもの
となる。また、誤差信号出力手段において記憶手段とと
もに伝達制御手段を設けることにより、１つの信号処理
手段から複数の信号処理手段に対して誤差信号を出力す
るために、信号線を時分割で共用でき、必要な信号線の
本数が減る。入力信号入力手段においても記憶手段とと
もに伝達制御手段を設けることにより、３種類の信号を
２本の信号線の切換えにより共用でき、必要な信号線の
本数が大幅に減るものとなる。

【００３２】

【実施例】請求項１ないし３記載の発明の一実施例を図
１ないし図３９に基づいて説明する。ここに、本実施例
の要旨の説明に先立ち、既提案による自己学習機能を持
つデジタル論理回路を用いたニューロン素子構成のニュ
ーラルネットワークについての基本的思想及びその各種
構成例について、図２ないし図３８により説明する。本
実施例の前提とするニューラルネットワークは、結合係
数可変回路とこの結合係数可変回路の可変結合係数値を
教師信号に対する誤差信号に基づいて生成する結合係数
生成回路とを有する自己学習回路を付設したデジタル論
理回路による複数の神経細胞模倣素子よりなる信号処理
手段を網状に接続して構成される。

【００３３】まず、提案例におけるニューラルネットワ
ークはデジタル構成によりハードウエア化したものであ
るが、基本的な考え方としては、神経細胞ユニットに関する入出力信号、中間信号、
結合係数、教師信号などは全て、「０」「１」の２値で
表されたパルス列で表す。ネットワーク内部での信号の量は、パルス密度で表
す（ある一定時間内の「１」の数）。神経細胞ユニット内での計算は、パルス列同士の論
理演算で表す。結合係数のパルス列はメモリ上に置く。学習は、このパルス列を書換えることで実現する。学習については、与えられた教師信号パルス列を元
に誤差を計算し、これに基づいて、結合係数パルス列を
変化させる。このとき、誤差の計算、結合係数の変化分
の計算も、全て、「０」「１」のパルス列の論理演算で
行う。ようにしたものである。

【００３４】以下、この思想について説明する。最初
に、デジタル論理回路を用いた神経細胞ユニットとその
ネットワーク回路による信号処理について説明し、次い
で、そのネットワーク回路へのアナログ信号の入出力に
ついて説明する。

【００３５】まず、デジタル論理回路による信号処理に
関し、フォワードプロセスにおける信号処理を説明す
る。図２は１つの神経細胞ユニット（神経細胞模倣素
子）２０に相当する部分を示し、ニューラルネットワー
ク全体としては例えば図３に示すように階層型とされ
る。入出力は、全て、「１」「０」に２値化され、か
つ、同期化されたものが用いられる。入力信号ｙ_iの強
度はパルス密度で表現し、例えば図４に示すパルス列の
ようにある一定時間内にある「１」の状態数で表す。即
ち、図４の例は、４／６を表し、同期パルス６個中に信
号は「１」が４個、「０」が２個である。このとき、
「１」と「０」の並び方は、後述するようにランダムで
あることが望ましい。

【００３６】一方、各神経細胞ユニット２０間の結合の
度合を示す結合係数Ｔ_ijも同様にパルス密度で表現し、
「０」と「１」とのパルス列として予めメモリ上に用意
しておく。図５の例は、「１０１０１０」＝３／６を表
す式である。この場合も、「１」と「０」の並び方はラ
ンダムであることが望ましい。具体的にどのように決定
するかは後述する。

【００３７】そして、このパルス列を同期クロックに応
じてメモリ上より順次読出し、図２に示すように各々Ａ
ＮＤゲート２１により入力信号パルス列との論理積をと
る（ｙ_i ∩ Ｔ_ij)。これを、神経細胞ｊへの入力とす
る。上例の場合で説明すると、入力信号が「１０１１０
１」として入力されたとき、これと同期してメモリ上よ
りパルス列を呼出し、順次ＡＮＤをとることにより、図
６に示すような「１０１０００」が得られ、これは入力
ｙ_i が結合係数Ｔ_ijにより変換されパルス密度が２／６
となることを示している。

【００３８】ＡＮＤゲート２１の出力のパルス密度は、
近似的には入力信号のパルス密度と結合係数のパルス密
度との積となり、アナログ方式の結合係数と同様の機能
を有する。これは、信号の列が長いほど、また、「１」
と「０」との並び方がランダムであるほど、数値の積に
近い機能を持つことになる。ランダムでないとは、
「１」（又は、「０」）が密集（密接）していることを
意味する。なお、入力パルス列に比べて結合係数のパル
ス列が短く、読出すべきデータがなくなったら、再びデ
ータの先頭に戻って読出しを繰返えせばよい。

【００３９】１つの神経細胞ユニット２０は多入力であ
るので、前述した「入力信号と結合係数とのＡＮＤ」も
多数あり、次に論理回路となるＯＲ回路２２によりこれ
らの論理和をとる。入力は同期化されているので、例え
ば１番目のデータが「１０１０００」、２番目のデータ
が「０１００００」の場合、両者のＯＲをとると、「１
１１０００」となる。これを多入力同時に計算し出力と
すると、例えば図７に示すようになる。これは、アナロ
グ計算における和の計算及び非線形関数（シグモイド関
数）の部分に対応している。

【００４０】パルス密度が低い場合、そのＯＲをとった
もののパルス密度は、各々のパルス密度の和に近似的に
一致する。パルス密度が高くなるにつれ、ＯＲ回路２２
の出力は段々飽和してくるので、パルス密度の和とは一
致せず、非線形性が出てくる。ＯＲの場合、パルス密度
は１よりも大きくなることがなく、かつ、０より小さく
なることもなく、さらには、単調増加関数であり、シグ
モイド関数と近似的に同等となる。

【００４１】ところで、結合には興奮性と抑制性があ
り、数値計算の場合には、結合係数の符号で表し、アナ
ログ回路の場合はＴ_ijが負となる場合（抑制性結合）は
増幅器を用いて出力を反転させてＴ_ijに相当する抵抗値
で他の神経細胞ユニットに結合させている。この点、デ
ジタル方式の本実施例にあっては、まず、Ｔ_ijの正負に
より各結合を興奮性結合と抑制性結合との２つのグルー
プに分け、次いで、「入力信号と結合係数のパルス列の
ＡＮＤ」同士のＯＲをこのグループ別に計算する。そし
て、興奮性結合グループの出力のみが「１」のとき、
「１」を出力し、抑制性結合グループの出力のみが
「１」のとき、「０」を出力する。両方とも「１」のと
き、又は「０」のときは「１」「０」の何れを出力して
もよく、或いは、確率１／２程度で「１」を出力しても
よい。本例では、興奮性結合グループの出力が「１」で
抑制性結合グループの出力が「０」のときのみ出力
「１」を出すようにする。この機能を実現するために
は、（抑制性結合グループの出力のＮＯＴ）と（興奮性
結合グループの出力）とのＡＮＤをとればよい。即ち、
図８に示すようになる。論理式で表現すると、次の(３)
〜(５)式で示される。

【００４２】

【数３】

【００４３】神経細胞ユニット２０のネットワークは、
バックプロパゲーションと同様な階層型（即ち、図３）
とする。そして、ネットワーク全体を同期させておけ
ば、各層とも上述した機能により計算できる。

【００４４】一方、Ｔ_ijの正負により各結合を興奮性結
合と抑制性結合との２つのグループに分け、次いで、
「入力信号と結合係数のパルス列のＡＮＤ」同士のＯＲ
をこのグループ別に計算し、その後、興奮性結合グルー
プの出力が「０」で抑制性結合グループの出力が「１］
のとき以外出力を出すようにする場合であれば、（抑制
性結合グループの出力のＮＯＴ）と（興奮性結合グルー
プの出力）とのＯＲをとればよい。

【００４５】次に、学習（バックプロパゲーション）に
おける信号演算処理について説明する。基本的には、以
下のａ又はｂにより誤差信号を求め、次いで、ｃの方法
により結合係数の値を変化させるようにすればよい。

【００４６】まず、ａとして最終層における誤差信号に
ついて説明する。最終層で各神経細胞ユニットにおける
誤差信号を計算し、それを基にその神経細胞ユニットに
関わる結合係数を変化させる。そのための、誤差信号の
計算法について述べる。ここに、本実施例では、「誤差
信号」を以下のように定義する。誤差を数値で表すと、
一般には＋，−の両方をとり得るが、パルス密度の場合
には、正、負の両方を同時に表現できないので、＋成分
を表す信号と、−成分を表す信号との２種類を用いて誤
差信号を表現する。即ち、ｊ番目の神経細胞ユニットの
誤差信号は、図９のように示される。つまり、誤差信号
の＋成分は教師信号パルスと出力パルスとの違っている
部分（１，０）又は（０，１）の内、教師信号側に存在
するパルス、他方、−成分は同様に出力側に存在するパ
ルスである。換言すれば、出力パルスに誤差信号＋パル
スを付け加え、誤差信号−パルスを取り除くと、教師パ
ルスとなることになる。即ち、これらの正負の誤差信号
δ_j(+)，δ_j(-)を論理式で表現すると、各々(６)(７)式
のようになる。式中、ＥＸＯＲは排他的論理和を表す。
このような誤差信号パルスを元に結合係数を後述するよ
うに変化させることになる。

【００４７】

【数４】

【００４８】次に、ｂとして中間層における誤差信号を
求める方法を説明する。まず、上記の誤差信号を逆伝播
させ、最終層とその１つ前の層との結合係数だけでな
く、さらにその前の層の結合係数も変化する。そのた
め、中間層における各神経細胞ユニットでの誤差信号を
計算する必要がある。中間層のある神経細胞ユニットか
ら、さらに１つ先の層の各神経細胞ユニットへ信号を伝
播させたのとは、丁度逆の要領で１つ先の層の各神経細
胞ユニットにおける誤差信号を集めてきて、自己の誤差
信号とする。このことは、神経細胞ユニット内での前述
した演算式(３)〜(５)や図４〜図８に示した場合と同じ
ような要領で行うことができる。ただし、神経細胞ユニ
ット内での前述した処理と異なるのは、ｙは１つの信号
であるのに対して、δは正、負を表す信号として２つの
信号を持ち、その両方の信号を考慮する必要があること
である。従って、結合係数Ｔの正負、誤差信号δの正負
に応じて４つの場合に分ける必要がある。

【００４９】まず、興奮性結合の場合を説明する。この
場合、中間層のある神経細胞ユニットについて、１つ先
の層（図３における最終層）のｋ番目の神経細胞ユニッ
トでの誤差信号＋と、その神経細胞ユニットと自己（図
３における中間層のある神経細胞ユニット）との結合係
数のＡＮＤをとったもの（δ_k(+) ∩ Ｔ_jk）を各神経細
胞ユニットについて求め、さらに、これら同士のＯＲを
とる｛∪（δ_k(+) ∩Ｔ_jk）｝。これをこの層の誤差信
号＋とする。即ち、図１０に示すようになる。

【００５０】同様に、１つ先の層の神経細胞ユニットで
の誤差信号−と結合係数とのＡＮＤをとり、さらにこれ
ら同士のＯＲをとることにより、この層の誤差信号−と
する。即ち、図１１に示すようになる。

【００５１】次に、抑制性結合の場合を説明する。この
場合、１つ先の層の神経細胞ユニットでの誤差信号−と
その神経細胞ユニットと自己との結合係数のＡＮＤをと
り、さらにこれら同士のＯＲをとる。これを、この層の
誤差信号＋とする。即ち、図１２に示すようになる。

【００５２】また、１つ先の誤差信号＋と結合係数との
ＡＮＤをとり、さらにこれら同士のＯＲをとることによ
り、同様に、この層の誤差信号−とする。即ち、図１３
に示すようになる。

【００５３】１つの神経細胞ユニットから別の神経細胞
ユニットへは興奮性で結合しているものもあれば、抑制
性で結合しているものもあるので、図１０のように求め
た誤差信号δ_j(+)と図１２のように求めた誤差信号δ
_j(+)とのＯＲをとり、それを自分の神経細胞ユニットの
誤差信号δ_j(+)とする。同様に、図１１のように求めた
誤差信号δ_j(-)と図１３のように求めた誤差信号δ_j(-)
とのＯＲをとり、それを自分の神経細胞ユニットの誤差
信号δ_j(-)とする。

【００５４】以上をまとめると、(８)式に示すようにな
る。

【００５５】

【数５】

【００５６】さらに、学習のレート（学習定数）に相当
する機能を設けてもよい。数値計算でレートが１以下の
とき、さらに学習能力が高まる。これはパルス列の演算
ではパルス列を間引くことによって実現できる。本実施
例では、カウンタ的な考え方をし、図１４、図１５に示
すようなものとした。例えば、学習レートη＝０．５で
は元の信号のパルス列を１つ置きに間引くが、元の信号
のパルスが等間隔でなくても、元のパルス列に対して間
引くことができる。図１４，１７中、η＝０．５の場合
はパルスを１つ置きに間引き、η＝０．３３の場合はパ
ルスを２つ置きに残し、η＝０．６７の場合はパルスを
２つ置きに１回間引くことを示す。

【００５７】このようにして、誤差信号を間引くことに
より学習レートの機能を持たせる。このような誤差信号
の間引きは、通常市販されているカウンタの出力を論理
演算することやフリップフロップを用いることにより容
易に実現できる。特に、カウンタを用いた場合、学習定
数ηの値を任意、かつ、容易に設定できるので、ネット
ワークの特性を制御することも可能となる。

【００５８】ところで、誤差信号には、常に学習定数を
かけておく必要はない。例えば、次に述べる結合係数を
求める演算にのみ用いてもよい。また、誤差信号を逆向
きに伝播させるときの学習定数と、結合係数を求める演
算で用いる学習定数とは異なっていてもよい。このこと
は、ネットワークがおかれた神経細胞ユニットの特性を
個々に設定できることを意味し、極めて汎用性の高いシ
ステムを構築できる。従って、ネットワークの持つ性能
を適宜調整することが可能となる。

【００５９】さらに、ｃとして、このような誤差信号に
より各結合係数を変化させる方法について説明する。変
化させたい結合係数が属しているライン（図３参照）を
流れる信号と誤差信号のＡＮＤをとる（δ_j∩ｙ_i）。た
だし、本実施例では誤差信号には＋，−の２つの信号が
あるので、各々演算して図１６，図１７に示すように求
める。このようにして得られた２つの信号を各々ΔＴ
_ij(+)，ΔＴ_ij(-)とする。

【００６０】ついで、今度はこのΔＴ_ijを元に新しいＴ
_ijを求めるが、このＴ_ijは絶対値成分であるので、元の
Ｔ_ijが興奮性か抑制性かで場合分けする。興奮性の場
合、元のＴ_ijに対してΔＴ_ij(+)の成分を増やし、ΔＴ
_ij(-)の成分を減らす。即ち、図１８に示すようにな
る。逆に、抑制性の場合は元のＴ_ijに対しΔＴ_ij(+) の
成分を減らし、ΔＴ_ij(-)の成分を増やす。即ち、図１
９に示すようになる。

【００６１】以上の学習則に基づいてネットワークの計
算をする。

【００６２】次に、以上のアルゴリズムに基づく実際の
回路構成を説明する。図２０ないし図２２にその回路構
成例を示すが、ネットワーク２全体の構成は図３と同様
である。図２０は図３中のライン（結線）に相当する部
分の回路を示し、図２１は図３中の丸（各神経細胞ユニ
ット２０）に相当する部分の回路を示す。また、図２２
は最終層の出力と教師信号から最終層における誤差信号
を求める部分の回路を示す。これらの図２０ないし図２
２構成の３つの回路を図３のようにネットワークにする
ことにより、自己学習可能なデジタル式のニューラルネ
ットワークが実現できる。

【００６３】まず、図２０から説明する。図中、２５は
神経細胞ユニットへの入力信号であり、図４に相当す
る。図５に示したような結合係数の値はシフトレジスタ
２６に保存しておく。このシフトレジスタ２６は取出し
口２６ａと入口２６ｂとを有するが、通常のシフトレジ
スタと同様の機能を持つものであればよく、例えば、Ｒ
ＡＭとアドレスコントローラとの組合せによるもの等で
あってもよい。入力信号２５とシフトレジスタ２６内の
結合係数とはＡＮＤゲート２７を備えて図６に示した処
理を行なう論理回路２８によりＡＮＤがとられる。この
論理回路２８の出力は結合が興奮性か抑制性かによって
グループ分けしなければならないが、予め各々のグルー
プへの出力２９，３０を用意し、何れに出力するのかを
切換えるようにした方が汎用性の高いものとなる。この
ため、本実施例では結合が興奮性か抑制性かを表すビッ
トをグループ分け用メモリ３１に保存しておき、その情
報を用いて切換えゲート回路３２により切換える。切換
えゲート回路３２は２つのＡＮＤゲート３２ａ，３２ｂ
と一方の入力に介在されたインバータ３２ｃとよりな
る。

【００６４】また、図２１に示すように各入力処理（図
７に相当）をする複数のＯＲゲート構成のゲート回路３
３ａ，３３ｂが設けられている。さらに、同図に示すよ
うに図８に示した興奮性結合グループが「１」で、抑制
性結合グループが「０」のときにのみ出力「１」を出す
ＡＮＤゲート３４ａとインバータ３４ｂとによるゲート
回路３４が設けられている。

【００６５】次に、誤差信号について説明する。最終層
での誤差信号を生成するのが図２２に示すＡＮＤ，排他
的ＯＲの組合せによる論理回路３５であり、(６)(７)式
に相当する。即ち、最終層からの出力３６及び教師信号
３７により誤差信号３８，３９を作るものである。中間
層における誤差信号を計算するため図１０〜図１３に示
したような処理は、図２０中に示すＡＮＤゲート構成の
ゲート回路４２により行われ、＋，−に応じた出力４
３，４４が得られる。このように結合が興奮性か抑制性
かにより場合分けする必要があるが、この場合分けはメ
モリ３１に記憶された興奮性か抑制性かの情報と、誤差
信号の＋，−信号４５，４６とに応じて、ＡＮＤ，ＯＲ
ゲート構成のゲート回路４７により行われる。また、誤
差信号を集める計算式(８)は図２１に示すＯＲゲート構
成のゲート回路４８により行われる。さらに、学習レー
トに相当する図１４，１５の処理は図２１中に示す分周
回路４９により行われる。最後に、誤差信号より新たな
結合係数を計算する部分、即ち、図１６〜図１９の処理
に相当する部分は、図２０中に示すＡＮＤ，インバー
タ、ＯＲゲート構成のゲート回路５０により行われ、シ
フトレジスタ２６の内容、即ち、結合係数の値が書換え
られる。このゲート回路５０も結合の興奮性、抑制性に
よって場合分けが必要であるが、ゲート回路４７により
行われる。

【００６６】ここに、図２０及び図２１に示したグルー
プ分け方式及び出力決定方式を抽出して示すと、図２３
のようになる。即ち、入力段階ではグループ分けしてお
かず、各入力２５_ijに対して結合係数を記憶したメモリ
なるシフトレジスタ２６_ijが個別に設けられ、ＡＮＤゲ
ート２７_ijによる論理結果をグループ分け用メモリ３１
の内容に応じて切換え回路３２を経て、２つのグループ
に分け、興奮性結合グループであればＯＲゲート３３ａ
側で論理和を求め、抑制性結合グループであればＯＲゲ
ート３３ｂ側で論理和を求める。この後、ゲート回路３
４による論理積処理により出力を決定するというもので
ある。

【００６７】なお、このような興奮性結合と抑制性結合
とのグループ分け方式については、例えば図２４に示す
ように構成してもよい。即ち、入力段階で予め興奮性結
合のグループａと抑制性結合のグループｂとにグループ
分けしておき、各入力２５_ijに対して結合係数Ｔ_ijを記
憶した少なくとも２ビット以上のメモリ、具体的にはシ
フトレジスタ５１を設けたものである。以後は、グルー
プ毎にＯＲゲート３３ａ，３３ｂ等を通して同様に処理
すればよい。５２はＡＮＤゲートである。

【００６８】また、ゲート回路３４については、図２５
に示すように、ＡＮＤゲート３４ａに代えてＯＲゲート
３４ｃを用いた構成として論理和処理を行なうようにし
てもよい。

【００６９】また、図２６に示すように、結合係数可変
回路で用いる学習定数を外部から任意に可変設定させる
学習定数設定手段６２を設けるようにしてもよい。即
ち、前述の〜に示した基本的な考えに、で示した学習時に用いる学習定数（学習レート）
を可変とし、応用面に即した性能のネットワーク回路を
得る。の機能を付加するようにしたものである。

【００７０】まず、この学習定数設定手段６２は図２１
中に示した分周回路４９に代えて設けられるもので、誤
差信号が入力されるカウンタ６３と、このカウンタ６３
の出力を論理演算して学習定数の処理を行うＯＲゲート
６４〜６７及び１つのＡＮＤゲート６８とよりなる。よ
り詳細には、カウンタ６３のバイナリ出力Ａ〜Ｄに接続
されたＯＲゲート６４〜６７の各々の入力側に設けたス
イッチＳａ〜Ｓｄを全てＨレベル側にするとη＝１．０
となり、スイッチＳａ〜Ｓｄを全てＬレベル側にすると
η＝１／１６となる。よって、Ｈレベル側になっている
スイッチの数をＮとすると、η＝（２のＮ乗）／１６と
なる。従って、スイッチ（或いは、スイッチに代えた外
部信号）を用いることにより、学習定数を任意に設定す
ることができる。なお、パルス密度をカウンタ６３のク
ロック入力として用いる場合、誤差信号の入力に対して
ＡＮＤゲート６９を適宜設けてもよい。学習定数設定手
段６２はこのような回路構成に限らない。また、このよ
うな学習定数設定手段６２を複数備えるか、又は、外部
信号により適宜制御することにより、結合係数の演算に
用いる学習定数の値と、誤差信号の逆伝播に用いる学習
定数の値とを異ならせることも可能となる。

【００７１】さらに、図２７ないし図２９に示すように
構成してもよい。即ち、前述のように〜に示した基
本的な考えに、結合係数を、興奮性と抑制性との２種類用意してお
き、入力信号に対する演算結果を、各々の結合係数を用
いた結果の割合から多数決で決定し、ネットワークの柔
軟性を高める。の機能を付加するようにしたものである。

【００７２】まず、１つの神経細胞ユニットは、興奮性
と抑制性との２つの結合係数を備えているが、「入力信
号と結合係数とのＡＮＤ」による出力結果を、興奮性結
合の場合と抑制性結合の場合との割合で処理するように
したものである。ここに、割合で処理するとは、同期し
て演算される複数の入力信号について、興奮性の結合係
数を用いて得られた出力結果が「１」である場合の数
と、抑制性の結合係数を用いて得られた出力結果が
「１」である場合の数とを比較し、後者が前者より多い
場合は「０」、それ以外の場合は「１」を、その神経細
胞ユニットが出力することを意味する。或いは、両者が
等しい場合は「０」を出力するようにしてもよい。

【００７３】図２７及び図２８はこのための回路構成例
を示すものである。まず、各入力２５に対しては個別に
１組ずつのメモリ、具体的にはシフトレジスタ７０ａ，
７０ｂが設けられている。これらのシフトレジスタ７０
ａ，７０ｂはシフトレジスタ２６と同様にデータ取出し
口とデータ入口とを有するものであるが、一方のシフト
レジスタ７０ａは興奮性結合係数を記憶し、他方のシフ
トレジスタ７０ｂは抑制性結合係数を記憶したものであ
る。これらのシフトレジスタ７０ａ，７０ｂから読出し
手段（図示せず）により順次読出された内容は入力２５
とともに対応するＡＮＤゲート７１ａ，７１ｂに入力さ
れ論理積がとられる。このような論理結果は、結合が興
奮性のものと抑制性のものと２通りあるが、ここでは、
多数決回路７２に入力されて出力が決定される。即ち、
シフトレジスタ７０ａに基づく興奮性結合係数を用いた
演算グループはそのデジタル信号が増幅器７３ａにより
加算処理され、同様にシフトレジスタ７０ｂに基づく抑
制性結合係数を用いた演算グループはそのデジタル信号
が増幅器７３ｂにより加算処理され、両者の大小が比較
器７４により多数決決定される。なお、多数決回路７２
は図示例に限らず、一般的な多数決回路であってもよ
い。

【００７４】ここに、図２７に示したグループ分け方式
を抽出して示すと、図２９のようになる。即ち、各入力
毎に興奮性結合と抑制性結合との結合係数を記憶した１
組のメモリ（シフトレジスタ）９０を用意して、メモリ
の組別に分けられたグループ別に論理積を求めるまでの
処理を行わせるものである。

【００７５】なお、図２９図示例では多数決回路７２に
代えて、図２３や図２４の場合と同じく、グループ別に
論理和をとるＯＲゲート３３ａ，３３ｂ以下が示されて
いる。この場合のゲート回路３４も図２５のようにして
もよい。

【００７６】ところで、図２９にあっては各入力２５毎
に１組のシフトレジスタ７０ａ，７０ｂを持つため、自
己学習機能による結合係数の書換えも各々のシフトレジ
スタ７０ａ，７０ｂについて行われる。このため、図２
７中に示すように＋，−の誤差信号を用いて、新たな結
合係数を計算するための図１０〜図１３及び(８)式の処
理を行う自己学習回路７５が設けられ、各シフトレジス
タ７０ａ，７０ｂのデータ入口側に接続されている。こ
の方式によれば、神経細胞ユニットの結合が、興奮性か
抑制性かに限定されないため、ネットワークが柔軟性を
持ち、実際の応用において汎用性を持つことになる。

【００７７】図２８の場合の分周回路４９も図２６に示
したような学習定数設定手段６２に代えてもよい。

【００７８】また、多数決回路７２による出力決定方式
は、図２７に示したように各入力毎に２つのメモリ（シ
フトレジスタ７０ａ，７０ｂ）を持つ方式のものに限ら
ず、各入力毎に１つのメモリ２６を持つものにも同様に
適用できる。即ち、図２０と図２１との組合せに代え
て、図２０と図２８との組合せとしてもよい。

【００７９】さらには、図３０ないし図３４に示すよう
に構成してもよい。即ち、図２ないし図２９に示したよ
うな回路（以下、ニューロン回路）によって構成される
神経細胞模倣素子及びそのネットワーク（回路網）につ
いて、より上位概念で考えた場合、これらの全てを回路
で構成しなくても前述した手順に従ったソフトウエアに
より信号処理するようにしてもよく、その一例を示すも
のである。

【００８０】即ち、ネットワークを構成するニューロン
の機能をソフトウエアで実現するようにしたものであ
る。まず、図３に示したようなネットワークの場合、こ
のネットワークを構成する任意のニューロンにおいてソ
フトウエアにより信号処理を行なう。ソフトウエアを利
用するニューロンは、１つでも全てであってもよく、或
いは、ネットワークを形成する各層毎に決定してもよ
い。ニューロン回路による信号処理を行なわないニュー
ロンの構成を図３０に示す。ここで、入出力装置８１は
ニューロン回路を用いた他のニューロン或いはネットワ
ークへ信号を入力／出力する装置に接続し、信号の授受
を行なう。メモリ８２にはＣＰＵ８３を制御するソフト
ウエアやデータが格納されており、信号はＣＰＵ８３で
処理される。信号処理の手順は前述した通りであるが、
改めて示すと図３１及び図３２のようになる。図３１は
フォワードプロセスにおけるアルゴリズムを示し、デジ
タル回路内又はコンピュータ内でこのような信号演算処
理が行なわれる。図３１に示す処理中のニューロンの前
後関係を示すと図３３のようになる。図３２は学習演算
プロセスにおけるアルゴリズムを示し、デジタル回路内
又はコンピュータ内でこのような信号演算処理が行なわ
れる。図３２に示す処理中のニューロンの前後関係を示
すと図３４のようになる。このような図３１及び図３２
に示した手順に従ってソフトウエアを作成し、メモリ８
２に格納しておく。ここに、ソフトウエアにより図３０
のニユーロンの１つを複数のニューロン分として機能さ
せることも可能である。もっとも、信号を時分割して処
理する必要がある。

【００８１】このような構成をとることにより、ハード
ウエアによる変更を行なわず、メモリ８２を書換えるだ
けで、ネットワーク構成を変更させることができ、柔軟
性及び汎用性に富んだネットワークを構築することがで
きる。

【００８２】さらに、図３５に示すように構成してもよ
い。これは、１つのニューロンにおいて機能の一部をソ
フトウエアで実行するようにしたものである。即ち、図
３０に示した構成において、図３１に示した信号処理手
順を基にしたソフトウエアをメモリ８２に格納すること
でフォワードプロセスの実行が可能なソフトウエアを利
用したニューロンを実現することができる。学習機能を
持つニューロンを実現するには、入出力装置８１に図２
０又は図２７に示したような回路を付加すればよい。何
れの場合も、図２１の右半分と図２２に示した回路部分
は必要である。図２６に示した回路は適宜設ければよ
い。図３５はこのような学習機能を持たせるための回路
を学習回路８４として示したものである。この場合も、
ソフトウエアの変更だけでネットワーク構成の変更が可
能となり、柔軟性及び汎用性に富むネットワークの構築
が可能となる。

【００８３】また、実際的に考えた場合、通常の電子機
器にはＣＰＵが予め搭載されている場合が多いので、図
３０に示すような構成要素を新規に設けなくてもよいと
いえる。さらに、学習機能が不要なシステムであれば、
ハードウエアの量を大幅に減らすこともできる。

【００８４】また、図３６に示すように、学習プロセス
機能をソフトウエアで実現するようにしてもよい。図３
０に示した構成において、図３２に示した信号処理手順
を基にしたソフトウエアをメモリ８２に格納することで
学習プロセスの実行が可能なソフトウエアを利用したニ
ューロンを実現することができる。フォワードプロセス
機能を持つニューロンを実現するには、入出力装置８１
に図２０及び図２１に示した回路、或いは、図２０及び
図２８に示したような回路を付加すればよい。図２５に
示した回路は適宜設ければよい。図３６はこのようなフ
ォワードプロセス機能を持たせるための回路をフォワー
ド回路８５として示したものである。この場合も、ソフ
トウエアの変更だけでネットワーク構成の変更が可能と
なり、柔軟性及び汎用性に富むネットワークの構築が可
能となる。特に、学習則の変更に対する対応も容易なも
のとなる。また、この場合も、通常の電子機器ではＣＰ
Ｕが予め搭載されている場合が多い点に着目すれば、図
３０に示すような構成要素を新規に設けなくてもよいと
いえる。さらに、学習機能が不要なシステムであれば、
ハードウエアの量を大幅に減らすこともできる。

【００８５】これらのソフトウエアを利用した実施例に
よれば、信号処理方式としてデジタル論理演算のみで実
行できるため、必要とするソフトウエアも低水準の言語
によるものでよく、かつ、ソフトウエアの高速実行も可
能となる。

【００８６】ところで、ニューロンのネットワーク構造
としては、図３に示したようなものの他、例えば図３７
や図３８に示すような構造のものでもよい。図３７は入
力側から順に第１の集合体９０、中間集合体９１、最終
集合体９２としたとき（図３にあってもこのように集合
体を分類できる）、ある集合体に含まれる神経細胞ユニ
ット２０（○は各々論理演算手段を示す）が他の集合体
に含まれる神経細胞ユニット２０の全てとは接続されて
いない状態を示す。図３においてはある集合体内の全て
の神経細胞ユニット２０は別の集合体内の全ての神経細
胞ユニットとの間で相互に信号の送受信を行なうもので
あるが、図３７に示すように集合体間は各々の集合体内
の神経細胞ユニット２０を全結合しなくてもよい。

【００８７】図３８は第１の集合体９０と最終集合体９
２との間に２層の中間集合体９３，９４を用いて４層構
造としてネットワーク構成したものである。一般的に
は、中間集合体を適宜の数だけ設けてもよい。

【００８８】また、これらの図３７，図３８及び図３で
は、何れも各集合体に含まれる神経細胞ユニット２０の
数が４個として図示されているが、これらの数は実施例
中の具体例で説明したごとく、任意であり、各集合体毎
に神経細胞ユニット数が異なってもよい。

【００８９】何れにしても、このような構成例に示した
ような構成からなるニューラルネットワークを用いて処
理すれば、時間的に変化する入力に対しても実時間で学
習が可能となり、制御対象を的確に制御することができ
る。

【００９０】以上、ニューロデバイスの各種構成例につ
いて説明したが、これらを網目状に結合させてニューラ
ルネットワークを構成するが、この際、あるニューロン
からの出力結果は他のニューロンへ入力させてもよく、
又は、自分自身に入力させてもよい。

【００９１】ところで、前述したような神経細胞ユニッ
ト２０によって実際に網状にネットワークを組む場合、
例えば入力層、中間層及び出力層の何れもが３つずつの
３層構造のネットワークの場合、図３９に示すような結
線となる。同図(ａ)はフォワードプロセス処理のための
信号用の結線９５を示している。即ち、各神経細胞ユニ
ット２０間は１本の結線９５により結ばれており、ある
神経細胞ユニット２０からの出力信号が次段のある神経
細胞ユニット２０への入力信号とされている。同図(ｂ)
は学習プロセス処理のための誤差信号用の結線９６，９
７を示している。即ち、各神経細胞ユニット２０間は２
本の結線９６，９７により結ばれており、ある神経細胞
ユニット２０からの出力誤差信号が前段のある神経細胞
ユニット２０への入力誤差信号とされている。よって、
各神経細胞ユニット２０間の結線の総数は３本となり、
多数の神経細胞ユニットによりネットワークを組むとそ
の結線数は膨大な数となる。

【００９２】しかして、本実施例では、このような結線
を減らすようにしたものである。具体的には、各神経細
胞ユニット２０間を結ぶ結線は２本ずつとして、フォワ
ードプロセス用と学習プロセス用とで共用するようにし
たものである。図１(ａ)はそのためのニューロン回路９
８の構成を示す。ニューロン回路９８中の神経細胞ユニ
ット２０は前述したような構成のものであり、その入出
力側に各々信号切換え手段としての信号切換え装置９
９，１００が設けられて、ニューロン回路９８が構成さ
れている。ここに、神経細胞ユニット２０・信号切換え
装置９９間及び神経細胞ユニット２０・信号切換え装置
１００間は図３９に示した結線９５，９６，９７なる３
本の線により内部接続され、信号切換え装置９９と他の
（例えば、前段の）ニューロン回路９８との間は２本の
結線１０１，１０２により接続され、同様に信号切換え
装置１００と他の（例えば、後段の）ニューロン回路９
８との間も２本の結線１０１，１０２により接続されて
いる。

【００９３】これにより、神経細胞ユニット２０におい
て、フォワードプロセスでは、結線１０１，１０２の内
の一方、例えば結線１０１と内部の結線９５を利用し
て、あるニューロン回路９８からの出力信号１０３があ
るニューロン回路９８への入力信号１０４として与えら
れる。このための結線切換え処理は信号切換え装置９
９，１００により行われる。一方、学習プロセスでは、
信号切換え装置９９，１００の状態が切換えられ、結線
１０１，１０２の両方と、内部の結線９６，９７とが接
続状態とされ、あるニューロン回路９８からの出力誤差
信号１０５，１０６（正，負があるため）があるニュー
ロン回路９８への入力誤差信号１０７，１０８として与
えられる。ここに、フォワードプロセスと学習プロセス
とをシリアルに行うことにより、このような２本のみの
結線１０１，１０２を共用できるものとなる。

【００９４】そして、信号切換え装置９９，１００によ
り現在のネットワークの状態（フォワードプロセスか学
習プロセスか）によってニューロン回路９８の入出力信
号を切換えればよい。図１(ｂ)に信号切換え装置９９の
具体的な構成例を示す。まず、結線９７と結線１０２と
は直に接続されている。また、結線１０１は結線９５，
９６で切換え共用するもので、３ステートバッファ１０
９により切換え制御される。その切換え制御のため、制
御信号１１０，１１１によってネットワークの状態の情
報が伝えられる。フォワードプロセスであれば、結線１
０１からの信号は入力信号１０４として神経細胞ユニッ
ト２０へ入力される。この時、入力信号（フォワード信
号）の値はメモリ１１２に保存される。学習プロセスの
場合には神経細胞ユニット２０からの出力誤差信号１０
５，１０６は結線１０１，１０２で前段のニューロン回
路９８へ送られる。この時、メモリ１１２に保存されて
いた値を入力信号１０４として神経細胞ユニット２０へ
伝送する。

【００９５】図１(ｃ)に信号切換え装置１００の具体的
な構成例を示す。信号切換え装置９９と同様に、結線１
０２，９７は直に接続されている。また、結線１０１は
結線９５，９６で切換え共用するもので、３ステートバ
ツファ１１３により切換え制御される。フォワードプロ
セスの場合、出力信号（フォワード信号）１０３は結線
１０１により後段のニューロン回路９８へ送られる。ま
た、学習プロセスの場合には、結線１０１，１０２上の
信号を入力誤差信号１０７，１０８として神経細胞ユニ
ット３０へ入力させる。

【００９６】なお、信号切換え装置９９，１００の構成
としては、図１(ｂ)(ｃ)に例示のものに限らず、同等の
切換え機能を発揮し得るものであればよい。また、信号
処理の全てのハードウエア構成により達成するようにし
てもよく、又は、その一部或いは全部をソフトウエアに
より達成するようにしてもよい。

【００９７】つづいて、請求項４ないし９記載の発明の
一実施例を図４０ないし図４４により説明する。前記実
施例で示した部分と同一部分は同一符号を用いて示す
（以下の実施例でも同様とする）。本実施例も、結線数
を減らすようにしたものであり、具体的には、結線部分
に相当する図２０に対応させた図４０中に示すようにゲ
ート回路２０の出力側に誤差信号出力手段１１８を設
け、正負２種類の誤差信号４３，４４が共通の１本の出
力線から出力されるようにしたものである。ここに、誤
差信号出力手段１１８はゲート回路２０の２出力の各々
に設けた３ステートバッファ１１９，１２０とこれらの
３ステートバッファ１１９，１２０を時分割で切換え制
御する制御信号１２１，１２２により構成されている。
即ち、＋の誤差信号４３を送出するか−の誤差信号４４
を送出するかは、１パルスずつ交互となるように制御信
号１２１，１２２により切換え制御される。よって、あ
る神経細胞ユニット２０により生成された＋，−の誤差
信号４３，４４は誤差信号出力手段１１８を通して１本
の結線にて、図４１に示すように、前段のある神経細胞
ユニットに誤差信号３８，３９として入力される。

【００９８】神経細胞ユニット２０においては、図２１
に対応させた図４１に示すように、時分割状態で共通に
入力される誤差信号３８，３９に対して、これを並列な
誤差信号４５，４６に変換するための誤差信号入力手段
１２３が付加されている。この誤差信号入力手段１２３
はゲート回路４８に対して接続された＋用のメモリ１２
４と、−用の３ステートバッファ１２５と、この３ステ
ートバッファ１２５を切換え制御する制御信号１２６に
より構成されている。

【００９９】ある時刻で入力されてくる誤差信号は全て
＋か−かの何れかである。誤差信号が＋である場合（誤
差信号３８の場合）、ゲート回路４８、分周回路４９に
よる演算結果はメモリ１２４に保存される。この時、３
ステートバッファ１２５は制御信号１２６によりハイイ
ンピーダンスとされる。次の時刻でこの神経細胞ユニッ
ト２０に入力されてくるのは−の誤差信号３９であり、
ゲート回路４８、分周回路４９による演算結果を、３ス
テートバッファ１２５をｏｎ状態にすることにより、誤
差信号４６として送出する。この時、先程メモリ１２４
に保存されていた値を誤差信号４５として送出する。即
ち、誤差信号４５，４６が並列信号となって送出され
る。

【０１００】このような図４０及び図４１に示す神経細
胞ユニット２０の構成によれば、ユニット２０間で入出
力する＋，−の誤差信号についての結線が１本で済むこ
とになり、図４３(ｂ)に示した結線９６，９７のように
２本は要らないものとなる。なお、誤差信号出力手段１
１８や誤差信号入力手段１２３の具体的な構成としては
図示例に限らず、同等の機能を発揮し得るものであれば
よい。

【０１０１】ところで、図４０及び図４１は学習プロセ
スのみを考慮したものであるが、フォワードプロセスを
も考慮した場合にも、ユニット間の結線を１本のみに減
らすことが可能となる。具体的には、フォワードプロセ
ス用と学習プロセス用とで１本の結線１２７を共用する
ようにしたものである。図４２はそのためのニューロン
回路１２８の構成を示す。ニューロン回路１２８中の神
経細胞ユニット２０は前述したような構成のものであり
（誤差信号出力手段１１８や誤差信号入力手段１２３を
備えている）、その入出力側に各々信号切換え手段とし
ての信号切換え装置１２９，１３０が設けられて、ニュ
ーロン回路１２８が構成されている。ここに、神経細胞
ユニット２０・信号切換え装置１２９間及び神経細胞ユ
ニット２０・信号切換え装置１３０間は図３９に示した
結線９５，９６，９７なる３本の線により内部接続さ
れ、信号切換え装置１２９と他の（例えば、前段の）ニ
ューロン回路１２８との間は１本の結線１２７により接
続され、同様に信号切換え装置１３０と他の（例えば、
後段の）ニューロン回路１２８との間も１本の結線１２
７により接続されている。

【０１０２】これにより、神経細胞ユニット２０におい
て、フォワードプロセスでは、結線１２７と内部の結線
９５を利用して、あるニューロン回路１２８からの出力
信号１３１があるニューロン回路１２８への入力信号１
３２として与えられる。このための結線切換え処理は信
号切換え装置１２９，１３０により行われる。一方、学
習プロセスでは、信号切換え装置１２９，１３０の状態
が切換えられ、結線１２７と、内部の結線９６，９７と
が接続状態とされ、あるニューロン回路１２８からの出
力誤差信号４３，４４（正，負があるため）があるニュ
ーロン回路１２８への入力誤差信号４５，４６として与
えられる。ここに、フォワードプロセスと学習プロセス
とをシリアルに行うことにより、このような１本のみの
結線１２７を共用できるものとなる。

【０１０３】そして、信号切換え装置１２９，１３０に
より現在のネットワークの状態（フォワードプロセスか
学習プロセスか）によってニューロン回路１２８の入出
力信号を切換えればよい。図４３に信号切換え装置１２
９の一部の具体的な構成例を示す。この図４３に示す構
成と前記誤差信号出力手段１１８とにより信号切換え装
置１２９が構成されている。図４３において、結線１２
７は結線９５〜９７（信号としては、信号１３２又は信
号４３，４４）で切換え共用するもので、３ステートバ
ッファ１３３，１３４により切換え制御される。その切
換え制御のため、制御信号１３５，１３６によってネッ
トワークの状態の情報が伝えられる。フォワードプロセ
スであれば、結線１２７からの信号は入力信号１３２と
して神経細胞ユニット２０へ入力される。この時、入力
信号（フォワード信号）の値はメモリ１３７に保存され
る。学習プロセスの場合には神経細胞ユニット２０から
の出力誤差信号４３，４４は結線１２７で前段のニュー
ロン回路１２８へ送られる。この時、メモリ１３７に保
存されていた値を入力信号１３２として神経細胞ユニッ
ト２０へ伝送する。

【０１０４】図４４に信号切換え装置１３０の一部の具
体的な構成例を示す。この図４４に示す構成と前記誤差
信号入力手段１２３とにより信号切換え装置１３０が構
成されている。図４４において、結線１２７は結線９５
〜９６（信号としては、信号１３１又は信号４５，４
６）で切換え共用するもので、３ステートバッファ１３
８，１３９により切換え制御される。フォワードプロセ
スの場合、出力信号（フォワード信号）１３１は結線１
２７により後段のニューロン回路１２８へ送られる。ま
た、学習プロセスの場合には、結線１２７上の信号を入
力誤差信号４５，４６として神経細胞ユニット２０へ入
力させる。

【０１０５】なお、信号切換え装置１２９，１３０の構
成としては、図４３，図４４に例示のものに限らず、同
等の切換え機能を発揮し得るものであればよい。また、
信号処理の全てのハードウエア構成により達成するよう
にしてもよく、又は、その一部或いは全部をソフトウエ
アにより達成するようにしてもよい。

【０１０６】さらに、請求項１０ないし１８記載の発明
の一実施例を図４５ないし図４８により説明する。本実
施例では、各神経細胞ユニット間の入出力を時分割方式
で行い、バスを利用することで結線数を減らすようにし
たものである。ここに、例えば図２０に示した回路は、
その神経細胞ユニット２０が他の神経細胞ユニット２０
に結合している分だけの回路が必要となるが、ユニット
間の入出力を時分割とすることで、結合数に関係なく、
図２０に示した回路は１つの神経細胞ユニット２０につ
いて１つで済むものとなる。もっとも、図２０の回路に
よる場合、誤差信号を出力する神経細胞ユニット２０と
その誤差信号を入力する神経細胞ユニット２０との関係
が１対１となり、フォワードプロセスに比べ学習プロセ
スの処理時間が大幅にかかってしまう。

【０１０７】そこで、まず、本実施例では、図２０の回
路に代えて、図４５に示す回路を用いるものとする。こ
の図４５は、図２０の場合と異なり、ゲート回路４２を
省略し、ゲート回路４７を通して誤差信号４５，４６を
そのまま誤差信号４３，４４として出力させるようにし
たものである。このような図４５に示す回路であって
も、時分割方式では、１つの神経細胞ユニット２０につ
いて１つで済むものとなる。また、本実施例では、図２
１に示した回路に代えて、図４６に示す回路を用いるも
のである。回路構成及び作用については後述するが、第
１の特徴点は、図２０の場合と同様に、結合係数値に対
するメモリ（シフトレジスタ等でよい）１４０を有する
論理回路（結合係数可変回路）１４１、ゲート回路１４
２及びゲート回路（結合係数生成回路）１４３を誤差信
号３８，３９に対して設けたものである。即ち、１つの
神経細胞ユニット２０に、前段用の神経細胞ユニット２
０に対する結合係数値と後段用の神経細胞ユニット２０
に対する結合係数値とを保持し、使用可能とされてい
る。

【０１０８】このような図４５及び図４６の回路構成を
含む多数の神経細胞ユニット２０は、例えば図４７に示
すように、１本の共通なバス１４４に対して各々の入力
線１４５と出力線１４６とにより接続されている。即
ち、各神経細胞ユニット２０の入出力を時分割で行うこ
とにより、共通のバス１４４を使用できるものである。
ここに、入力線１４５、出力線１４６はともに１本ずつ
のみを示すが、フォワードプロセスにおける入出力信号
及び学習プロセスにおける正負２種類の誤差信号のため
に、実際は、各々３本ずつの結線が用意されている。入
出力個々に３本ずつ、計６本の結線を要するとしても、
対神経細胞ユニットで設ける必要がないので、必要な結
線数はネットワーク全体では大幅に減少するものとな
り、柔軟なネットワーク構造を構築できる。

【０１０９】ついで、図４５及び図４６の構成及び作用
とともに、図４７を参照して、フォワードプロセスにお
ける信号の流れを説明する。まず、ある神経細胞ユニッ
ト２０からの出力信号は出力線１４６を通してバス１４
４に送られる。この出力信号を入力すべき複数の神経細
胞ユニット２０では、バス１４４及び入力線１４５を通
して同時に信号を受ける。信号を入力する／しないの選
択は、図２０の回路に対して例えば３ステートバッファ
を用いて入力信号２５を通すか通さないかを決める制御
装置及び通過した信号を保持して学習時にその信号値を
用いることを可能とするラッチ（何れも図示せず）を設
置することで行えばよい。また、シフトレジスタ２６は
メモリとアドレスコントローラからなり、その神経細胞
ユニット２０へ入力してくる全ての信号に対する結合係
数をメモリ部中に保持している。入力信号２５が時分割
で各神経細胞ユニット２０から次々と送られてくるの
で、図４６に示す入力信号２９，３０も時分割で次々と
送られてくる。

【０１１０】これらの入力信号２９，３０は各々入出力
間にメモリ１５０，１５１が接続されたＯＲゲート（論
理和回路）１５２，１５３の他方の入力に入力され、時
分割入力信号の論理和がとられる。即ち、１５４，１５
５が入力信号（興奮性／抑制性）に対する信号入力手段
を構成する。前記メモリ１５０，１５１はある時刻にお
けるＯＲゲート１５２，１５３の論理和を記憶するもの
であり、その神経細胞ユニット２０への入力が完了した
時点では、ゲート回路３４を通してメモリ１５６に演算
結果を蓄え、次段の神経細胞ユニット２０へ信号を出力
する順番になると、制御信号１５７と３ステートバッフ
ァ１５８とによりこのメモリ１５６から信号を呼出し、
出力信号５１として出力させる。即ち、メモリ１５６及
び３ステートバッファ１５８が出力信号に対する信号出
力手段１５９を構成する。

【０１１１】ついで、学習プロセスにおける信号の流れ
について説明する。ある神経細胞ユニット２０からの誤
差信号３８，３９は出力線１４６を通してバス１４４に
送られる。この誤差信号３８，３９を入力すべきある一
つの神経細胞ユニット２０は、誤差信号３８，３９を入
力線１４５を通して受ける。誤差信号を入力する／しな
いの選択は、図４６の回路に対して例えば３ステートバ
ッファを用いて誤差信号３８，３９を通すか通さないか
を決める制御装置（図示せず）を設置することで行えば
よい。誤差信号３８，３９は時分割で各神経細胞ユニッ
ト２０から送られてくる。ここに、メモリ＋アドレスコ
ントローラ構成のメモリ１４０は取出し口１４０ａから
入力される信号によって保持している結合係数を全て更
新する。

【０１１２】そして、これらの誤差信号３８，３９は各
々入出力間にメモリ１６０，１６１が接続されたＯＲゲ
ート（論理和回路）１６２，１６３の他方の入力に入力
され、時分割誤差信号の論理和がとられる。即ち、１６
４，１６５が誤差信号（正／負）に対する信号入力手段
を構成する。前記メモリ１６０，１６１はある時刻にお
けるＯＲゲート１６２，１６３の論理和を記憶するもの
であり、その神経細胞ユニット２０への誤差信号の入力
が完了した時点では、分周回路４９を通してメモリ１６
６，１６７に演算結果を蓄え、前段の神経細胞ユニット
２０へ誤差信号を出力する順番になると、制御信号１６
８と３ステートバッファ１６９，１７０とによりこのメ
モリ１６６，１６７から誤差信号を呼出し、誤差信号４
５，４６として出力させる。即ち、メモリ１６６，１６
７及び３ステートバッファ１６９，１７０が誤差信号に
対する信号出力手段１７１を構成する。

【０１１３】このように、本実施例の図４５及び図４６
に示す回路によれば、誤差信号と更新した結合係数の論
理積をとっていないので、誤差信号を出力する神経細胞
ユニット２０とその誤差信号が入力される神経細胞ユニ
ット２０との関係を１対複数とすることができ、学習プ
ロセスの処理時間もフォワードプロセスの処理時間と同
様に短縮できる。

【０１１４】このような機能を有する神経細胞ユニット
２０（ニューロン）を１チップに多数搭載（チップ内部
では神経細胞ユニット２０間の結線を行わない）して
も、ネットワークの柔軟性は損なわれない。また、図４
７に示すような形で多数の神経細胞ユニット２０を集積
しても、それらを複数つなぎ合わせることができ、ネッ
トワークの柔軟性を損なわず大規模化が可能である。ま
た、ネットワーク構造を階層構造に限った場合であれ
ば、例えば図４８に示すように、各階層間にバス１４４
ａ，１４４ｂ，〜を設け、各階層間で入出力制御を時分
割で行うようにすればよい。なお、バス１４４ａ，１４
４ｂ，〜は同一であってもよい。

【０１１５】ところで、上述したような時分割方式及び
入出力手段の工夫により、各神経細胞ユニット２０間の
結線数を大幅に減らすことができるが、さらに、フォワ
ードプロセス用結線と学習プロセスにおける正負２種類
の誤差信号用結線との内の少なくとも２つを共用させる
ようにすれば、一層、結線数を減らすことができる。例
えば、これら３種類の結線を全て共有化（即ち、入力線
１４５や出力線１４６が１本ずつとされる）することに
より、バス１４４も１本で足りることになる。このよう
なバス１４４の共有化は各プロセスを時分割で行うこと
により可能となる。

【０１１６】なお、本発明を構成するに当っては、上記
の回路構成例に限らず、同様の機能を有するものであれ
ば別構成でもよい。また、信号処理の全てのハードウエ
ア構成により達成するようにしてもよく、又は、その一
部或いは全部をソフトウエアにより達成するようにして
もよい。

【０１１７】つづいて、請求項１９ないし２２記載の発
明の一実施例を図４９ないし図５２により説明する。ま
ず、ネットワーク内部の信号線について考察する。図３
に示したようなニューラルネットワークを動作させるに
は、前述したように神経細胞ユニット２０間の信号の授
受を行うための信号線を必要とする。前述した説明から
も判るように、２つの神経細胞ユニット２０間には、一
方の神経細胞ユニット２０の（フィードフォワードプロ
セスにおける）出力信号＝他方の神経細胞ユニット２０
への入力信号を伝達する信号線と、学習プロセスにおけ
る誤差信号を伝達する信号線とを必要とする。従って、
数多くの神経細胞ユニットを用いたニューラルネットワ
ークを構築する場合、神経細胞ユニット間の信号線の数
は、膨大な量となってしまう。例えば、１０個の神経細
胞ユニットと１０個の神経細胞ユニットとを相互に結合
する場合であっても、単純計算で、数百本の信号線が必
要となる。まして、誤差の計算に使用する結合係数の保
存位置によっては、さらに、２倍、３倍の量の信号線が
必要となってしまう。

【０１１８】しかして、本実施例では、神経細胞ユニッ
ト２０間の誤差信号については、図１０ないし図１３に
示した演算を行った結果を、誤差信号として伝達させる
ようにする。この場合、結合係数は１つ先の層（図３で
いえば、１つ右側の層）に属する神経細胞ユニット２０
内に保存しておくようにする。すると、神経細胞ユニッ
ト２０間の誤差信号の授受は図１０ないし図１３に示し
た処理を終えたものとなり、２つの神経細胞ユニット２
０間に必要な信号線の数は、正負の誤差信号用に、フィ
ードフォワードプロセスの信号を含めて３本となり、非
常に使いやすいものとなる。

【０１１９】さらには、このような誤差信号の出力につ
いて、他の層の神経細胞ユニットに伝達する前に(13)式
の演算を施すことにより、複数の正負の誤差信号を各々
１本ずつにまとめることができる。(13)式から判るよう
に、複数の誤差信号は伝達されると、直ぐに、ＯＲ演算
が実行されるものである。よって、誤差信号をワイヤー
ドＯＲすることにより、容易にまとめられる。ワイヤー
ドＯＲによりまとめられた多くの神経細胞ユニットから
の誤差信号線は、最終的には、正負の２本となり、誤差
信号の入力信号線を非常に簡略化することができる。

【０１２０】さらに、時分割伝達方式を利用することに
より、誤差信号の出力信号線も簡略化させることができ
る。即ち、１組の神経細胞ユニット間の結合に必要な信
号線の数は、前述した通り、最低３本であるが、その３
種類の信号をある時間間隔毎に切換えて同じ１本の信号
線で伝達させればよい。これは、信号の種類毎にメモリ
を用意しておき、ある時間間隔で、順番に、「信号を伝
達する（又は、メモリから信号を読出す）」動作と、
「信号をメモリに蓄える」動作とを繰返すことで実現で
きる。加えて、上記のワイヤードＯＲ方式を併用するこ
とにより、いわゆる「バス」の概念を導入でき、ネット
ワーク内部における神経細胞ユニット間の信号線の結線
数を飛躍的に減らせるものとなる。

【０１２１】以上のアルゴリズムに基づく本実施例の回
路構成は、前述した実施例の図２０ないし図２２に示し
たものと同じく構成される。これに加え、本実施例で
は、図２１の回路中に示したゲート回路４８をワイヤー
ドＯＲ構成の誤差信号入力手段として各神経細胞ユニッ
ト２０の外に置くことで、各神経細胞ユニット間の結線
数を低減させることができるように構成したものであ
る。ワイヤードＯＲ構成は、図４９に示すように各誤差
信号（図中、正の誤差信号をＧＰ、負の誤差信号をＧＭ
で示す）４３，４４の出力にバスバッファ１８１，１８
２を用いることにより容易に実現できる。本実施例によ
れば、１個の神経細胞ユニット２０への誤差信号の入力
線は、誤差信号が逆伝播してくる神経細胞ユニットの数
に関係なく、１８３，１８４で示すように正負用の２本
にすることができる。

【０１２２】さらに、図５０に示すように、各神経細胞
ユニット２０においてその神経細胞ユニット２０が出力
する正負各々の誤差信号を記憶しておくメモリ（記憶手
段）１８５，１８６と、これらのメモリ１８５，１８６
の信号を選択切換えする切換え手段１８７とを設けれ
ば、各神経細胞ユニット２０間の結合に必要な誤差信号
用の信号線を１８８に示すように１本とすることができ
る。

【０１２３】即ち、基準パルス１個分のフィードフォワ
ードプロセスと学習プロセスとが終了した時、図２０中
に示したゲート回路４８により正負各々の誤差信号が生
成され、メモリ１８５，１８６に保存される。ついで、
切換え手段１８７によりメモリ１８５と信号線１８８と
を接続し、メモリ１８５の内容を読出すことにより、正
の誤差信号が出力される。同様に、切換え手段１８７に
よりメモリ１８６と信号線１８８とを接続し、メモリ１
８６の内容を読出すことにより、負の誤差信号が出力さ
れる。切換え手段１８７によるメモリ１８５，１８６の
切換え順は適宜でよい。また、切換え手段１８７の制御
とメモリ１８５，１８６のアクセス制御とは、図示しな
い外部コントローラ等により容易になし得る。

【０１２４】このような１個の神経細胞ユニット２０か
ら誤差信号を伝達する神経細胞ユニットは一般に複数で
あるので、正の誤差信号（又は、負の誤差信号）も複数
となる。そこで、本実施例では図５１に示すように誤差
信号出力手段１８９において、正の誤差信号出力段に複
数のメモリ（記憶手段）１９０とその何れかを選択して
伝達制御手段となる切換え手段１９１とを設け、信号線
１９２に接続し、同様に、負の誤差信号出力段に複数の
メモリ（記憶手段）１９３とその何れかを選択して伝達
制御手段となる切換え手段１９４とを設け、信号線１９
５に接続する。メモリ１９０，１９３には図２０に示し
た回路中のゲート回路４２により格納された誤差信号が
格納される。その後、誤差信号を入力すべき神経細胞ユ
ニット２０毎に、切換え手段１９１，１９４を制御する
ことで、信号線１９２又は１９５から、入力されるべき
神経細胞ユニットに合致した誤差信号を出力させること
ができる。

【０１２５】この際、切換え手段１９１，１９４の出力
側に図５２に示すようにバスバッファ１８１，１８２を
設けることにより、この場合もワイヤードＯＲの処理が
可能となり、神経細胞ユニット間の結合にバスを用いる
ことができる。つまり、誤差信号の伝達のために各神経
細胞ユニット２０に要する信号線は、１８３，１８４の
組と１９２，１９５の組とで示すように入出力側で各々
２本ずつで済み、結線数が大幅に減少する。

【０１２６】一方、図５０において、入力信号入力手段
１９９として、神経細胞ユニット２０への入力信号を保
存しておくメモリ１９６も設けることにより、入力信号
用の信号線１９７と誤差信号用の信号線１８８とを時分
割で共用できる。この場合には、切換え手段１９８を設
けることにより、前述したような時分割処理が可能とな
る。

【０１２７】なお、本発明の構成は上述した実施例に例
示したものに限らず、さらには、一部をコンピュータな
どの計算装置を用いてソフトウエアにより実行するよう
にしてもよい。

【０１２８】

【発明の効果】本発明は、上述したように構成したの
で、請求項１ないし３記載の発明によれば、入力信号や
出力信号を扱うフォワードプロセスと、出力誤差信号や
入力誤差信号を扱う学習プロセスとで、信号切換え手段
によりシリアルな切換えを行うことで、神経細胞模倣素
子間の結線を共用でき、よって、プロセス別の結線を要
せず、必要とする結線数を減らすことができるものであ
る。

【０１２９】同様に、請求項４ないし９記載の発明によ
れば、正負２種類の誤差信号を扱う学習プロセスにおい
て、誤差信号を時分割で出力し、又は、並列信号に逆変
換させて入力させることにより、別の結線とすることな
く、１本の結線で誤差信号を共用でき、さらに、入力信
号や出力信号を扱うフォワードプロセスを考慮すると、
学習プロセスとで、信号切換え手段によりシリアルな切
換えを行うことにより、神経細胞模倣素子間の１本の結
線を共用することができるため、プロセス別の結線を要
せず、必要とする結線数を減らすことが可能となる。

【０１３０】請求項１０ないし１２記載の発明によれ
ば、共通なバスを通して互いに結合させることで、結線
数の少ないネットワークを構成できる上に、入出力用結
線と正負２種類の誤差信号用結線とで少なくとも２本を
共用させることにより、一層、結線数の少ないものとな
る。特に、請求項１１，１２記載の発明のように、各信
号処理手段が前段の信号処理手段に対する結合係数値と
後段の信号処理手段に対する結合係数値とを保持したメ
モリを有する２つの結合係数可変回路を有するので、学
習プロセスにおいて、出力前に誤差信号と結合係数値と
を演算する必要がなく、誤差信号を出力する信号処理手
段とその誤差信号を入力する信号処理手段との関係を１
対複数とすることができ、学習プロセスの処理時間を短
縮させつつ、共通バスを通しての誤差信号の出力が可能
で必要な結線数を減らすことができる。

【０１３１】このようにこれらの請求項１ないし１２記
載の発明によれば、信号処理手段間の結線を共用化した
ので、結線数を減らしたネットワークの構築が可能とな
る。

【０１３２】また、請求項１３又は１４記載の発明によ
れば、メモリを有して出力信号及び正負２種類の誤差信
号の各々を時分割出力する信号出力手段を信号処理手段
に設けて、各信号処理手段の入出力を時分割で行わせる
ことにより、各信号処理手段間をバスで結合させること
ができ、各信号処理手段間に要する結線数を減らすこと
ができ、よって、共通なバスを通して互いに結合させる
ことで、結線数の少ないネットワークを構成できる。こ
のように請求項１３又は１４記載の発明によれば、共通
の結線を設置して、その結線を共用することで、交線の
ない状態で結線数を減らしたネットワークの構築が可能
となる。

【０１３３】一方、請求項１５又は１６記載の発明によ
れば、メモリと論理和回路とを有して時分割入力される
信号の論理和を演算する信号入力手段を信号処理手段に
設け、又は、メモリを有して出力信号及び正負２種類の
誤差信号の各々を時分割出力する信号出力手段を信号処
理手段に設けて、各信号処理手段の入出力を時分割で行
わせることにより、各信号処理手段間をバスで結合させ
ることができ、各信号処理手段間に要する結線数を減ら
すことができる。特に、請求項１７，１８記載の発明の
ように、各信号処理手段が前段の信号処理手段に対する
結合係数値と後段の信号処理手段に対する結合係数値と
を保持したメモリを有する２つの結合係数可変回路を有
するので、学習プロセスにおいて、出力前に誤差信号と
結合係数値とを演算する必要がなく、誤差信号を出力す
る信号処理手段とその誤差信号を入力する信号処理手段
との関係を１対複数とすることができ、学習プロセスの
処理時間を短縮させつつ、共通バスを通しての誤差信号
の出力が可能で必要な結線数を減らすことができる。結
局、これらの請求項１５ないし１８記載の発明によれ
ば、一部の手段、例えば論理和を演算する信号処理手段
を共用化したので、結線数を減らしたネットワークの構
築が可能となる。

【０１３４】さらに、請求項１９ないし２２記載の発明
によれば、自己学習機能を含めて神経細胞網の機能をハ
ードウエア上で並列的に行わせることができ、自己学習
機能が発揮され、従来のコンピュータシミュレーション
のシリアル処理による計算に比べ処理速度が著しく向上
する。この時、デジタル回路構成により動作は確実なも
のとなる。特に、信号処理手段間の誤差信号の授受につ
いて、誤差信号と結合係数との論理演算した結果なる誤
差信号を伝達させるようにしたので、２つの信号処理手
段間に必要な信号線としては誤差信号用が２本となるた
め、入出力信号用を含めて最低限の３本に抑えることが
でき、ネットワークを構成する上での各信号処理手段間
に必要な信号線の本数が減り、簡素で使いやすいものと
なる。加えて、複数の信号処理手段からの誤差信号をワ
イヤードＯＲさせた誤差信号入力手段を通して入力させ
ることにより、誤差信号入力用の信号線は逆伝播される
信号処理手段の個数に関係なく正負用の２本で済むもの
となる。また、誤差信号出力手段において記憶手段とと
もに伝達制御手段を設けることにより、１つの信号処理
手段から複数の信号処理手段に対して誤差信号を出力す
るために、信号線を時分割で共用でき、必要な信号線の
本数が減る。入力信号入力手段においても記憶手段とと
もに伝達制御手段を設けることにより、３種類の信号を
２本の信号線の切換えにより共用でき、必要な信号線の
本数が大幅に減るものとなる。

【図面の簡単な説明】

【図１】請求項１ないし３記載の発明の一実施例の要旨
を示すもので、(ａ)はブロック図、(ｂ)は第１信号切換
え装置の回路図、(ｃ)は第２信号切換え装置の回路図で
ある。

【図２】既提案例における基本的な信号処理を行なうた
めの論理回路図である。

【図３】ネットワーク構成例を示す模式図である。

【図４】論理演算例を示すタイミングチャートである。

【図５】論理演算例を示すタイミングチャートである。

【図６】論理演算例を示すタイミングチャートである。

【図７】論理演算例を示すタイミングチャートである。

【図８】論理演算例を示すタイミングチャートである。

【図９】論理演算例を示すタイミングチャートである。

【図１０】論理演算例を示すタイミングチャートであ
る。

【図１１】論理演算例を示すタイミングチャートであ
る。

【図１２】論理演算例を示すタイミングチャートであ
る。

【図１３】論理演算例を示すタイミングチャートであ
る。

【図１４】論理演算例を示すタイミングチャートであ
る。

【図１５】論理演算例を示すタイミングチャートであ
る。

【図１６】論理演算例を示すタイミングチャートであ
る。

【図１７】論理演算例を示すタイミングチャートであ
る。

【図１８】論理演算例を示すタイミングチャートであ
る。

【図１９】論理演算例を示すタイミングチャートであ
る。

【図２０】各部の構成例を示す論理回路図である。

【図２１】各部の構成例を示す論理回路図である。

【図２２】各部の構成例を示す論理回路図である。

【図２３】各部の構成例を示す論理回路図である。

【図２４】変形例を示す論理回路図である。

【図２５】変形例を示す論理回路図である。

【図２６】異なる構成例を示す回路図である。

【図２７】さらに異なる構成例を示す回路図である。

【図２８】回路図である。

【図２９】回路図である。

【図３０】別の構成例を示すブロック図である。

【図３１】フォワードプロセスにおける処理を示すフロ
ーチヤートである。

【図３２】学習プロセスにおける処理を示すフローチヤ
ートである。

【図３３】ニユーロンの前後関係を示す模式図である。

【図３４】ニユーロンの前後関係を示す模式図である。

【図３５】さらに別の構成例を示すブロック図である。

【図３６】別の構成例を示すブロック図である。

【図３７】ネットワーク構造の変形例を示す概念図であ
る。

【図３８】ネットワーク構造の異なる変形例を示す概念
図である。

【図３９】フォワードプロセスと学習プロセスとの結線
状態を示す配線図である。

【図４０】請求項４記載の発明の構成例を示す回路図で
ある。

【図４１】請求項５記載の発明の構成例を示す回路図で
ある。

【図４２】請求項６ないし９記載の発明の構成例を示す
ブロック図である。

【図４３】第１信号切換え装置の回路図である。

【図４４】第２信号切換え装置の回路図である。

【図４５】請求項１０ないし１８記載の発明の一実施例
を示す回路図である。

【図４６】回路図である。

【図４７】結線状態を示す模式図である。

【図４８】階層構造に対する結線状態を示す模式図であ
る。

【図４９】請求項１９記載の発明対応の一実施例を示す
ブロック図である。

【図５０】請求項２１記載の発明対応の一実施例を示す
ブロック図である。

【図５１】請求項２０記載の発明対応の一実施例を示す
ブロック図である。

【図５２】請求項２０記載の発明対応の一実施例を示す
ブロック図である。

【図５３】従来例を示すニューラルネットワーク構成の
概念図である。

【図５４】その１つのユニット構成を示す概念図であ
る。

【図５５】シグモイド関数を示すグラフである。

【図５６】１つのユニットの具体的構成を示す回路図で
ある。

【図５７】デジタル構成例を示すブロック図である。

【図５８】その一部の回路図である。

【図５９】異なる一部の回路図である。

【符号の説明】

２０神経細胞模倣素子２６メモリ２８結合係数可変回路３８，３９入力誤差信号４２誤差信号出力手段４３，４４出力誤差信号４５，４６入力誤差信号５０結合係数生成回路９９信号切換え手段（＝第１信号切換え手
段）１００信号切換え手段（＝第２信号切換え手
段）１０３出力信号１０４入力信号１０５，１０６出力誤差信号１０７，１０８入力誤差信号１１８誤差信号出力手段１２３誤差信号入力手段１２９信号切換え手段（＝第１信号切換え手
段）１３０信号切換え手段（＝第２信号切換え手
段）１３１出力信号１３２入力信号１４０メモリ１４１結合係数可変回路１４４バス１４５，１４６結線１５０，１５１メモリ１５２，１５３論理和回路１５４，１５５信号入力手段１５６メモリ１５９信号出力手段１６０，１６１メモリ１６２，１６３論理和回路１６４，１６５信号入力手段１６６，１６７メモリ１７１信号出力手段１８１，１８２ワイヤードＯＲ１８９誤差信号出力手段１９０記憶手段１９１伝達制御手段１９３記憶手段１９４伝達制御手段１９６記憶手段１９８伝達制御手段１９９入力信号入力手段

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号特願平3−100236 (32)優先日平３(1991)５月２日 (33)優先権主張国日本（ＪＰ） (31)優先権主張番号特願平3−109077 (32)優先日平３(1991)５月14日 (33)優先権主張国日本（ＪＰ） (72)発明者本村修二東京都大田区中馬込１丁目３番６号株式会社リコー内 (72)発明者竹平修東京都大田区中馬込１丁目３番６号株式会社リコー内 (72)発明者矢野隆志東京都大田区中馬込１丁目３番６号株式会社リコー内

Claims

【特許請求の範囲】

【請求項１】結合係数可変回路とこの結合係数可変回
路の可変結合係数値を教師信号に対する誤差信号に基づ
いて生成する結合係数生成回路とを有する自己学習回路
を付設したデジタル論理回路による神経細胞模倣素子よ
りなる信号処理手段を設け、この信号処理手段の入力側
に信号処理手段への入力信号と信号処理手段からの出力
誤差信号とを切換える信号切換え手段を設けたことを特
徴とする信号処理装置。
【請求項２】結合係数可変回路とこの結合係数可変回
路の可変結合係数値を教師信号に対する誤差信号に基づ
いて生成する結合係数生成回路とを有する自己学習回路
を付設したデジタル論理回路による神経細胞模倣素子よ
りなる信号処理手段を設け、この信号処理手段の出力側
に信号処理手段からの出力信号と信号処理手段への入力
誤差信号とを切換える信号切換え手段を設けたことを特
徴とする信号処理装置。
【請求項３】結合係数可変回路とこの結合係数可変回
路の可変結合係数値を教師信号に対する誤差信号に基づ
いて生成する結合係数生成回路とを有する自己学習回路
を付設したデジタル論理回路による神経細胞模倣素子よ
りなる複数の信号処理手段を設け、各信号処理手段の入
力側に信号処理手段への入力信号と信号処理手段からの
出力誤差信号とを切換える第１信号切換え手段を設け、
各信号処理手段の出力側に信号処理手段からの出力信号
と信号処理手段への入力誤差信号とを切換える第２信号
切換え手段を設け、これらの第１信号切換え手段と第２
信号切換え手段とを有する前記信号処理手段を網状に接
続したことを特徴とする信号処理装置。
【請求項４】結合係数可変回路とこの結合係数可変回
路の可変結合係数値を教師信号に対する誤差信号に基づ
いて生成する結合係数生成回路とを有する自己学習回路
を付設したデジタル論理回路による神経細胞模倣素子よ
りなる信号処理手段を設け、正負２種類の誤差信号を時
分割出力する誤差信号出力手段をこの信号処理手段に設
けたことを特徴とする信号処理装置。
【請求項５】結合係数可変回路とこの結合係数可変回
路の可変結合係数値を教師信号に対する誤差信号に基づ
いて生成する結合係数生成回路とを有する自己学習回路
を付設したデジタル論理回路による神経細胞模倣素子よ
りなる信号処理手段を設け、時分割入力される正負２種
類の誤差信号を並列信号に変換する誤差信号入力手段を
この信号処理手段に設けたことを特徴とする信号処理装
置。
【請求項６】結合係数可変回路とこの結合係数可変回
路の可変結合係数値を教師信号に対する誤差信号に基づ
いて生成する結合係数生成回路とを有する自己学習回路
を付設したデジタル論理回路による神経細胞模倣素子よ
りなる複数の信号処理手段を設け、正負２種類の誤差信
号を時分割出力する誤差信号出力手段と、時分割入力さ
れる正負２種類の誤差信号を並列信号に変換する誤差信
号入力手段とを各信号処理手段に設け、これらの誤差信
号出力手段と誤差信号入力手段とを有する前記信号処理
手段を網状に接続したことを特徴とする信号処理装置。
【請求項７】信号処理手段の入力側に信号処理手段へ
の入力信号と誤差信号出力手段から出力される出力誤差
信号とを切換える信号切換え手段を設けたことを特徴と
する請求項４記載の信号処理装置。
【請求項８】信号処理手段の出力側に信号処理手段か
らの出力信号と誤差信号入力手段へ入力される入力誤差
信号とを切換える信号切換え手段を設けたことを特徴と
する請求項５記載の信号処理装置。
【請求項９】結合係数可変回路とこの結合係数可変回
路の可変結合係数値を教師信号に対する誤差信号に基づ
いて生成する結合係数生成回路とを有する自己学習回路
を付設したデジタル論理回路による神経細胞模倣素子よ
りなる複数の信号処理手段を設け、各信号処理手段に正
負２種類の誤差信号を時分割出力する誤差信号出力手段
と、時分割入力される正負２種類の誤差信号を並列信号
に変換する誤差信号入力手段とを設け、各信号処理手段
の入力側に信号処理手段への入力信号と誤差信号出力手
段から出力される出力誤差信号とを切換える第１信号切
換え手段を設け、各信号処理手段の出力側に信号処理手
段からの出力信号と誤差信号入力手段へ入力される入力
誤差信号とを切換える第２信号切換え手段を設け、これ
らの第１信号切換え手段と第２信号切換え手段とを有す
る前記信号処理手段を網状に接続したことを特徴とする
信号処理装置。
【請求項１０】結合係数可変回路とこの結合係数可変
回路の可変結合係数値を教師信号に対する誤差信号に基
づいて生成する結合係数生成回路とを有する自己学習回
路を付設したデジタル論理回路による神経細胞模倣素子
よりなる複数の信号処理手段を設け、メモリを有して出
力信号及び正負２種類の誤差信号の各々を時分割出力す
る信号出力手段と、メモリと論理和回路とを有して時分
割入力される信号の論理和を演算する信号入力手段とを
各信号処理手段に設け、全ての信号処理手段間又は一部
の信号処理手段間を共通なバスにより結合し、バスに対
する入出力信号用結線と正負２種類の誤差信号用結線と
の内の少なくとも２本を時分割により共用させたことを
特徴とする信号処理装置。
【請求項１１】結合係数可変回路とこの結合係数可変
回路の可変結合係数値を教師信号に対する誤差信号に基
づいて生成する結合係数生成回路とを有する自己学習回
路を付設したデジタル論理回路による神経細胞模倣素子
よりなる複数の信号処理手段を設け、前段の信号処理手
段に対する結合係数値と後段の信号処理手段に対する結
合係数値とを保持したメモリを有する２つの前記結合係
数可変回路を各信号処理手段に設け、メモリを有して出
力信号及び正負２種類の誤差信号の各々を時分割出力す
る信号出力手段を信号処理手段に設けたことを特徴とす
る信号処理装置。
【請求項１２】前段の信号処理手段に対する結合係数
値と後段の信号処理手段に対する結合係数値とを保持し
たメモリを有する２つの前記結合係数可変回路を各信号
処理手段に設けたことを特徴とする請求項１０記載の信
号処理装置。
【請求項１３】結合係数可変回路とこの結合係数可変
回路の可変結合係数値を教師信号に対する誤差信号に基
づいて生成する結合係数生成回路とを有する自己学習回
路を付設したデジタル論理回路による神経細胞模倣素子
よりなる複数の信号処理手段を設け、メモリを有して出
力信号及び正負２種類の誤差信号の各々を時分割出力す
る信号出力手段と、メモリと論理和回路とを有して時分
割入力される信号の論理和を演算する信号入力手段とを
各信号処理手段に設け、全ての信号処理手段間又は一部
の信号処理手段間を共通なバスにより結合したことを特
徴とする信号処理装置。
【請求項１４】前段の信号処理手段に対する結合係数
値と後段の信号処理手段に対する結合係数値とを保持し
たメモリを有する２つの前記結合係数可変回路を各信号
処理手段に設けたことを特徴とする請求項１３記載の信
号処理装置。
【請求項１５】結合係数可変回路とこの結合係数可変
回路の可変結合係数値を教師信号に対する誤差信号に基
づいて生成する結合係数生成回路とを有する自己学習回
路を付設したデジタル論理回路による神経細胞模倣素子
よりなる信号処理手段を設け、メモリと論理和回路とを
有して時分割入力される信号の論理和を演算する信号入
力手段を信号処理手段に設けたことを特徴とする信号処
理装置。
【請求項１６】結合係数可変回路とこの結合係数可変
回路の可変結合係数値を教師信号に対する誤差信号に基
づいて生成する結合係数生成回路とを有する自己学習回
路を付設したデジタル論理回路による神経細胞模倣素子
よりなる信号処理手段を設け、メモリを有して出力信号
及び正負２種類の誤差信号の各々を時分割出力する信号
出力手段を信号処理手段に設けたことを特徴とする信号
処理装置。
【請求項１７】結合係数可変回路とこの結合係数可変
回路の可変結合係数値を教師信号に対する誤差信号に基
づいて生成する結合係数生成回路とを有する自己学習回
路を付設したデジタル論理回路による神経細胞模倣素子
よりなる複数の信号処理手段を設け、前段の信号処理手
段に対する結合係数値と後段の信号処理手段に対する結
合係数値とを保持したメモリを有する２つの前記結合係
数可変回路を各信号処理手段に設け、メモリと論理和回
路とを有して時分割入力される信号の論理和を演算する
信号入力手段を信号処理手段に設けたことを特徴とする
信号処理装置。
【請求項１８】結合係数可変回路とこの結合係数可変
回路の可変結合係数値を教師信号に対する誤差信号に基
づいて生成する結合係数生成回路とを有する自己学習回
路を付設したデジタル論理回路による神経細胞模倣素子
よりなる信号処理手段を設け、前段の信号処理手段に対
する結合係数値と後段の信号処理手段に対する結合係数
値とを保持したメモリを有する２つの前記結合係数可変
回路を各信号処理手段に設け、メモリを有して出力信号
及び正負２種類の誤差信号の各々を時分割出力する信号
出力手段を信号処理手段に設けたことを特徴とする信号
処理装置。
【請求項１９】結合係数可変回路とこの結合係数可変
回路の可変結合係数値を教師信号に対する誤差信号に基
づいて生成する結合係数生成回路とを有する自己学習回
路を付設したデジタル論理回路による神経細胞模倣素子
よりなる信号処理手段を設け、誤差信号と前記結合係数
との論理演算により得られた誤差信号を出力する誤差信
号出力手段を設けるとともに、信号処理手段へ入力させ
る複数の信号処理手段からの誤差信号をワイヤードＯＲ
させた誤差信号入力手段を設けたことを特徴とする信号
処理装置。
【請求項２０】誤差信号出力手段に誤差信号を記憶す
る記憶手段と記憶された誤差信号の伝達を制御する伝達
制御手段とを有することを特徴とする請求項１９記載の
信号処理装置。
【請求項２１】入力信号入力手段に入力信号を記憶す
る記憶手段と記憶された入力信号の伝達を制御する伝達
制御手段とを有することを特徴とする請求項２０記載の
信号処理装置。
【請求項２２】複数の信号処理手段を網状に接続した
ことを特徴とする請求項１９，２０又は２１記載の信号
処理装置。