JPH05114690A - Semiconductor device - Google Patents
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- JPH05114690A JPH05114690A JP21330791A JP21330791A JPH05114690A JP H05114690 A JPH05114690 A JP H05114690A JP 21330791 A JP21330791 A JP 21330791A JP 21330791 A JP21330791 A JP 21330791A JP H05114690 A JPH05114690 A JP H05114690A
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- H01L2924/19107—Disposition of discrete passive components off-chip wires
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置、特に、高
周波帯域で使用される半導体装置の、半導体チップに形
成されている回路と入出力配線の間のインピーダンスを
整合する手段に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a means for matching impedance between a circuit formed on a semiconductor chip and input / output wiring of a semiconductor device used in a high frequency band. ..
【０００２】[0002]
【従来の技術】従来から、半導体装置、特に、高周波帯
域で使用される半導体装置において、半導体チップに形
成された回路とこの半導体チップをマウントするパッケ
ージの入出力配線の間のインピーダンスを整合して、イ
ンピーダンスの不整合による信号の反射を低減し、信号
の効率的な伝送を実現するため、半導体チップの裏面と
パッケージの入出力配線の間を電気的に接続し、半導体
チップに接地電位を与え、あるいは、適宜のインピーダ
ンスを接続することが考えられた。2. Description of the Related Art Conventionally, in a semiconductor device, particularly in a semiconductor device used in a high frequency band, impedance between a circuit formed on a semiconductor chip and an input / output wiring of a package mounting the semiconductor chip is matched. , In order to reduce signal reflection due to impedance mismatch and realize efficient signal transmission, the back side of the semiconductor chip and the package input / output wiring are electrically connected and the ground potential is applied to the semiconductor chip. Alternatively, it was considered to connect an appropriate impedance.
【０００３】このように、半導体チップとこの半導体チ
ップをマウントするパッケージの入出力配線の間のイン
ピーダンスを整合する手段の一例として、半導体チップ
がマウントされるダイマウント部と、外部リードの間を
ワイヤーボンディングによって接続し、外部で接地し、
あるいは、適宜のインピーダンスを接続する方法があ
る。As an example of means for matching the impedance between the semiconductor chip and the input / output wiring of the package for mounting the semiconductor chip, a wire is provided between the die mount portion on which the semiconductor chip is mounted and the external lead. Connect by bonding, ground externally,
Alternatively, there is a method of connecting an appropriate impedance.
【０００４】図３（Ａ）、（Ｂ）は、従来の半導体装置
の説明図である。図３（Ａ）は従来の半導体装置の平面
図、図３（Ｂ）は図３（Ａ）の断面図である。3A and 3B are explanatory views of a conventional semiconductor device. 3A is a plan view of a conventional semiconductor device, and FIG. 3B is a sectional view of FIG.
【０００５】この図において、２１は第１のセラミック
枠体、２１1 は開口、２１2 は貫通導電体、２１3 、２
１4 、２１5 はメタライズ配線層、２１6 はシールドメ
タライズ層、２１7 、２１8 、２１9 はボンディングワ
イヤ、２２は第２のセラミック枠体、２２1 は開口、２
２2 は貫通導電体、２２3 はメタライズ層、２３は導電
性底板、２４はダイマウント部、２５は半導体チップ、
２６は外部リードである。In this figure, 21 is a first ceramic frame, 21 1 is an opening, 21 2 is a penetrating conductor, 21 3 and 2
1 4 and 21 5 are metallized wiring layers, 21 6 is a shield metallized layer, 21 7 , 21 8 and 21 9 are bonding wires, 22 is a second ceramic frame, 22 1 is an opening, 2
2 2 is a penetrating conductor, 22 3 is a metallized layer, 23 is a conductive bottom plate, 24 is a die mount part, 25 is a semiconductor chip,
Reference numeral 26 is an external lead.
【０００６】従来の半導体集積回路装置においては、こ
の図に示されているように、開口２１1 、貫通導電体２
１2 、メタライズ配線層２１3 、２１4 、２１5 、シー
ルドメタライズ層２１6 を有する第１のセラミック枠体
２１と、開口２２1 、貫通導電体２２2 、メタライズ層
２２3 を有する第２のセラミック枠体２２を重ねて接着
し、その底をＣｕ等の熱伝導性が良好な導電性底板２３
で閉じるように接着し、この導電性底板２３の上に、こ
の導電性底板２３と集積回路チップ２５の熱膨張係数の
差を吸収するためのＭｏ、ＣｕＷ等のダイマウント部２
４を金属ろうによって接着し、このダイマウント部２４
の上に半導体チップ２５を金属ろうによって固着した
後、半導体チップ２５の上面に形成されている接続用パ
ッドと、第１のセラミック枠板２１の上のメタライズ配
線層２１3 、２１5 の間を、ボンディングワイヤ、２１
7、２１8 によって接続して、信号回路や電源回路を形
成している。In the conventional semiconductor integrated circuit device, as shown in this figure, the opening 21 1 and the through conductor 2 are provided.
1 2 , a first ceramic frame body 21 having metallization wiring layers 21 3 , 21 4 , 21 5 and a shield metallization layer 21 6, and a second ceramic frame body 21 having an opening 22 1 , a through conductor 22 2 , and a metallization layer 22 3. The ceramic frame 22 is overlaid and adhered, and the bottom thereof is a conductive bottom plate 23 such as Cu having good thermal conductivity.
And a die mount portion 2 of Mo, CuW or the like for absorbing the difference in thermal expansion coefficient between the conductive bottom plate 23 and the integrated circuit chip 25 on the conductive bottom plate 23.
4 is bonded with a metal braze, and the die mount portion 24
After the semiconductor chip 25 is fixed to the upper surface of the semiconductor chip 25 with a metal braze, the connection pads formed on the upper surface of the semiconductor chip 25 and the metallized wiring layers 21 3 and 21 5 on the first ceramic frame plate 21 are separated. , Bonding wire, 21
7 and 21 8 are connected to form a signal circuit and a power supply circuit.
【０００７】なお、貫通導電体２１2 、２２2 は、第１
セラミック枠体２１、および、第２セラミック枠体２２
にスルーホールを設け、このスルーホール内に導電性の
メッキを施すことによって形成され、第１セラミック枠
体２１、第２セラミック枠体２２の上下の間の電気的接
続を得ている。The penetrating conductors 21 2 and 22 2 are formed of the first
Ceramic frame 21 and second ceramic frame 22
A through hole is formed in the through hole, and conductive plating is applied to the through hole to obtain an electrical connection between the upper and lower sides of the first ceramic frame body 21 and the second ceramic frame body 22.
【０００８】また、メタライズ配線層２１3 、２１4 、
２１5 の表面、および、ダイマウント部２４の表面はＡ
ｕ線によるワイヤボンディングを可能にするためＡｕメ
ッキされている。The metallized wiring layers 21 3 , 21 4 ,
21 5 of the surface, and the surface of the die mount portion 24 A
It is Au-plated to enable wire bonding with u-line.
【０００９】そして、パッケージに汎用性を持たせる、
種々の半導体チップを収容できるようにするため、外部
リード２６は貫通導電体等によって他の配線層等と予め
接続されることなく、電気的に独立して形成されてい
る。[0009] And, to give the package versatility,
In order to accommodate various semiconductor chips, the external leads 26 are formed electrically independently without being connected in advance to another wiring layer or the like by a penetrating conductor or the like.
【００１０】この半導体装置においては、第１のセラミ
ック枠体２１の上の、外部リードに接続される信号ある
いは電源用メタライズ配線層の間に、シールドメタライ
ズ層２１6 が形成され、貫通導電体２１2 を介して導電
性底板２３に接続されていて、各メタライズ配線層の間
をシールドしている。[0010] In this semiconductor device, on the first ceramic frame body 21, between the signal or the power supplying metallized wiring layer connected to the external lead, the shield metallization layer 21 6 is formed, through a conductor 21 It is connected to the conductive bottom plate 23 via 2 and shields between the metallized wiring layers.
【００１１】なお、このシールドメタライズ層２１6 は
図示されているように短く、第２のセラミック枠体２２
によって覆われている。The shield metallization layer 21 6 is short as shown in the drawing, and the second ceramic frame 22
Is covered by.
【００１２】この半導体装置においては、インピーダン
スを整合する手段として、半導体チップ２５の裏面が接
続されているダイマウント部２４と、外部で接地される
外部リード２６に接続されるメタライズ配線層２１4 の
間をボンディングワイヤ２１ 9 によって接続する構造を
採用している。In this semiconductor device, the impedance
As a means for aligning
Externally grounded to the die mount 24 that is connected
Metallized wiring layer 21 connected to external leads 26Fourof
Bonding wire 21 between 9Structure to connect by
It is adopted.
【００１３】上記のように全ての配線を完了した後、第
２のセラミック枠体２２のメタライズ層２２3 の上に、
セラミック、金属等からなる蓋体を接着して半導体チッ
プ２５とメタライズ配線層等を気密封止する。第２のセ
ラミック枠体２２の貫通導電体２２2 は金属蓋体と第１
のセラミック枠体の間の電気的接続を得るために形成さ
れている。After completing all the wiring as described above, on the metallized layer 22 3 of the second ceramic frame 22,
A lid made of ceramic, metal or the like is adhered to hermetically seal the semiconductor chip 25 and the metallized wiring layer. Through conductor 22 2 of the second ceramic frame body 22 and the metal lid first
Formed to obtain an electrical connection between the ceramic frames.
【００１４】[0014]
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置には下記の問題点がある。 １．ダイマウント部２４に半導体チップ２５を半田によ
って固着する際、半田が溶融している間に半導体チップ
２５を水平方向に振動させて固着面のボイドを排除する
が、そのとき、半田が流れて拡がり、ダイマウント部２
４のＡｕメッキ層を覆うため、この上にＡｕ線をワイヤ
ボンディングすることが不可能になる。However, the conventional semiconductor device described above has the following problems. 1. When the semiconductor chip 25 is fixed to the die mount portion 24 with solder, the semiconductor chip 25 is vibrated in the horizontal direction while the solder is melted to eliminate voids on the fixing surface. At that time, the solder flows and spreads. , Die mount 2
Since the Au plating layer 4 is covered, it becomes impossible to wire bond the Au wire thereon.
【００１５】２．半導体装置用パッケージは汎用の画一
規格であるため、半導体チップ２５が高性能化に伴って
大型化した場合、半導体チップ２５の周囲に露出するダ
イマウント部２４の面積が小さくなり、この部分にワイ
ヤーボンディングを行うことが困難になる。2. Since the semiconductor device package is a general-purpose standard, when the semiconductor chip 25 becomes larger due to higher performance, the area of the die mount portion 24 exposed around the semiconductor chip 25 becomes smaller. It becomes difficult to perform wire bonding.
【００１６】したがって、半導体チップ２５の回路と第
１のセラミック枠体２１の上のメタライズ配線層に接続
される入出力回路の間のインピーダンス整合をとること
ができなくなる。Therefore, impedance matching cannot be established between the circuit of the semiconductor chip 25 and the input / output circuit connected to the metallized wiring layer on the first ceramic frame 21.
【００１７】本発明は、半導体チップの回路と入出力回
路の間のインピーダンス整合をとるために従来使用して
いた、ダイマウント部と第１のセラミック枠体２１の上
のメタライズ配線層の間を接続するボンディングワイヤ
を廃止し、半導体装置用パッケージに汎用性をもたせた
ままで半導体チップの大型化等に対応することができる
ようにすることを目的とする。According to the present invention, between the die mount portion and the metallized wiring layer on the first ceramic frame 21, which has been conventionally used for impedance matching between the circuit of the semiconductor chip and the input / output circuit. It is an object of the present invention to eliminate the bonding wire to be connected, and to enable the semiconductor device package to have a large versatility while keeping the versatility.
【００１８】[0018]
【課題を解決するための手段】本発明にかかる半導体装
置においては、開口を有するセラミック枠体と、該開口
を閉じるように枠体の底面に接着された導電性の底板
と、該導電性の底板の上にフェイスアップで接着された
半導体チップと、該セラミック枠体の上面に形成された
複数のメタライズ配線層と、該メタライズ配線層に接続
された外部リードと、該セラミック枠体の上面の該複数
のメタライズ配線層の間に形成されたシールドメタライ
ズ層と、該半導体チップの上面の接続パッドと該セラミ
ック枠体の上面に形成された複数のメタライズ配線層の
間を接続するボンディングワイヤを有し、該半導体チッ
プの裏面と特定の外部リードに接続されているメタライ
ズ配線層との間が、該導電性の底板、該セラミック枠体
に形成された貫通導電体、該セラミック枠体の上面に形
成されたシールドメタライズ層を経て電気的に接続さ
れ、該半導体チップに形成されている回路と該メタライ
ズ配線層の間のインピーダンスを整合する構成を採用し
た。In a semiconductor device according to the present invention, a ceramic frame body having an opening, a conductive bottom plate adhered to the bottom surface of the frame body so as to close the opening, and the conductive base plate. A semiconductor chip bonded face-up on the bottom plate, a plurality of metallized wiring layers formed on the upper surface of the ceramic frame, external leads connected to the metallized wiring layer, and an upper surface of the ceramic frame. A shield metallization layer formed between the plurality of metallized wiring layers, and a bonding wire connecting between the connection pads on the upper surface of the semiconductor chip and the plurality of metallized wiring layers formed on the upper surface of the ceramic frame. Between the back surface of the semiconductor chip and the metallized wiring layer connected to a specific external lead, the conductive bottom plate and the through conductor formed on the ceramic frame are provided. Body, are electrically connected through the shield metallization layer formed on the upper surface of the insulating wall, and employs a configuration that matches the impedance between the circuit and the metallized wiring layer formed in the semiconductor chip.
【００１９】また、開口を有するセラミック枠体と、該
開口を閉じるように枠体の底面に接着された導電性の底
板と、該導電性の底板の上にフェイスアップで接着され
た半導体チップと、該セラミック枠体の上面に形成され
た複数のメタライズ配線層と、該メタライズ配線層に接
続された外部リードと、該半導体チップの上面の接続パ
ッドと該セラミック枠体の上面に形成された複数のメタ
ライズ配線層の間を接続するボンディングワイヤを有
し、該半導体チップの裏面と特定の外部リードに接続さ
れているメタライズ配線層との間が、該導電性の底板、
該導電性の底板の上の該セラミック枠体の内側に形成さ
れた導電性部材を経て電気的に接続され、該半導体チッ
プに形成されている回路と該メタライズ配線層の間のイ
ンピーダンスを整合する構成を採用した。Also, a ceramic frame body having an opening, a conductive bottom plate adhered to the bottom surface of the frame body so as to close the opening, and a semiconductor chip bonded face-up on the conductive bottom plate. A plurality of metallized wiring layers formed on the upper surface of the ceramic frame body, external leads connected to the metallized wiring layer, connection pads on the upper surface of the semiconductor chip, and a plurality of metallized wiring layers formed on the upper surface of the ceramic frame body. Having a bonding wire for connecting between the metallized wiring layers, and the conductive bottom plate between the back surface of the semiconductor chip and the metallized wiring layer connected to a specific external lead,
Electrically connected via a conductive member formed inside the ceramic frame on the conductive bottom plate to match impedance between a circuit formed on the semiconductor chip and the metallized wiring layer. Adopted the configuration.
【００２０】[0020]
【作用】従来の半導体装置において、ダイマウント部に
貫通導電体によって接続され、下層のセラミック枠体上
のメタライズ配線層の間に形成され、上層のセラミック
枠体によって覆われていたシールドメタライズ層を、本
発明のように、外部リードに接続されるメタライズ配線
層の近傍まで延長し、ボンディングワイヤ等によって両
者間を接続する手段を採用し、または、ダイマウント部
と接続され、表面に接地専用のメタライズ層を施した別
のセラミック枠体等の導電性部材を採用することによ
り、半導体チップの回路と入出力回路の間のインピーダ
ンス整合をとるために、ダイマウント部と外部リードに
接続されたメタライズ層の間を接続するワイヤーボンデ
ィングを廃止することができ、半導体チップの大型化へ
の対応が可能になり、半導体装置用パッケージに汎用性
を持たせることができる。In the conventional semiconductor device, the shield metallization layer, which is connected to the die mount portion by the through conductor and formed between the metallized wiring layers on the lower ceramic frame body and covered by the upper ceramic frame body, is provided. As in the present invention, a means for extending to the vicinity of the metallized wiring layer connected to the external lead and connecting the two by a bonding wire or the like is adopted, or connected to the die mount portion and the surface is dedicated to grounding. By adopting another conductive member such as a ceramic frame body with a metallized layer, the metallization connected to the die mount part and the external lead is used for impedance matching between the circuit of the semiconductor chip and the input / output circuit. The wire bonding that connects the layers can be eliminated and the semiconductor chip can be made larger. You can have the versatility to a package for a semiconductor device.
【００２１】[0021]
【実施例】以下、本発明の実施例を説明する。 （第１実施例）図１（Ａ）、（Ｂ）は、第１実施例の半
導体装置の説明図である。図１（Ａ）はその平面図、図
１（Ｂ）は図１（Ａ）の断面図である。EXAMPLES Examples of the present invention will be described below. (First Embodiment) FIGS. 1A and 1B are explanatory views of a semiconductor device of the first embodiment. 1A is a plan view thereof, and FIG. 1B is a sectional view of FIG.
【００２２】この図において、１は第１のセラミック枠
体、１1 は開口、１2 は貫通導電体、１3 、１4 、１5
はメタライズ配線層、１6 はシールドメタライズ層、１
7、１8 、１9 はボンディングワイヤ、２は第２のセラ
ミック枠体、２1 は開口、２ 2 は貫通導電体、２3 はメ
タライズ層、３は導電性底板、４はダイマウント部、５
は半導体チップ、６は外部リードである。In this figure, 1 is a first ceramic frame
Body, 11Is an opening, 12Is a through conductor, 131Four1Five
Is a metallized wiring layer, 16Is a shield metallization layer, 1
71819Is a bonding wire, 2 is a second ceramic
Mick frame, 21Is an opening, 2 2Is a through conductor, 23Hame
Talize layer, 3 is a conductive bottom plate, 4 is a die mount part, 5
Is a semiconductor chip, and 6 is an external lead.
【００２３】本実施例の半導体装置は、開口１1 と、貫
通導電体１2 、メタライズ配線層１ 3 、１4 、１5 、シ
ールドメタライズ層１6 を有する第１のセラミック枠体
１の上に、開口２1 と、貫通導電体２2 、メタライズ層
２3 を有する第２のセラミック枠体２を重ねて接着し、
その底をＣｕ等の熱伝導性が良好な導電性底板３で閉じ
るように接着し、この導電性底板３の上に、この導電性
底板３と半導体チップ５の熱膨張係数の差を吸収するＭ
ｏ、ＣｕＷ等のダイマウント部４を金属ろうによって接
着し、このダイマウント部４の上に半導体チップ５を半
田等の金属ろうによって固着した後、半導体チップ５の
上面に形成された接続用パッドと、第１のセラミック枠
体１の上のメタライズ配線層１3 、１5 の間を、ボンデ
ィングワイヤ、１7 、２4 によって接続して、信号回
路、電源回路等を形成している。The semiconductor device of this embodiment has an opening 11And
Conductor 12, Metallized wiring layer 1 31Four1Five, Shi
Shield metallization layer 16First ceramic frame body having
1 on top of opening 21And through conductor 22, Metallized layer
Two3The second ceramic frame 2 having
The bottom is closed with a conductive bottom plate 3 having good thermal conductivity such as Cu
So that it adheres to this conductive bottom plate 3
M for absorbing the difference in thermal expansion coefficient between the bottom plate 3 and the semiconductor chip 5
o Die mount part 4 such as CuW is connected with metal solder
The semiconductor chip 5 on the die mount 4
After fixing with brazing metal such as rice field,
Connection pad formed on the upper surface and the first ceramic frame
Metallized wiring layer 1 on body 131FiveBetween the bond
Wing wire, 17TwoFourConnect by the signal times
Forming a path, a power supply circuit, and the like.
【００２４】なお、メタライズ配線層１3 、１4 、
１5 、シールドメタライズ層１6 の表面はワイヤボンデ
ィングを可能にするためＡｕメッキされている。The metallized wiring layers 1 3 , 1 4 ,
1 5, the surface of the shield metallization layer 1 6 is Au-plated to allow for wire bonding.
【００２５】本実施例の半導体装置が従来の半導体装置
と異なる点は、第１のセラミック枠体１の上の、外部リ
ードに接続される信号あるいは電源用のメタライズ配線
層の間に形成され、貫通導電体１2 を介して導電性底板
３に接続されているシールドメタライズ層１6 が、第２
のセラミック枠体２の下から、外部リードに接続されて
いるメタライズ配線層１4 との間でワイヤーボンディン
グ可能な所まで延長されていることである。The semiconductor device of this embodiment is different from the conventional semiconductor device in that it is formed between the metallized wiring layers for signals or power supplies connected to the external leads on the first ceramic frame 1. shield metallization layer 1 6 connected to the conductive base plate 3 via a through conductor 1 2 is the second
From under the insulating wall 2, is that it is extended to where possible wire bonding between the metallized wiring layer 1 4 connected to the external lead.
【００２６】そして、このシールドメタライズ層１6 の
先端と、外部リードに接続されるメタライズ配線層１4
の先端の間がボンディングワイヤ１9 によって接続され
ている。The tip of the shield metallized layer 16 and the metallized wiring layer 1 4 connected to the external lead are connected.
Bonding wires 19 connect the tips of the two.
【００２７】この構成によって、半導体チップ５の裏面
は、ダイマウント部４、導電性底板３、貫通導電体
１2 、シールドメタライズ層１6 、ボンディングワイヤ
１9 、メタライズ配線層１4 を経て外部リード６に接続
されるから、この外部リード６を接地し、あるいは、適
宜のインピーダンスを接続することによってインピーダ
ンス整合をとることができる。With this structure, the back surface of the semiconductor chip 5 passes through the die mount portion 4, the conductive bottom plate 3, the penetrating conductor 1 2 , the shield metallization layer 1 6 , the bonding wire 1 9 and the metallization wiring layer 1 4 and external leads. Since the external lead 6 is connected to ground, impedance matching can be achieved by grounding the external lead 6 or connecting an appropriate impedance.
【００２８】このように、ダイマウント部４と外部リー
ド６に接続されているメタライズ配線層１6 との間を直
接接続するボンディングワイヤを廃止したため、図１
（Ｂ）に破線で示すように大型の半導体チップ５でも支
障なく収容することができる。As described above, since the bonding wire that directly connects the die mount portion 4 and the metallized wiring layer 16 connected to the external lead 6 is eliminated, the structure shown in FIG.
As shown by the broken line in (B), a large semiconductor chip 5 can be accommodated without any trouble.
【００２９】（第２実施例）図２（Ａ）、（Ｂ）は、第
２実施例の半導体装置の説明図である。図２（Ａ）はそ
の平面図、図２（Ｂ）は図２（Ａ）の断面図である。(Second Embodiment) FIGS. 2A and 2B are explanatory views of a semiconductor device according to a second embodiment. 2 (A) is a plan view thereof, and FIG. 2 (B) is a sectional view of FIG. 2 (A).
【００３０】この図において、１１は第１のセラミック
枠体、１１1 は開口、１１2 は貫通導電体、１１3 、１
１4 、１１5 はメタライズ配線層、１１6 はシールドメ
タライズ層、１１7 、１１8 、１１9 はボンディングワ
イヤ、１２は第２のセラミック枠体、１２1 は開口、１
２2 は貫通導電体、１２3 はメタライズ層、１３は第３
のセラミック枠体、１３1 は開口、１３2 は貫通導電
体、１３3 はメタライズ層、１４は導電性底板、１５は
ダイマウント部、１６は半導体チップ、１７は外部リー
ドである。In this figure, 11 is a first ceramic frame, 11 1 is an opening, 11 2 is a penetrating conductor, 11 3 and 1
1 4 and 11 5 are metallized wiring layers, 11 6 is a shield metallized layer, 11 7 , 11 8 and 11 9 are bonding wires, 12 is a second ceramic frame, 12 1 is an opening, 1
2 2 is a penetrating conductor, 12 3 is a metallized layer, and 13 is a third
Is a ceramic frame, 13 1 is an opening, 13 2 is a penetrating conductor, 13 3 is a metallized layer, 14 is a conductive bottom plate, 15 is a die mount portion, 16 is a semiconductor chip, and 17 is an external lead.
【００３１】本実施例の半導体装置は、開口１１1 と、
貫通導電体１１2 、メタライズ配線層１１3 、１１4 、
１１5 、シールドメタライズ層１１6 を有する第１のセ
ラミック枠体１１と、開口１２1 と、貫通導電体１
２2 、メタライズ層１２3 を有する第２のセラミック枠
体１２を重ね、その底をＣｕ等の熱伝導性が良好な導電
性底板１４で閉じ、この底板１４上に、この導電性底板
１４と半導体チップ１６の熱膨張係数の差を吸収するＭ
ｏ、ＣｕＷ等のダイマウント部１５を金属ろう等によっ
て接着し、このダイマウント部１４の上に半導体チップ
１５を金属ろうによって接着した後、半導体チップ１６
の上面に形成された接続用パッドと、第１のセラミック
枠体１１の上のメタライズ配線層１１3 、１１5 の間
を、ボンディングワイヤ、１１7 、１１8 によって接続
して、信号回路や電源回路を形成している。The semiconductor device of this embodiment has an opening 11 1 ,
Through conductor 11 2 , metallized wiring layers 11 3 and 11 4 ,
11 5 , a first ceramic frame 11 having a shield metallized layer 11 6 , an opening 12 1, and a through conductor 1
2 2 and the second ceramic frame 12 having the metallized layer 12 3 are overlaid, the bottom is closed by a conductive bottom plate 14 having good thermal conductivity such as Cu, and the bottom plate 14 and the conductive bottom plate 14 M that absorbs the difference in the coefficient of thermal expansion of the semiconductor chip 16
o, CuW or the like die-mounting portion 15 is adhered by metal brazing or the like, the semiconductor chip 15 is adhered on the die-mounting portion 14 by metal brazing, and then the semiconductor chip 16
The connection pads formed on the upper surface of the substrate and the metallized wiring layers 11 3 and 11 5 on the first ceramic frame 11 are connected by bonding wires 11 7 and 11 8 to provide a signal circuit and a power supply. Forming a circuit.
【００３２】なお、メタライズ配線層１１3 、１１4 、
１１5 、シールドメタライズ層１１ 6 の表面はワイヤボ
ンディングを可能にするためＡｕメッキされている。The metallized wiring layer 113, 11Four,
11Five, Shield metallization layer 11 6The surface of the wire
It is Au-plated to enable bonding.
【００３３】また、この半導体装置においては、第１の
セラミック枠体１１の上に形成され、外部リードに接続
されている信号あるいは電源用メタライズ配線層の間
に、シールドメタライズ層１１6 が形成され、このメタ
ライズ配線層１１6 は貫通導電体１１2 を介して導電性
底板１４に接続されていて、各メタライズ配線層の間を
シールドしているが、図示にように短く、第２のセラミ
ック枠体１２によって覆われている。Further, in this semiconductor device, the shield metallization layer 11 6 is formed between the signal or power supply metallization wiring layers formed on the first ceramic frame 11 and connected to the external leads. The metallized wiring layer 11 6 is connected to the conductive bottom plate 14 through the penetrating conductor 11 2 to shield the metallized wiring layers from each other. It is covered by the body 12.
【００３４】本実施例の半導体装置においては、インピ
ーダンス整合をとる手段として、第１のセラミック枠体
１１の開口１１1 の内側の導電性底板１４の上に、さら
に、開口１３1 、貫通導電体１３2 、メタライズ層１３
3 を有する第３のセラミック枠体１３を形成し、メタラ
イズ層１３3 と外部リード１７に接続されるメタライズ
配線層１１4 の間をボンディングワイヤ１１9 によって
接続する構造を採用している。In the semiconductor device of this embodiment, as means for achieving impedance matching, on the conductive bottom plate 14 inside the opening 11 1 of the first ceramic frame 11, the opening 13 1 and the through conductor are further provided. 13 2 , metallized layer 13
A third ceramic frame body 13 having 3 is formed, and a structure is adopted in which the metallized layer 13 3 and the metallized wiring layer 11 4 connected to the external lead 17 are connected by a bonding wire 11 9 .
【００３５】したがって、半導体チップ１６の裏面は、
ダイマウント部１５、導電性底板１４、貫通導電体１３
2 、メタライズ層１３3 、ボンディングワイヤ１１9 、
メタライズ配線層１１4 を経て外部リード１７に接続さ
れるから、半導体チップ１６と外部リード１７間のイン
ピーダンス整合をとることができる。Therefore, the back surface of the semiconductor chip 16 is
Die mount portion 15, conductive bottom plate 14, penetrating conductor 13
2 , metallization layer 13 3 , bonding wire 11 9 ,
Since being connected to the external lead 17 through the metallized wiring layer 11 4, it is possible to perform impedance matching between the semiconductor chip 16 and the external lead 17.
【００３６】本実施例においては、第３のセラミック枠
体１３の開口１３1の内側を最大限度まで使用すること
ができるから、図２（Ｂ）に破線で示したように、その
限度で大型の半導体チップを収容することができる。In this embodiment, since the inside of the opening 13 1 of the third ceramic frame 13 can be used to the maximum extent, as shown by the broken line in FIG. The semiconductor chip can be accommodated.
【００３７】また、半導体チップ１６の裏面に接続され
る第３のセラミック枠体１３の上のメタライズ層１３3
が半導体チップ１６の全周に配置されるため、外部リー
ド１７に接続する場合の自由度が高くなる。The metallization layer 13 3 on the third ceramic frame 13 connected to the back surface of the semiconductor chip 16 is also used.
Are arranged on the entire circumference of the semiconductor chip 16, so that the degree of freedom when connecting to the external lead 17 is increased.
【００３８】なお、半導体チップ１６の裏面と、第３の
セラミック枠体１３の上のメタライズ層１３3 を接続手
段としては、貫通導電体による他、導電性塗料等を用い
ることもでき、さらに、第３のセラミック枠体１３に相
当する部分を導電性部材によって形成することもでき
る。[0038] Note that the back surface of the semiconductor chip 16, the connection means metallized layer 13 3 on the third insulating wall 13, the other by the through conductors, it is also possible to use conductive paints, further A portion corresponding to the third ceramic frame body 13 can be formed of a conductive member.
【００３９】[0039]
【発明の効果】以上説明したように、本発明によれば、
半導体チップの裏面に接続されているシールドメタライ
ズ層を延長し、これと外部リードに接続されるメタライ
ズ配線層をワイヤーボンディングによって接続すること
により、あるいは、半導体チップの裏面に接続されてい
る導電性底板の上の半導体チップの周囲に、半導体チッ
プと電気的に接続されている導電体を形成することによ
り、ダイマウント部へのワイヤーボンディングを廃止す
ることができ、これにより、インピーダンス整合の向
上、パッケージの汎用性の改善、ワイヤーボンディング
等の組立作業の高信頼性化および作業性の向上、それに
伴う製品の品質向上および生産性の向上が実現できる。As described above, according to the present invention,
By extending the shield metallization layer connected to the back surface of the semiconductor chip and connecting it to the metallization wiring layer connected to the external lead by wire bonding, or a conductive bottom plate connected to the back surface of the semiconductor chip. By forming a conductor electrically connected to the semiconductor chip around the semiconductor chip on the top of the semiconductor chip, wire bonding to the die mount part can be eliminated, thereby improving impedance matching and package. It is possible to improve the general versatility, improve the reliability of assembly work such as wire bonding, improve workability, and thereby improve product quality and productivity.
【図１】（Ａ）、（Ｂ）は、第１実施例の半導体装置の
説明図である。1A and 1B are explanatory views of a semiconductor device according to a first embodiment.
【図２】（Ａ）、（Ｂ）は、第２実施例の半導体装置の
説明図である。2A and 2B are explanatory views of a semiconductor device according to a second embodiment.
【図３】（Ａ）、（Ｂ）は、従来の半導体装置の説明図
である。3A and 3B are explanatory views of a conventional semiconductor device.
１ 第１のセラミック枠体 １1 開口 １2 貫通導電体 １3 、１4 、１5 メタライズ配線層 １6 シールドメタライズ層 １7 、１8 、１9 ボンディングワイヤ ２ 第２のセラミック枠体 ２1 開口 ２2 貫通導電体 ２3 メタライズ層 ３ 導電性底板 ４ ダイマウント部 ５ 半導体チップ ６ 外部リード1 First Ceramic Frame 1 1 Opening 1 2 Penetrating Conductor 1 3 , 1 4 , 1 5 Metallized Wiring Layer 1 6 Shield Metallized Layer 1 7 , 1 8 1 9 Bonding Wire 2 2nd Ceramic Frame 2 1 Opening 2 2 Through conductor 2 3 Metallized layer 3 Conductive bottom plate 4 Die mount 5 Semiconductor chip 6 External lead
Claims (2)
を閉じるように枠体の底面に接着された導電性の底板
と、該導電性の底板の上にフェイスアップで接着された
半導体チップと、該セラミック枠体の上面に形成された
複数のメタライズ配線層と、該メタライズ配線層に接続
された外部リードと、該セラミック枠体の上面の該複数
のメタライズ配線層の間に形成されたシールドメタライ
ズ層と、該半導体チップの上面の接続パッドと該セラミ
ック枠体の上面に形成された複数のメタライズ配線層の
間を接続するボンディングワイヤを有し、該半導体チッ
プの裏面と特定の外部リードに接続されているメタライ
ズ配線層との間が、該導電性の底板、該セラミック枠体
に形成された貫通導電体、該セラミック枠体の上面に形
成されたシールドメタライズ層を経て電気的に接続さ
れ、該半導体チップに形成されている回路と該メタライ
ズ配線層の間のインピーダンスを整合していることを特
徴とする半導体装置。1. A ceramic frame body having an opening, a conductive bottom plate bonded to the bottom surface of the frame body so as to close the opening, and a semiconductor chip bonded face-up on the conductive bottom plate. A plurality of metallized wiring layers formed on the upper surface of the ceramic frame, external leads connected to the metallized wiring layer, and a shield formed between the plurality of metallized wiring layers on the upper surface of the ceramic frame. A metallization layer, a bonding wire for connecting between the connection pads on the upper surface of the semiconductor chip and a plurality of metallized wiring layers formed on the upper surface of the ceramic frame, and the back surface of the semiconductor chip and specific external leads. Between the connected metallized wiring layer, the conductive bottom plate, the penetrating conductor formed on the ceramic frame, and the shield metal formed on the upper surface of the ceramic frame. A semiconductor device, which is electrically connected via a rise layer to match impedance between a circuit formed on the semiconductor chip and the metallized wiring layer.
を閉じるように枠体の底面に接着された導電性の底板
と、該導電性の底板の上にフェイスアップで接着された
半導体チップと、該セラミック枠体の上面に形成された
複数のメタライズ配線層と、該メタライズ配線層に接続
された外部リードと、該半導体チップの上面の接続パッ
ドと該セラミック枠体の上面に形成された複数のメタラ
イズ配線層の間を接続するボンディングワイヤを有し、
該半導体チップの裏面と特定の外部リードに接続されて
いるメタライズ配線層との間が、該導電性の底板、該導
電性の底板の上の該セラミック枠体の内側に形成された
導電性部材を経て電気的に接続され、該半導体チップに
形成されている回路と該メタライズ配線層の間のインピ
ーダンスを整合していることを特徴とする半導体装置。2. A ceramic frame body having an opening, a conductive bottom plate bonded to the bottom surface of the frame body so as to close the opening, and a semiconductor chip bonded face-up on the conductive bottom plate. A plurality of metallized wiring layers formed on the upper surface of the ceramic frame body, external leads connected to the metallized wiring layer, connection pads on the upper surface of the semiconductor chip, and a plurality of metallized wiring layers formed on the upper surface of the ceramic frame body. Has a bonding wire that connects between the metallized wiring layers of
Between the back surface of the semiconductor chip and a metallized wiring layer connected to a specific external lead, the conductive bottom plate, and a conductive member formed inside the ceramic frame on the conductive bottom plate. And a circuit formed in the semiconductor chip and an impedance between the metallized wiring layer are matched with each other.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5178797A (en) * | 1980-04-21 | 1993-01-12 | Raychem Corporation | Conductive polymer compositions having improved properties under electrical stress |
| JPH0718449U (en) * | 1993-09-01 | 1995-03-31 | 日本無線株式会社 | Electronic device mounting board |
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- 1991-08-26 JP JP21330791A patent/JP3023720B2/en not_active Expired - Fee Related
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