JP3023720B2 - Semiconductor device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置、特に、高
周波帯域で使用される半導体装置の、半導体チップに形
成されている回路と入出力配線の間のインピーダンスを
整合する手段に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to means for matching impedance between a circuit formed on a semiconductor chip and an input / output wiring of a semiconductor device used in a high frequency band. .
【０００２】[0002]
【従来の技術】従来から、半導体装置、特に、高周波帯
域で使用される半導体装置において、半導体チップに形
成された回路とこの半導体チップをマウントするパッケ
ージの入出力配線の間のインピーダンスを整合して、イ
ンピーダンスの不整合による信号の反射を低減し、信号
の効率的な伝送を実現するため、半導体チップの裏面と
パッケージの入出力配線の間を電気的に接続し、半導体
チップに接地電位を与え、あるいは、適宜のインピーダ
ンスを接続することが考えられた。2. Description of the Related Art Conventionally, in a semiconductor device, particularly in a semiconductor device used in a high frequency band, the impedance between a circuit formed on a semiconductor chip and input / output wiring of a package for mounting the semiconductor chip is matched. In order to reduce signal reflection due to impedance mismatch and realize efficient signal transmission, electrical connection is made between the back surface of the semiconductor chip and the input / output wiring of the package, and a ground potential is applied to the semiconductor chip. Alternatively, it has been considered to connect an appropriate impedance.
【０００３】このように、半導体チップとこの半導体チ
ップをマウントするパッケージの入出力配線の間のイン
ピーダンスを整合する手段の一例として、半導体チップ
がマウントされるダイマウント部と、外部リードの間を
ワイヤーボンディングによって接続し、外部で接地し、
あるいは、適宜のインピーダンスを接続する方法があ
る。As an example of means for matching the impedance between the semiconductor chip and the input / output wiring of the package on which the semiconductor chip is mounted, a wire between the die mount on which the semiconductor chip is mounted and the external leads is provided. Connected by bonding, grounded externally,
Alternatively, there is a method of connecting an appropriate impedance.
【０００４】図３（Ａ）、（Ｂ）は、従来の半導体装置
の説明図である。図３（Ａ）は従来の半導体装置の平面
図、図３（Ｂ）は図３（Ａ）の断面図である。FIGS. 3A and 3B are explanatory views of a conventional semiconductor device. FIG. 3A is a plan view of a conventional semiconductor device, and FIG. 3B is a cross-sectional view of FIG.
【０００５】この図において、２１は第１のセラミック
枠体、２１1 は開口、２１2 は貫通導電体、２１3 、２
１4 、２１5 はメタライズ配線層、２１6 はシールドメ
タライズ層、２１7 、２１8 、２１9 はボンディングワ
イヤ、２２は第２のセラミック枠体、２２1 は開口、２
２2 は貫通導電体、２２3 はメタライズ層、２３は導電
性底板、２４はダイマウント部、２５は半導体チップ、
２６は外部リードである。In this figure, 21 is a first ceramic frame, 21 1 is an opening, 21 2 is a through conductor, 21 3 , 2
1 4, 21 5 metallized wiring layer, 21 6 shield metallization layer, 21 7, 21 8, 21 9 bonding wire, a second ceramic frame body 22, 22 1 opening, 2
2 2 through conductor 22 3 metallized layer, 23 is a conductive base plate, 24 is a die mount portion, 25 denotes a semiconductor chip,
26 is an external lead.
【０００６】従来の半導体集積回路装置においては、こ
の図に示されているように、開口２１1 、貫通導電体２
１2 、メタライズ配線層２１3 、２１4 、２１5 、シー
ルドメタライズ層２１6 を有する第１のセラミック枠体
２１と、開口２２1 、貫通導電体２２2 、メタライズ層
２２3 を有する第２のセラミック枠体２２を重ねて接着
し、その底をＣｕ等の熱伝導性が良好な導電性底板２３
で閉じるように接着し、この導電性底板２３の上に、こ
の導電性底板２３と集積回路チップ２５の熱膨張係数の
差を吸収するためのＭｏ、ＣｕＷ等のダイマウント部２
４を金属ろうによって接着し、このダイマウント部２４
の上に半導体チップ２５を金属ろうによって固着した
後、半導体チップ２５の上面に形成されている接続用パ
ッドと、第１のセラミック枠板２１の上のメタライズ配
線層２１3 、２１5 の間を、ボンディングワイヤ、２１
7、２１8 によって接続して、信号回路や電源回路を形
成している。[0006] In the conventional semiconductor integrated circuit device, as shown in this figure, the aperture 21 1, through conductors 2
1 2, metallized wiring layer 21 3, 21 4, 21 5, a first ceramic frame body 21 having a shield metallization layer 21 6, the opening 22 1, through conductors 22 2, the second having a metallized layer 22 3 The ceramic frame body 22 is overlapped and adhered, and the bottom thereof is made of a conductive bottom plate 23 of good thermal conductivity such as Cu.
And a die mount 2 made of Mo, CuW or the like for absorbing the difference in the coefficient of thermal expansion between the conductive bottom plate 23 and the integrated circuit chip 25.
4 with a metal braze, and the die mount 24
After the semiconductor chip 25 is fixed on the semiconductor chip 25 with a metal braze, the connection between the connection pads formed on the upper surface of the semiconductor chip 25 and the metallized wiring layers 21 3 and 21 5 on the first ceramic frame plate 21 is made. , Bonding wire, 21
Be connected by 7, 21 8, to form a signal circuit and a power supply circuit.
【０００７】なお、貫通導電体２１2 、２２2 は、第１
セラミック枠体２１、および、第２セラミック枠体２２
にスルーホールを設け、このスルーホール内に導電性の
メッキを施すことによって形成され、第１セラミック枠
体２１、第２セラミック枠体２２の上下の間の電気的接
続を得ている。Note that the penetrating conductors 21 2 , 22 2
Ceramic frame 21 and second ceramic frame 22
The first ceramic frame 21 and the second ceramic frame 22 are electrically connected between the upper and lower sides of the first ceramic frame 21 and the second ceramic frame 22.
【０００８】また、メタライズ配線層２１3 、２１4 、
２１5 の表面、および、ダイマウント部２４の表面はＡ
ｕ線によるワイヤボンディングを可能にするためＡｕメ
ッキされている。The metallized wiring layers 21 3 , 21 4 ,
21 5 of the surface, and the surface of the die mount portion 24 A
Au plating is performed to enable wire bonding with u lines.
【０００９】そして、パッケージに汎用性を持たせる、
種々の半導体チップを収容できるようにするため、外部
リード２６は貫通導電体等によって他の配線層等と予め
接続されることなく、電気的に独立して形成されてい
る。[0009] And, to make the package versatile,
In order to accommodate various semiconductor chips, the external leads 26 are formed electrically independently without being previously connected to other wiring layers or the like by through conductors or the like.
【００１０】この半導体装置においては、第１のセラミ
ック枠体２１の上の、外部リードに接続される信号ある
いは電源用メタライズ配線層の間に、シールドメタライ
ズ層２１6 が形成され、貫通導電体２１2 を介して導電
性底板２３に接続されていて、各メタライズ配線層の間
をシールドしている。[0010] In this semiconductor device, on the first ceramic frame body 21, between the signal or the power supplying metallized wiring layer connected to the external lead, the shield metallization layer 21 6 is formed, through a conductor 21 It is connected to the conductive bottom plate 23 via 2 and shields between the metallized wiring layers.
【００１１】なお、このシールドメタライズ層２１6 は
図示されているように短く、第２のセラミック枠体２２
によって覆われている。[0011] Incidentally, the shield metallization layer 21 6 is short as shown, the second ceramic frame body 22
Covered by
【００１２】この半導体装置においては、インピーダン
スを整合する手段として、半導体チップ２５の裏面が接
続されているダイマウント部２４と、外部で接地される
外部リード２６に接続されるメタライズ配線層２１4 の
間をボンディングワイヤ２１ 9 によって接続する構造を
採用している。In this semiconductor device, the impedance is
As a means for aligning the semiconductor chip 25,
Connected to the die mount part 24 and grounded outside
Metallized wiring layer 21 connected to external lead 26Fourof
Bonding wire 21 between 9Connect the structure by
Has adopted.
【００１３】上記のように全ての配線を完了した後、第
２のセラミック枠体２２のメタライズ層２２3 の上に、
セラミック、金属等からなる蓋体を接着して半導体チッ
プ２５とメタライズ配線層等を気密封止する。第２のセ
ラミック枠体２２の貫通導電体２２2 は金属蓋体と第１
のセラミック枠体の間の電気的接続を得るために形成さ
れている。[0013] After completing all the wiring as described above, on the metallization layer 22 3 of the second ceramic frame body 22,
The semiconductor chip 25 and the metallized wiring layer are hermetically sealed by bonding a lid made of ceramic, metal or the like. The penetrating conductor 22 2 of the second ceramic frame 22 is made of a metal cover and the first conductor 22 2 .
Are formed to obtain electrical connection between the ceramic frames.
【００１４】[0014]
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置には下記の問題点がある。 １．ダイマウント部２４に半導体チップ２５を半田によ
って固着する際、半田が溶融している間に半導体チップ
２５を水平方向に振動させて固着面のボイドを排除する
が、そのとき、半田が流れて拡がり、ダイマウント部２
４のＡｕメッキ層を覆うため、この上にＡｕ線をワイヤ
ボンディングすることが不可能になる。However, the above-mentioned conventional semiconductor device has the following problems. 1. When the semiconductor chip 25 is fixed to the die mount portion 24 by soldering, the semiconductor chip 25 is vibrated in the horizontal direction while the solder is being melted to eliminate voids on the fixing surface. At this time, the solder flows and spreads. , Die mount 2
In order to cover the Au plating layer No. 4, it becomes impossible to wire bond an Au wire thereon.
【００１５】２．半導体装置用パッケージは汎用の画一
規格であるため、半導体チップ２５が高性能化に伴って
大型化した場合、半導体チップ２５の周囲に露出するダ
イマウント部２４の面積が小さくなり、この部分にワイ
ヤーボンディングを行うことが困難になる。2. Since the semiconductor device package is a general-purpose standard, when the semiconductor chip 25 is increased in size with higher performance, the area of the die mount portion 24 exposed around the semiconductor chip 25 is reduced. It becomes difficult to perform wire bonding.
【００１６】したがって、半導体チップ２５の回路と第
１のセラミック枠体２１の上のメタライズ配線層に接続
される入出力回路の間のインピーダンス整合をとること
ができなくなる。Therefore, impedance matching between the circuit of the semiconductor chip 25 and the input / output circuit connected to the metallized wiring layer on the first ceramic frame 21 cannot be achieved.
【００１７】本発明は、半導体チップの回路と入出力回
路の間のインピーダンス整合をとるために従来使用して
いた、ダイマウント部と第１のセラミック枠体２１の上
のメタライズ配線層の間を接続するボンディングワイヤ
を廃止し、半導体装置用パッケージに汎用性をもたせた
ままで半導体チップの大型化等に対応することができる
ようにすることを目的とする。According to the present invention, the distance between the die mount portion and the metallized wiring layer on the first ceramic frame 21, which has been conventionally used for impedance matching between the circuit of the semiconductor chip and the input / output circuit, is established. It is an object of the present invention to eliminate a bonding wire to be connected and to cope with an increase in the size of a semiconductor chip, etc. while keeping the package for a semiconductor device versatile.
【００１８】[0018]
【課題を解決するための手段】本発明に依る半導体装置
に於いては、開口（例えば開口１ 1 ）を有するセラミッ
ク枠体（例えば第１のセラミック枠体１）と、該開口を
閉じるように枠体の底面に接着された導電性の底板（例
えば導電性底板３）と、該導電性の底板の上にフェイス
アップで接着された半導体チップ（例えば半導体チップ
５）と、該セラミック枠体の上面に形成された複数のメ
タライズ配線層（例えばメタライズ配線層１ 3 乃至
１ 5 ）と、該メタライズ配線層に接続された外部リード
（例えば外部リード６）と、該セラミック枠体の上面の
該複数のメタライズ配線層の間に形成されたシールドメ
タライズ層（例えばシールドメタライズ層１ 6 ）と、該
半導体チップの上面の接続パッドと該セラミック枠体の
上面に形成された複数のメタライズ配線層の間を接続す
るボンディングワイヤ（例えばボンディングワイヤ１ 7
乃至１ 9 ）を有し、該半導体チップの裏面と接地用の外
部リード（例えば外部リード６）に接続されているメタ
ライズ配線層（例えばメタライズ配線層１ 4 ）との間
が、該導電性の底板、該セラミック枠体に形成された貫
通導電体（例えば貫通導体１ 2 ）、該セラミック枠体の
上面に形成されたシールドメタライズ層、ボンディング
ワイヤ（例えばボンディングワイヤ１ 9 ）を経て電気的
に接続され、該半導体チップに形成されている回路と該
メタライズ配線層（例えばメタライズ配線層１ 3 、
１ 5 ）の間のインピーダンスを整合していることを特徴
とするか、又は、 In the semiconductor device according to the present invention SUMMARY OF THE INVENTION includes an opening (e.g., opening 1 1) the insulating wall having a (e.g. first ceramic frame body 1), so as to close the opening Conductive bottom plate attached to the bottom of the frame (eg
For example, a conductive bottom plate 3) and a semiconductor chip (for example, a semiconductor chip) bonded face-up on the conductive bottom plate
5), a plurality of metallized wiring layer formed on the upper surface of said insulating wall (e.g. metallized wiring layers 1 3 to
1 5) and the external leads connected to the metallized wiring layer
(For example, external leads 6) , a shield metallization layer (for example, shield metallization layer 16 ) formed between the plurality of metallization wiring layers on the upper surface of the ceramic frame, and connection pads on the upper surface of the semiconductor chip. Bonding wires (for example, bonding wires 17) connecting between a plurality of metallized wiring layers formed on the upper surface of the ceramic frame.
To have 1 9), between the semiconductor chip on the back surface and outer leads for grounding (e.g. metallized wiring layer connected to the external lead 6) (e.g., metallized wiring layers 1 4) of the conductive Bottom plate, penetrating conductor (for example, penetrating conductor 1 2 ) formed on the ceramic frame, shield metallization layer formed on the upper surface of the ceramic frame , bonding
Via a wire (e.g., a bonding wire 1 9) is electrically connected to the circuit and the metallized wiring layer formed in said semiconductor chip (e.g. metallized wiring layers 1 3,
The feature is that the impedance is matched between 15 )
Or
【００１９】開口（例えば開口１１ 1 ）を有するセラミ
ック枠体（例えば第１のセラミック枠体１１）と、該開
口を閉じるように枠体の底面に接着された導電性の底板
（例えば導電性底板１４）と、該導電性の底板の上にフ
ェイスアップで接着された半導体チップ（例えば半導体
チップ１６）と、該セラミック枠体の上面に形成された
複数のメタライズ配線層（例えばメタライズ配線層１１
3 乃至１１ 5 ）と、該メタライズ配線層に接続された外
部リード（例えば外部リード１７）と、該半導体チップ
の上面の接続パッドと該セラミック枠体の上面に形成さ
れた複数のメタライズ配線層の間を接続するボンディン
グワイヤ（例えばボンディングワイヤ１１ 7 乃至１
１ 9 ）を有し、該半導体チップの裏面と接地用の外部リ
ード（例えば外部リード１７）に接続されているメタラ
イズ配線層（例えばメタライズ配線層１１ 4 ）との間
が、該導電性の底板、該導電性の底板の上の該セラミッ
ク枠体の内側に形成された導電性部材（例えば貫通導電
体１３ 2 ）、ボンディングワイヤ（例えばボンディング
・ワイヤ１１ 9 ）を経て電気的に接続され、該半導体チ
ップに形成されている回路と該メタライズ配線層の間の
インピーダンスを整合していることを特徴とする。 A ceramic frame (eg, first ceramic frame 11) having an opening (eg, opening 11 1 ) and a conductive bottom plate adhered to the bottom surface of the frame so as to close the opening.
(For example, a conductive bottom plate 14) and a semiconductor chip (for example, a semiconductor) bonded face-up on the conductive bottom plate.
Chip 16) and a plurality of metallized wiring layers (for example, metallized wiring layer 11 ) formed on the upper surface of the ceramic frame.
3 to 11 5), the metallized wiring layer connected to the external lead (e.g. external lead 17), the upper surface of the semiconductor chip connection pads and the insulating wall plurality of metallized wiring layer formed on the upper surface of the bonding wires (e.g., bonding wires 11 for connecting between 7 to 1
1 9) has, between the back and the external lead (e.g., metallized wiring layer connected to the external lead 17) for grounding of the semiconductor chip (e.g. metallized wiring layer 11 4), the conductive bottom plate A conductive member (for example, a penetrating conductive member) formed inside the ceramic frame on the conductive bottom plate.
Body 13 2 ) , bonding wire (for example, bonding
-It is electrically connected via the wire 11 9 ) and is characterized in that the impedance formed between the circuit formed on the semiconductor chip and the metallized wiring layer is matched .
【００２０】[0020]
【作用】前記手段を採ることに依り、ダイマウント部へ
のワイヤーボンディングを不要にすることが可能とな
り、これに依って、インピーダンス整合の向上、パッケ
ージの汎用性の改善、ワイヤーボンディング等の組み立
て作業の高信頼性化及び作業性の向上、それに伴う製品
の品質向上及び作業性の向上、それに伴う製品の品質向
上及び生産性を向上を実現できる。 According to the above-mentioned means, the die mount portion can be formed.
Can eliminate the need for wire bonding
This improves impedance matching and improves
Improve versatility of pages, assemble wire bonding, etc.
Work reliability and workability, and products
Quality and workability, and product quality
The above and improvement of productivity can be realized.
【００２１】[0021]
【実施例】以下、本発明の実施例を説明する。 （第１実施例）図１（Ａ）、（Ｂ）は、第１実施例の半
導体装置の説明図である。図１（Ａ）はその平面図、図
１（Ｂ）は図１（Ａ）の断面図である。Embodiments of the present invention will be described below. (First Embodiment) FIGS. 1A and 1B are explanatory diagrams of a semiconductor device according to a first embodiment. FIG. 1A is a plan view, and FIG. 1B is a cross-sectional view of FIG.
【００２２】この図において、１は第１のセラミック枠
体、１1 は開口、１2 は貫通導電体、１3 、１4 、１5
はメタライズ配線層、１6 はシールドメタライズ層、１
7、１8 、１9 はボンディングワイヤ、２は第２のセラ
ミック枠体、２1 は開口、２ 2 は貫通導電体、２3 はメ
タライズ層、３は導電性底板、４はダイマウント部、５
は半導体チップ、６は外部リードである。In this figure, reference numeral 1 denotes a first ceramic frame.
Body, 11Is an opening, 1TwoIs a through conductor, 1Three, 1Four, 1Five
Is the metallized wiring layer, 16Is the shield metallization layer, 1
7, 18, 19Is the bonding wire, 2 is the second cell
Mick frame, 21Is an opening, 2 TwoIs a through conductor, 2ThreeHame
Tally layer, 3 is conductive bottom plate, 4 is die mount part, 5
Is a semiconductor chip, and 6 is an external lead.
【００２３】本実施例の半導体装置は、開口１1 と、貫
通導電体１2 、メタライズ配線層１3 、１4 、１5 、シ
ールドメタライズ層１6 を有する第１のセラミック枠体
１の上に、開口２1 と、貫通導電体２2 、メタライズ層
２3 を有する第２のセラミック枠体２を重ねて接着し、
その底をＣｕ等の熱伝導性が良好な導電性底板３で閉じ
るように接着し、この導電性底板３の上に、この導電性
底板３と半導体チップ５の熱膨張係数の差を吸収するＭ
ｏ、ＣｕＷ等のダイマウント部４を金属ろうによって接
着し、このダイマウント部４の上に半導体チップ５を半
田等の金属ろうによって固着した後、半導体チップ５の
上面に形成された接続用パッドと、第１のセラミック枠
体の上のメタライズ配線層１3 、１5 の間を、ボンディ
ングワイヤ１ 7 、１ 8 によって接続して、信号回路、電
源回路等を形成している。The semiconductor device of this embodiment, the opening 1 1, through conductors 1 2, metallized wiring layers 1 3, 1 4, 1 5, first on the ceramic frame body 1 having a shield metallization layer 1 6 to an opening 2 1, through conductors 2 2, bonded overlapping the second ceramic frame body 2 having a metallized layer 2 3,
The bottom is adhered so as to be closed with a conductive bottom plate 3 of good thermal conductivity such as Cu, and a difference in thermal expansion coefficient between the conductive bottom plate 3 and the semiconductor chip 5 is absorbed on the conductive bottom plate 3. M
o, a die mount portion 4 of CuW or the like is bonded by a metal braze, and a semiconductor chip 5 is fixed on the die mount portion 4 by a metal braze such as a solder. If, between the first ceramic frame body metallized wiring layers 1 3 Up, 1 5, connected by a bonding wire 1 7, 1 8, are formed a signal circuit, a power supply circuit or the like.
【００２４】なお、メタライズ配線層１3 、１4 、
１5 、シールドメタライズ層１6 の表面はワイヤボンデ
ィングを可能にするためＡｕメッキされている。[0024] In addition, the metallized wiring layer 1 3, 1 4,
1 5, the surface of the shield metallization layer 1 6 is Au-plated to allow for wire bonding.
【００２５】本実施例の半導体装置が従来の半導体装置
と異なる点は、第１のセラミック枠体１の上の、外部リ
ードに接続される信号あるいは電源用のメタライズ配線
層の間に形成され、貫通導電体１2 を介して導電性底板
３に接続されているシールドメタライズ層１6 が、第２
のセラミック枠体２の下から、外部リードに接続されて
いるメタライズ配線層１4 との間でワイヤーボンディン
グ可能な所、つまり、セラミック枠体２の開口２ 1 まで
延長されていることである。The semiconductor device of this embodiment is different from the conventional semiconductor device in that the semiconductor device is formed on the first ceramic frame 1 between metallized wiring layers for signals or power supplies connected to external leads. shield metallization layer 1 6 connected to the conductive base plate 3 via a through conductor 1 2 is the second
From under the insulating wall 2, where possible wire bonding between the metallized wiring layer 1 4 connected to the external lead, that is, that have been extended to the opening 2 the first ceramic frame body 2.
【００２６】そして、このシールドメタライズ層１6 の
先端と、外部リードに接続されるメタライズ配線層１4
の先端の間がボンディングワイヤ１9 によって接続され
ている。[0026] Then, the distal end of the shield metallization layer 1 6, metallized wiring layers 1 4 connected to the external lead
Are connected by bonding wires 19 .
【００２７】この構成によって、半導体チップ５の裏面
は、ダイマウント部４、導電性底板３、貫通導電体
１2 、シールドメタライズ層１6 、ボンディングワイヤ
１9 、メタライズ配線層１4 を経て外部リード６に接続
されるから、この外部リード６を接地し、あるいは、適
宜の抵抗やキャパシタなどのインピーダンス整合器を接
続することによってインピーダンス整合をとることがで
きる。[0027] With this configuration, the back surface of the semiconductor chip 5 is die mount portion 4, the conductive base plate 3, the through conductor 1 2, shield metallization layer 1 6, the bonding wire 1 9, external lead through the metallized wiring layer 1 4 6, the external leads 6 are grounded, or an appropriate impedance matching device such as a resistor or a capacitor is connected to achieve impedance matching.
【００２８】このように、ダイマウント部４と外部リー
ド６に接続されているメタライズ配線層１6 との間を直
接接続するボンディングワイヤを廃止したため、図１
（Ｂ）に破線で示すように大型の半導体チップ５でも支
障なく収容することができる。As described above, since the bonding wire for directly connecting between the die mount portion 4 and the metallized wiring layer 16 connected to the external lead 6 has been eliminated, FIG.
A large semiconductor chip 5 can be accommodated without any trouble as shown by a broken line in FIG.
【００２９】（第２実施例）図２（Ａ）、（Ｂ）は、第
２実施例の半導体装置の説明図である。図２（Ａ）はそ
の平面図、図２（Ｂ）は図２（Ａ）の断面図である。Second Embodiment FIGS. 2A and 2B are explanatory views of a semiconductor device according to a second embodiment. FIG. 2A is a plan view, and FIG. 2B is a cross-sectional view of FIG. 2A.
【００３０】この図において、１１は第１のセラミック
枠体、１１1 は開口、１１2 は貫通導電体、１１3 、１
１4 、１１5 はメタライズ配線層、１１6 はシールドメ
タライズ層、１１7 、１１8 、１１9 はボンディングワ
イヤ、１２は第２のセラミック枠体、１２1 は開口、１
２2 は貫通導電体、１２3 はメタライズ層、１３は第３
のセラミック枠体、１３1 は開口、１３2 は貫通導電
体、１３3 はメタライズ層、１４は導電性底板、１５は
ダイマウント部、１６は半導体チップ、１７は外部リー
ドである。[0030] In this figure, the first ceramic frame body 11, 11 1 opening, 11 2 through conductors, 11 3, 1
1 4, 11 5 metallized wiring layer, 11 6 shield metallization layer, 11 7, 11 8, 11 9 bonding wire 12 and the second ceramic frame body 12 1 is open, 1
2 2 through conductor 12 3 metallized layer, 13 third
Insulating wall of, 13 first opening, 13 2 through conductor 13 3 metallized layer, 14 is a conductive base plate, 15 is a die mount portion, 16 denotes a semiconductor chip, 17 denotes an external lead.
【００３１】本実施例の半導体装置は、開口１１1 と、
貫通導電体１１2 、メタライズ配線層１１3 、１１4 、
１１5 、シールドメタライズ層１１6 を有する第１のセ
ラミック枠体１１と、開口１２1 と、貫通導電体１
２2 、メタライズ層１２3 を有する第２のセラミック枠
体１２を重ね、その底をＣｕ等の熱伝導性が良好な導電
性底板１４で閉じ、この底板１４上に、この導電性底板
１４と半導体チップ１６の熱膨張係数の差を吸収するＭ
ｏ、ＣｕＷ等のダイマウント部１５を金属ろう等によっ
て接着し、このダイマウント部１４の上に半導体チップ
１５を金属ろうによって接着した後、半導体チップ１６
の上面に形成された接続用パッドと、第１のセラミック
枠体１１の上のメタライズ配線層１１3 、１１5 の間
を、ボンディングワイヤ、１１7 、１１8 によって接続
して、信号回路や電源回路を形成している。The semiconductor device of this embodiment has an opening 11 1 ,
Penetrating conductor 11 2 , metallized wiring layers 11 3 , 11 4 ,
11 5, a first ceramic frame body 11 having a shield metallization layer 11 6, the opening 12 1, through conductors 1
2 2 , a second ceramic frame 12 having a metallized layer 12 3 is overlaid, the bottom thereof is closed with a conductive bottom plate 14 having good thermal conductivity such as Cu, and the conductive bottom plate 14 is placed on the bottom plate 14. M that absorbs the difference in the coefficient of thermal expansion of the semiconductor chip 16
o, a die mount portion 15 of CuW or the like is bonded by a metal braze or the like, and a semiconductor chip 15 is bonded on the die mount portion 14 by a metal braze.
A connection pad formed on the upper surface of, between the first metallized wiring layer 11 3 on the insulating wall 11, 11 5, the bonding wire connects the 11 7, 11 8, the signal circuit and a power supply Forming a circuit.
【００３２】なお、メタライズ配線層１１3 、１１4 、
１１5 、シールドメタライズ層１１ 6 の表面はワイヤボ
ンディングを可能にするためＡｕメッキされている。The metallized wiring layer 11Three, 11Four,
11Five, Shield metallization layer 11 6The surface of the wire
Au-plated to allow for binding.
【００３３】また、この半導体装置においては、第１の
セラミック枠体１１の上に形成され、外部リードに接続
されている信号あるいは電源用メタライズ配線層の間
に、シールドメタライズ層１１6 が形成され、このメタ
ライズ配線層１１6 は貫通導電体１１2 を介して導電性
底板１４に接続されていて、各メタライズ配線層の間を
シールドしているが、図示にように短く、第２のセラミ
ック枠体１２によって覆われている。Further, in the semiconductor device is formed on the first ceramic frame body 11, between the signal or the power supplying metallized wiring layer connected to the external lead, the shield metallization layer 11 6 is formed the metallized wiring layer 11 6 be connected to the conductive base plate 14 via a through conductor 11 2, although shielded between the metallized wiring layers, shorter as the illustrated, the second ceramic frame Covered by body 12.
【００３４】本実施例の半導体装置においては、インピ
ーダンス整合をとる手段として、第１のセラミック枠体
１１の開口１１1 の内側の導電性底板１４の上に、さら
に、開口１３1 、貫通導電体１３2 、メタライズ層１３
3 を有する第３のセラミック枠体１３を形成し、メタラ
イズ層１３3 と外部リード１７に接続されるメタライズ
配線層１１4 の間をボンディングワイヤ１１9 によって
接続する構造を採用している。[0034] In the semiconductor device of this embodiment, as a means of impedance matching, on the first inner opening 11 1 of the ceramic frame body 11 of the conductive base plate 14, further, the opening 13 1, through conductors 13 2 , metallization layer 13
3 to form a third insulating wall 13 having, it employs a structure for connecting the bonding wire 11 9 between the metallized wiring layer 11 4 connected to the metallized layer 13 3 and the external lead 17.
【００３５】したがって、半導体チップ１６の裏面は、
ダイマウント部１５、導電性底板１４、貫通導電体１３
2 、メタライズ層１３3 、ボンディングワイヤ１１9 、
メタライズ配線層１１4 を経て外部リード１７に接続さ
れるから、半導体チップ１６と外部リード１７間のイン
ピーダンス整合をとることができる。Therefore, the back surface of the semiconductor chip 16
Die mount 15, conductive bottom plate 14, penetrating conductor 13
2, the metallized layer 13 3, the bonding wire 11 9,
Since being connected to the external lead 17 through the metallized wiring layer 11 4, it is possible to perform impedance matching between the semiconductor chip 16 and the external lead 17.
【００３６】本実施例においては、第３のセラミック枠
体１３の開口１３1の内側を最大限度まで使用すること
ができるから、図２（Ｂ）に破線で示したように、その
限度で大型の半導体チップを収容することができる。[0036] In this embodiment, since the inside of the opening 13 1 of the third insulating wall 13 can be used to the maximum extent, as shown by the broken line in FIG. 2 (B), large and the limit Semiconductor chips can be accommodated.
【００３７】また、半導体チップ１６の裏面に接続され
る第３のセラミック枠体１３の上のメタライズ層１３3
が半導体チップ１６の全周に配置されるため、外部リー
ド１７に接続する場合の自由度が高くなる。The metallized layer 13 3 on the third ceramic frame 13 connected to the back surface of the semiconductor chip 16
Are arranged on the entire periphery of the semiconductor chip 16, so that the degree of freedom when connecting to the external leads 17 is increased.
【００３８】なお、半導体チップ１６の裏面と、第３の
セラミック枠体１３の上のメタライズ層１３3 を接続手
段としては、貫通導電体による他、導電性塗料等を用い
ることもでき、さらに、第３のセラミック枠体１３に相
当する部分を導電性部材によって形成することもでき
る。[0038] Note that the back surface of the semiconductor chip 16, the connection means metallized layer 13 3 on the third insulating wall 13, the other by the through conductors, it is also possible to use conductive paints, further The portion corresponding to the third ceramic frame 13 may be formed of a conductive member.
【００３９】[0039]
【発明の効果】以上説明したように、本発明によれば、
半導体チップの裏面に接続されているシールドメタライ
ズ層を延長し、これと外部リードに接続されるメタライ
ズ配線層をワイヤーボンディングによって接続すること
により、あるいは、半導体チップの裏面に接続されてい
る導電性底板の上の半導体チップの周囲に、半導体チッ
プと電気的に接続されている導電体を形成することによ
り、ダイマウント部へのワイヤーボンディングを廃止す
ることができ、これにより、インピーダンス整合の向
上、パッケージの汎用性の改善、ワイヤーボンディング
等の組立作業の高信頼性化および作業性の向上、それに
伴う製品の品質向上および生産性の向上が実現できる。As described above, according to the present invention,
A conductive bottom plate connected to the back surface of the semiconductor chip by extending the shield metallization layer connected to the back surface of the semiconductor chip and connecting it to the metallization wiring layer connected to the external lead by wire bonding, or By forming a conductor electrically connected to the semiconductor chip around the semiconductor chip above the semiconductor chip, wire bonding to the die mount can be eliminated, thereby improving the impedance matching and the package. Versatility, high reliability and workability of assembling work such as wire bonding, and the resulting improvement in product quality and productivity.
【図１】（Ａ）、（Ｂ）は、第１実施例の半導体装置の
説明図である。FIGS. 1A and 1B are explanatory diagrams of a semiconductor device according to a first embodiment.
【図２】（Ａ）、（Ｂ）は、第２実施例の半導体装置の
説明図である。FIGS. 2A and 2B are explanatory diagrams of a semiconductor device according to a second embodiment.
【図３】（Ａ）、（Ｂ）は、従来の半導体装置の説明図
である。FIGS. 3A and 3B are explanatory diagrams of a conventional semiconductor device.
１ 第１のセラミック枠体 １1 開口 １2 貫通導電体 １3 、１4 、１5 メタライズ配線層 １6 シールドメタライズ層 １7 、１8 、１9 ボンディングワイヤ ２ 第２のセラミック枠体 ２1 開口 ２2 貫通導電体 ２3 メタライズ層 ３ 導電性底板 ４ ダイマウント部 ５ 半導体チップ ６ 外部リード1 the first ceramic frame body 1 1 opening 1 2 through conductor 1 3, 1 4, 1 5 metallized wiring layer 1 6 shield metallization layer 1 7, 1 8, 1 9 bonding wire 2 second ceramic frame body 2 1 Opening 2 2 Through conductor 2 3 Metallized layer 3 Conductive bottom plate 4 Die mount 5 Semiconductor chip 6 External lead
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/50 H01L 23/12 301 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 23/50 H01L 23/12 301
Claims (2)
を閉じるように枠体の底面に接着された導電性の底板
と、該導電性の底板の上にフェイスアップで接着された
半導体チップと、該セラミック枠体の上面に形成された
複数のメタライズ配線層と、該メタライズ配線層に接続
された外部リードと、該セラミック枠体の上面の該複数
のメタライズ配線層の間に形成されたシールドメタライ
ズ層と、該半導体チップの上面の接続パッドと該セラミ
ック枠体の上面に形成された複数のメタライズ配線層の
間を接続するボンディングワイヤを有し、該半導体チッ
プの裏面と接地用の外部リードに接続されているメタラ
イズ配線層との間が、該導電性の底板、該セラミック枠
体に形成された貫通導電体、該セラミック枠体の上面に
形成されたシールドメタライズ層、ボンディングワイヤ
を経て電気的に接続され、該半導体チップに形成されて
いる回路と該メタライズ配線層の間のインピーダンスを
整合していることを特徴とする半導体装置。1. A ceramic frame having an opening, a conductive bottom plate bonded to a bottom surface of the frame so as to close the opening, and a semiconductor chip bonded face-up on the conductive bottom plate. A plurality of metallized wiring layers formed on the upper surface of the ceramic frame, external leads connected to the metallized wiring layers, and a shield formed between the plurality of metallized wiring layers on the upper surface of the ceramic frame. A metallization layer, and bonding wires for connecting between connection pads on the upper surface of the semiconductor chip and a plurality of metallization wiring layers formed on the upper surface of the ceramic frame, and a back surface of the semiconductor chip and external leads for grounding The conductive bottom plate, the penetrating conductor formed on the ceramic frame, and the shield member formed on the upper surface of the ceramic frame are connected to the metallized wiring layer connected to the metal frame. A semiconductor device which is electrically connected via a tallizing layer and a bonding wire to match impedance between a circuit formed on the semiconductor chip and the metallized wiring layer.
を閉じるように枠体の底面に接着された導電性の底板
と、該導電性の底板の上にフェイスアップで接着された
半導体チップと、該セラミック枠体の上面に形成された
複数のメタライズ配線層と、該メタライズ配線層に接続
された外部リードと、該半導体チップの上面の接続パッ
ドと該セラミック枠体の上面に形成された複数のメタラ
イズ配線層の間を接続するボンディングワイヤを有し、
該半導体チップの裏面と接地用の外部リードに接続され
ているメタライズ配線層との間が、該導電性の底板、該
導電性の底板の上の該セラミック枠体の内側に形成され
た導電性部材、ボンディングワイヤを経て電気的に接続
され、該半導体チップに形成されている回路と該メタラ
イズ配線層の間のインピーダンスを整合していることを
特徴とする半導体装置。2. A ceramic frame having an opening, a conductive bottom plate bonded to a bottom surface of the frame so as to close the opening, and a semiconductor chip bonded face-up on the conductive bottom plate. A plurality of metallized wiring layers formed on the upper surface of the ceramic frame, external leads connected to the metallized wiring layer, connection pads on the upper surface of the semiconductor chip, and a plurality of metallized wiring layers formed on the upper surface of the ceramic frame. Having a bonding wire connecting between the metallized wiring layers,
The conductive bottom plate is formed between the back surface of the semiconductor chip and the metallized wiring layer connected to the external lead for grounding , and the conductive layer formed inside the ceramic frame on the conductive bottom plate. A semiconductor device electrically connected via a member and a bonding wire to match impedance between a circuit formed on the semiconductor chip and the metallized wiring layer.
Priority Applications (1)
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| JP21330791A JP3023720B2 (en) | 1991-08-26 | 1991-08-26 | Semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101956208B1 (en) * | 2017-04-20 | 2019-03-08 | 이충환 | Cutting apparatus for bean-curd |
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1991
- 1991-08-26 JP JP21330791A patent/JP3023720B2/en not_active Expired - Fee Related
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