JPH05113927A - Main storage access system for information processor - Google Patents

Main storage access system for information processor

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Publication number
JPH05113927A
JPH05113927A JP30420991A JP30420991A JPH05113927A JP H05113927 A JPH05113927 A JP H05113927A JP 30420991 A JP30420991 A JP 30420991A JP 30420991 A JP30420991 A JP 30420991A JP H05113927 A JPH05113927 A JP H05113927A
Authority
JP
Japan
Prior art keywords
address
main memory
microprogram
main storage
register
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP30420991A
Other languages
Japanese (ja)
Inventor
Yoshiaki Hashimoto
良昭 橋本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Ibaraki Ltd
Original Assignee
NEC Ibaraki Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Ibaraki Ltd filed Critical NEC Ibaraki Ltd
Priority to JP30420991A priority Critical patent/JPH05113927A/en
Publication of JPH05113927A publication Critical patent/JPH05113927A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To attain a constitution where a microprogram is not required to be cared of even if the change of capacity of a main storage occurs when the accesses are given to the microprogram, a control table, etc., which are stored in the places near the largest address of the main storage. CONSTITUTION:A register (A) 1 is provided to store the size of a main storage together with an adder 2 which adds together the addresses of accesses to be given to the main storage. A code bit is added to the highest order part of the access of the main storage. When this code bit is equal to '1', the value obtained by adding the main storage address to the value of the register (A) 1 is used to the actual address of the main storage. When an access is given to a microprogram or a control table, the highest order bit is set at '1' together with application of the complement of '2' of a relative address of the area to receive an access. Thus the access is possible to the microprogram or the control table with no consciousness of the size of the main storage. (The microprogram and the control table are stored in the addresses of the smaller sizes than the largest address.).

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、情報処理装置の主記憶
アクセス方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a main memory access method for an information processing device.

【0002】[0002]

【従来の技術】従来、情報処理装置において、主記憶の
最大アドレス付近はアプリケーションソフトウェア等の
使用頻度が低くなることから、マイクロプログラム、管
理テーブル、ログデータ等の格納エリアとして使用し、
ソフトウェアでは使用出来ないエリアとすることがよく
ある。
2. Description of the Related Art Conventionally, in an information processing device, since the frequency of use of application software and the like is low near the maximum address of the main memory, it is used as a storage area for micro programs, management tables, log data, etc.
It is often the area that cannot be used by software.

【0003】このように使用する場合は、あらかじめ主
記憶の容量に応じて境界のアドレスを設定し、このエリ
アにアクセスするときは境界アドレスをベースとして、
管理エリア内の相対アドレスに境界アドレスを加算する
ことにより絶対アドレスを生成し、行っていた。
When used in this way, a boundary address is set in advance according to the capacity of the main memory, and when accessing this area, the boundary address is used as a base.
The absolute address is generated by adding the boundary address to the relative address in the management area.

【0004】[0004]

【発明が解決しようとする課題】しかしながら、この従
来の方法では、主記憶容量が変化すると境界アドレスも
変化するので、前記格納エリアにアクセスするたびに、
格納エリア内の相対アドレスに境界アドレスを加算する
ことにより絶対アドレスを生成していたため、マイクロ
プログラム等でアドレス加算器の入力となるレジスタに
境界アドレスをセットし、他方の入力となるレジスタに
格納エリア内の相対アドレスをセットして主記憶アクセ
スのコマンドを出すか、予め境界アドレスを加算したも
のを作業エリアなどに保持しておいて使用するなど、マ
イクロプログラムで意識することが必要であり、レジス
タ等の値の入れ替えがあるため、実行時間もかかり、マ
イクロプログラム設計の時に煩わしくバグの発生しやす
いところとなっているという問題があった。
However, in this conventional method, when the main storage capacity changes, the boundary address also changes. Therefore, each time the storage area is accessed,
Since the absolute address was generated by adding the boundary address to the relative address in the storage area, set the boundary address in the register that is the input of the address adder with a microprogram etc. and store it in the register that is the other input. It is necessary to be aware of it in the microprogram, such as setting the relative address in the table and issuing a command for main memory access, or holding the address to which the boundary address has been added in advance in a work area before using it. Since there is a change in the values such as, there is a problem that it takes a long time to execute, and it is a troublesome place for bugs when designing a microprogram.

【0005】そこで、本発明の課題は、主記憶の最大ア
ドレス付近に格納したマイクロプログラムや管理テーブ
ル類をアクセスするのに主記憶の容量が変化してもマイ
クロプログラムが意識しなくてすむようにする点にあ
る。
Therefore, an object of the present invention is to allow a microprogram to be unaware of accessing the microprogram or management tables stored near the maximum address of the main memory even if the capacity of the main memory changes. There is a point.

【0006】[0006]

【課題を解決するための手段】このような課題を解決す
るため、本発明の情報処理装置の主記憶アクセス方式
は、用途により主記憶の内容が変化し、動作を制御する
マイクロプログラムや管理テーブルを主記憶内に持つ情
報処理装置において、主記憶のサイズを格納するレジス
タと、主記憶アクセス時のアドレスとを加算する加算器
とを有し、主記憶アドレスの最上位ビットに符号ビット
を設け、前記マイクロプログラムや管理テーブルを主記
憶の最大アドレスよりアドレスが小さくなる方向に格納
する格納機能と、前記マイクロプログラムや管理テーブ
ルをアクセスするときには前記最上位ビットを”1”に
して相対アドレスを2の補数で与え、前記最上位ビット
が”1”のときに、前記加算器で前記レジスタAと前記
主記憶アドレスを加算する加算機能とを備えたものであ
る。
In order to solve such a problem, the main memory access method of the information processing apparatus of the present invention is such that the contents of the main memory change depending on the use, and a microprogram or a management table for controlling the operation. In an information processing apparatus having a main memory in a main memory, a register for storing the size of the main memory and an adder for adding an address at the time of accessing the main memory are provided, and a sign bit is provided in the most significant bit of the main memory address. , A storage function for storing the microprogram and the management table in a direction in which the address becomes smaller than the maximum address of the main memory, and when accessing the microprogram and the management table, the most significant bit is set to "1" to set the relative address to 2 , And when the most significant bit is “1”, the register A and the main memory address are added by the adder. It is obtained by an adding function of.

【0007】[0007]

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1は、本発明の主記憶アクセス方法を実
現する為のハードウェアのブロック図である。
Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 is a block diagram of hardware for implementing the main memory access method of the present invention.

【0008】図において、1は{主記憶のサイズ−1}
を格納するレジスタA、2はアドレス加算器、3はアド
レス加算器2の出力と絶対アドレス1を選択するセレク
ターである。セレクター3は絶対アドレス1の最上位ビ
ットが”1”の時にアドレス加算器2の出力を選択す
る。データ入力パスはレジスタAへの値のセットの為で
ある。
In the figure, 1 is {main memory size-1}.
Is a register A for storing the address, 2 is an address adder, and 3 is a selector for selecting the output of the address adder 2 and the absolute address 1. The selector 3 selects the output of the address adder 2 when the most significant bit of the absolute address 1 is "1". The data input path is for setting the value to register A.

【0009】すなわち、このハードウェアは、主記憶の
サイズを格納するレジスタA1と、主記憶アクセス時の
アドレスとを加算するアドレス加算器2とを有し、更に
主記憶アドレスの最上位ビットに符号ビットを設け、前
記マイクロプログラムや管理テーブルを主記憶の最大ア
ドレスよりアドレスが小さくなる方向に格納する格納機
能とマイクロプログラムや管理テーブルをアクセスする
時には前記最上位ビットを”1”にして相対アドレスを
2の補数で与え、前記最上位ビットが”1”のときに、
前記加算器で前記レジスタAと前記主記憶アドレスを加
算する加算機能とを備え実際の主記憶アクセスアドレス
として使用するものである。
That is, this hardware has a register A1 for storing the size of the main memory and an address adder 2 for adding the address at the time of access to the main memory, and the code is placed in the most significant bit of the main memory address. A bit is provided to store the microprogram and the management table in a direction in which the address becomes smaller than the maximum address of the main memory, and when accessing the microprogram and the management table, the most significant bit is set to "1" to set the relative address. Given in 2's complement, when the most significant bit is "1",
The adder has an adding function for adding the register A and the main memory address, and is used as an actual main memory access address.

【0010】図2は主記憶のマップを書いたものであ
る。(1)はサイズは64Kバイトである。(2)はサ
イズは1Mバイトである。従ってレジスタAの値は主記
憶が図2(1)の場合は”OFFFF”が、(2)の場
合は”FFFFF”がデータ入力パスを通じてセットさ
れる。レジスタAの値の設定はシステムの電源投入後に
行われる初期設定の一つとして行われる。斜線部分はマ
イクロプログラム、管理テーブル等が格納されるエリア
である。このエリアのサイズは主記憶サイズに関係なく
一定である。
FIG. 2 shows a map of the main memory. The size of (1) is 64 Kbytes. The size of (2) is 1 MB. Therefore, the value of the register A is set to "OFFFF" in the case where the main memory is shown in FIG. 2A, and is set to "FFFFF" in the case of (2) through the data input path. The setting of the value of the register A is performed as one of the initial settings performed after the system power is turned on. The shaded area is an area in which micro programs, management tables, etc. are stored. The size of this area is constant regardless of the main memory size.

【0011】実施例では主記憶サイズが最大で1Mバイ
トである為、絶対アドレス1は21ビット、絶対アドレ
ス2は20ビットの幅を持つ。図3は絶対アドレス1に
与えられるアドレスと実際に主記憶のアドレスとなる絶
対アドレス2の対応を示したものである。
In the embodiment, since the main memory size is 1 Mbyte at maximum, the absolute address 1 has a width of 21 bits and the absolute address 2 has a width of 20 bits. FIG. 3 shows the correspondence between the address given to the absolute address 1 and the absolute address 2 which is actually the address of the main memory.

【0012】図2には図3の、に対応するところに
矢印がつけてある。図2および図3から明きらかである
ように、のときは絶対アドレス1に対応する絶対アド
レス2の値がことなる。これから図2の斜線部分のエリ
アをアクセスする場合、絶対アドレス1に与える値は主
記憶サイズに関係なく、斜線部のエリアの相対アドレス
の2の補数をあたえればよい。
In FIG. 2, an arrow is added to a portion corresponding to FIG. As is clear from FIGS. 2 and 3, in the case of, the value of the absolute address 2 corresponding to the absolute address 1 is different. From now on, when accessing the shaded area in FIG. 2, the value given to the absolute address 1 may be given as the two's complement of the relative address of the shaded area, regardless of the main memory size.

【0013】これにより、用途により主記憶容量が変化
したとしても、前記マイクロプログラムや管理テーブル
が格納されている物理アドレスを意識することなくアク
セスすることが出来る。
As a result, even if the main storage capacity changes depending on the use, it is possible to access without being aware of the physical address where the microprogram and the management table are stored.

【0014】[0014]

【発明の効果】以上説明したように、本発明の情報処理
装置の主記憶アクセス方式によれば、主記憶サイズが変
化しての主記憶のアドレス上位部に設定した格納エリア
をアクセスするのに主記憶サイズの変化による、格納エ
リアのアドレスの変化を意識しなくてよい為、ベースと
なるレジスタの値の変更などの処理に余分な時間がかか
らず、又、マイクロプログラム設計の煩わしさも減ると
いう効果がある。
As described above, according to the main memory access method of the information processing apparatus of the present invention, it is possible to access the storage area set in the upper address part of the main memory when the main memory size changes. Since it is not necessary to be aware of the change in the address of the storage area due to the change in the main memory size, no extra time is required for processing such as changing the value of the base register, and the complexity of microprogram design is reduced. There is an effect.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の実施例に係る情報処理装置の主記憶ア
クセス方式を実現するハードウェアを示すブロック図で
ある。
FIG. 1 is a block diagram showing hardware that realizes a main memory access method of an information processing apparatus according to an embodiment of the present invention.

【図2】主記憶のマップの一例を示す図である。FIG. 2 is a diagram showing an example of a main memory map.

【図3】アドレスの対応を示す図である。FIG. 3 is a diagram showing correspondence between addresses.

【符号の説明】[Explanation of symbols]

1 主記憶サイズ格納レジスタA 2 アドレス加算器 3 アドレスセレクター 4 絶対アドレス1(21ビット幅) 5 絶対アドレス2(20ビット幅) 6 データ入力パス (1) 主記憶マップ(64Kバイト)アドレスレジス
タ (2) 主記憶マップ(1Mバイト)アドレスレジスタ
1 Main memory size storage register A 2 Address adder 3 Address selector 4 Absolute address 1 (21 bit width) 5 Absolute address 2 (20 bit width) 6 Data input path (1) Main memory map (64 Kbytes) Address register (2 ) Main memory map (1 MB) address register

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 用途により主記憶の内容が変化し、動作
を制御するマイクロプログラムや管理テーブルを主記憶
内に持つ情報処理装置において、主記憶のサイズを格納
するレジスタと、主記憶アクセス時のアドレスとを加算
する加算器とを有し、主記憶アドレスの最上位ビットに
符号ビットを設け、前記マイクロプログラムや管理テー
ブルを主記憶の最大アドレスよりアドレスが小さくなる
方向に格納する格納機能と、前記マイクロプログラムや
管理テーブルをアクセスするときには前記最上位ビット
を”1”にして相対アドレスを2の補数で与え、前記最
上位ビットが”1”のときに、前記加算器で前記レジス
タと前記主記憶アドレスを加算する加算機能とを備えた
ことを特徴とする情報処理装置の主記憶アクセス方式。
1. In an information processing device having a main program, which has a microprogram for controlling operations and a management table, the contents of the main memory change depending on the use, and a register for storing the size of the main memory and a register for accessing the main memory. A storage function that has an adder for adding an address, a sign bit is provided in the most significant bit of the main memory address, and the microprogram or the management table is stored in a direction in which the address becomes smaller than the maximum address of the main memory, When accessing the microprogram or the management table, the most significant bit is set to "1" and the relative address is given in 2's complement. When the most significant bit is "1", the adder adds the register and the main address. A main memory access method for an information processing apparatus, comprising: an addition function for adding storage addresses.
JP30420991A 1991-10-23 1991-10-23 Main storage access system for information processor Pending JPH05113927A (en)

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