JPH01209533A - Microprogram controller - Google Patents
Microprogram controllerInfo
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- JPH01209533A JPH01209533A JP3277388A JP3277388A JPH01209533A JP H01209533 A JPH01209533 A JP H01209533A JP 3277388 A JP3277388 A JP 3277388A JP 3277388 A JP3277388 A JP 3277388A JP H01209533 A JPH01209533 A JP H01209533A
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- field
- memory
- decoder
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- 238000010586 diagram Methods 0.000 description 4
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプログラムの制御装置に関し。[Detailed description of the invention] [Industrial application field] The present invention relates to a microprogram control device.
特に制御記憶を上位制御記憶のデコーダとして動作させ
る機能を備えたマイクロプログラム制御装置に関する。In particular, the present invention relates to a microprogram control device having a function of operating a control memory as a decoder of a higher-level control memory.
従来、マイクロプログラム制御装置においては。 Conventionally, in microprogram control devices.
使用される制御記憶を上位の制御記憶の特定のフィール
ドのデータによりデコーダとしてもアクセスすることの
できるようにした制御記憶方式がある。There is a control storage system in which the control storage used can also be accessed as a decoder using data in a specific field of the upper control storage.
しかし、上述した従来の制御記憶方式によると。 However, according to the conventional control storage method mentioned above.
マイクログログラムによる制御の場合、そのシーケンス
制御は制御記憶内の次アドレスフィールドのデータ及び
シーケンス制御フィールドのデータにより行なわれるが
、上位制御記憶からデコーダとしてアクセスされる場合
で、かつこの上位制御記憶からしかアクセスされない制
御記憶のアドレスでは次アドレスフィールド、あるいは
シーケンス制御フィールドの内容は使用されることがな
く無駄になっていた。In the case of control by a microprogram, the sequence control is performed by the data of the next address field and the data of the sequence control field in the control memory, but when it is accessed as a decoder from the upper control memory, and For addresses in control storage that are only accessed, the contents of the next address field or sequence control field are not used and are wasted.
本発明のマイクロプログラム制御装置は、マイクロプロ
グラムを蓄えそれ自身でシーケンス制御機能を有すると
共に上位の制御記憶の特定のフィールドのデータにより
デコーダとしてもアクセスされる制御記憶を有し、該制
御記憶の記憶領域をシーケンス制御フィールドとそれ以
外の演算制御フィールドとに分け、シーケンス制御回路
を介して動作する場合は前記演算制御フィールドにより
演算回路を制御し、前記シーケンス制御フィールドによ
りシーケンス制御を行ない、またデコーダとして動作す
る場合で、かつデコーダとして動作するときのみしかア
クセスされないアドレスに対しては前記シーケンス制御
フィールドにも前記演算制御フィールドのデータを格納
し、前記上位制御記憶のフィールドの特定のビットで前
記シーケンス制御フィールド、または演算制御フィール
ドの出力を選択し、前記演算回路を制御するようにした
ことを特徴とする。The microprogram control device of the present invention has a control memory that stores a microprogram and has a sequence control function itself and is also accessed as a decoder by data in a specific field of an upper control memory, The area is divided into a sequence control field and other arithmetic control fields, and when operating via a sequence control circuit, the arithmetic circuit is controlled by the arithmetic control field, sequence control is performed by the sequence control field, and as a decoder. For addresses that are operated and accessed only when operating as a decoder, the data of the arithmetic control field is also stored in the sequence control field, and the sequence control is performed using specific bits of the field of the upper control memory. The present invention is characterized in that the output of a field or an arithmetic control field is selected to control the arithmetic circuit.
次に1本発明によるマイクロプログラム制御装置につい
て図面を参照して説明する。Next, a microprogram control device according to the present invention will be explained with reference to the drawings.
第1図は本発明の実施例の構成を示すブロック図である
。この図において、上位制御記憶1は上位のマイクロプ
ログラムを蓄えて動作する。この制御記憶1において、
そのマイクロ命令フィールドの中の特定のフィールドの
データはデコーダレジスタ2に読出され、さらにアドレ
スセレクタ3を介して制御記憶4をデコーダとしてアク
セスする。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. In this figure, a higher-level control memory 1 stores and operates higher-level microprograms. In this control memory 1,
Data in a specific field in the microinstruction field is read out to the decoder register 2, and further accessed via the address selector 3 to the control memory 4 as a decoder.
制御記憶4はそれ自身マイクロプログラムを蓄えている
。そして、アドレスレジスタ5からのアドレス、あるい
は制御記憶4の次アドレスフィールドからのアドレスが
シーケンス制御フィールドからのデータによりシーケン
ス制御回路6において選択されたのち、アドレスセレク
タ3を介して制御記憶4をアクセスする。制御記憶4か
ら読出されたデータはセレクタ7で選択され、読出しレ
ジスタ8に保持され、この出力により演算回路9が制御
される。なお、セレクタ制御フリップフロップ10は上
位制御記憶1の特定のビットを保持し、その出力によっ
てセレクタ7を制御し、制御記憶4のフィールドを選択
するようになっている。The control memory 4 itself stores microprograms. Then, after the address from the address register 5 or the address from the next address field of the control memory 4 is selected in the sequence control circuit 6 based on the data from the sequence control field, the control memory 4 is accessed via the address selector 3. . Data read from control memory 4 is selected by selector 7 and held in read register 8, and an arithmetic circuit 9 is controlled by this output. Note that the selector control flip-flop 10 holds a specific bit of the upper control memory 1, and controls the selector 7 based on its output to select a field of the control memory 4.
第2図は制御記憶4の内容を説明するための図である。FIG. 2 is a diagram for explaining the contents of the control memory 4.
この図において+ a + Cは演算制御フィールド、
b、dはシーケンス制御フィールドである。アドレスl
からn−1まではマイクロプログラムが格納されている
。このうち、aには演算制御データ、bにはシーケンス
制御データが格納されている。また、アドレスnからm
までは上位制御記憶1からデコーダとしてしかアクセス
されない領域であり、従ってend共に演算制御データ
が格納されている。In this figure, + a + C is the calculation control field,
b and d are sequence control fields. address l
Microprograms are stored from n-1. Of these, calculation control data is stored in a, and sequence control data is stored in b. Also, address n to m
These areas are accessed only as a decoder from the higher-level control memory 1, and therefore, arithmetic control data is stored in both areas.
上位制御記憶1からデコーダとして制御記憶4をアクセ
スする場合、アドレスIからn−1までのa、及びアド
レスnからmまでのc+dの各領域をデコーダレジスタ
2及びセレクタ制御フリップフロップ10のデータとし
て使用する。デコーダレジスタ2の出力はアドレスセレ
クタ3を通して制御記憶4のIからm番地までをアクセ
スする。When accessing the control memory 4 as a decoder from the upper control memory 1, areas a from addresses I to n-1 and areas c+d from addresses n to m are used as data for the decoder register 2 and selector control flip-flop 10. do. The output of the decoder register 2 passes through the address selector 3 to access addresses I to m of the control memory 4.
セレクタ制御フリップフロップ10はセレクタを制御し
、制御記憶4のlからm番地までの読出しデータのa、
c領域、またはす、d領域のうち。The selector control flip-flop 10 controls the selector and selects a,
Of area c, or area d.
どちらかを選択する。これにより、上位制御記憶1から
制御記憶4をデコーダとして制御し、制御記憶4のIか
らn−1番までのa領域及びnからm番地までのend
領域のデータをデコード出力として使用することが可能
となる。Choose one. As a result, the control memory 4 from the upper control memory 1 is controlled as a decoder, and the a area from I to n-1 of the control memory 4 and the end from address n to m are controlled.
It becomes possible to use the data in the area as decoded output.
以上の説明により明かなように2本発明によれば、制御
記憶の中で上位制御記憶のデコーダとしてしかアクセス
されないアドレスに対しては、制御記憶の次アドレスフ
ィールド及びシーケンス制御フィールドの部分を演算回
路制御フィールドとしてデータを蓄え、上位制御記憶の
特定のビットで前記フィールドを選択し、これを演算回
路に送ることにより制御記憶の容量を有効に利用できる
点、その効果は大きい。As is clear from the above description, according to the present invention, for an address in the control memory that is accessed only as a decoder of the upper control memory, the next address field and sequence control field portion of the control memory are processed by an arithmetic circuit. This is highly effective in that the capacity of the control memory can be used effectively by storing data as a control field, selecting the field using a specific bit of the upper control memory, and sending this to the arithmetic circuit.
第1図は本発明の実施例の構成を示すプロ、り図、第2
図は制御記憶4の内容を説明するための図である。
1・・・上位制御記憶、2・・・デコーダレジスタ、3
・・・アドレスレジスタ、4・・・制御記憶、5・・・
アドレスレジスタ、6・・・シーケンス制御回路、7・
・・セレクタ、8・・・読出しレジスタ、9・・・演算
回路。
第1図Figure 1 is a professional diagram showing the configuration of an embodiment of the present invention;
The figure is a diagram for explaining the contents of the control memory 4. 1... Upper control memory, 2... Decoder register, 3
...Address register, 4...Control memory, 5...
Address register, 6... Sequence control circuit, 7.
...Selector, 8...Read register, 9...Arithmetic circuit. Figure 1
Claims (1)
制御機能を有すると共に上位の制御記憶の特定のフィー
ルドのデータによりデコーダとしてもアクセスされる制
御記憶を有し、該制御記憶の記憶領域をシーケンス制御
フィールドとそれ以外の演算制御フィールドとに分け、
シーケンス制御回路を介して動作する場合は前記演算制
御フィールドにより演算回路を制御し、前記シーケンス
制御フィールドによりシーケンス制御を行ない、またデ
コーダとして動作する場合で、かつデコーダとして動作
するときのみしかアクセスされないアドレスに対しては
前記シーケンス制御フィールドにも前記演算制御フィー
ルドのデータを格納し前記上位制御記憶のフィールドの
特定のビットで前記シーケンス制御フィールド、または
演算制御フィールドの出力を選択し、前記演算回路を制
御するようにしたことを特徴とするマイクロプログラム
制御装置。1. It has a control memory that stores microprograms, has a sequence control function by itself, and is also accessed as a decoder by data in a specific field of an upper control memory, and the storage area of the control memory is used as a sequence control field. Separated from other calculation control fields,
When operating via a sequence control circuit, the arithmetic circuit is controlled by the arithmetic control field, sequence control is performed by the sequence control field, and when operating as a decoder, an address that is accessed only when operating as a decoder. , the data of the arithmetic control field is also stored in the sequence control field, and the output of the sequence control field or the arithmetic control field is selected with a specific bit of the field of the upper control storage to control the arithmetic circuit. A microprogram control device characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3277388A JPH01209533A (en) | 1988-02-17 | 1988-02-17 | Microprogram controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3277388A JPH01209533A (en) | 1988-02-17 | 1988-02-17 | Microprogram controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01209533A true JPH01209533A (en) | 1989-08-23 |
Family
ID=12368158
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3277388A Pending JPH01209533A (en) | 1988-02-17 | 1988-02-17 | Microprogram controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01209533A (en) |
-
1988
- 1988-02-17 JP JP3277388A patent/JPH01209533A/en active Pending
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