JPH05107456A - 光電変換装置 - Google Patents
光電変換装置Info
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- JPH05107456A JPH05107456A JP3293896A JP29389691A JPH05107456A JP H05107456 A JPH05107456 A JP H05107456A JP 3293896 A JP3293896 A JP 3293896A JP 29389691 A JP29389691 A JP 29389691A JP H05107456 A JPH05107456 A JP H05107456A
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Abstract
(57)【要約】
【目的】 光電変換装置の高集積化、歩留まり向上、コ
ストダウンを図る。 【構成】 光電変換された電荷を蓄積可能な複数の光電
変換セル１−１を有し、最も強い光の入射されている前
記光電変換セルの蓄積信号のみを出力する最大信号検出
手段１０１−１と、最も弱い光の入射されている前記光
電変換セルの蓄積信号のみを出力する最小信号検出手段
１０２−１とを備え、これらの手段による検出を蓄積時
間中に行なう光電変換装置において、前記最大信号検出
手段１０１−１と前記最小信号検出手段１０２−１とが
同一形式の差動回路を含む回路より構成される。
ストダウンを図る。 【構成】 光電変換された電荷を蓄積可能な複数の光電
変換セル１−１を有し、最も強い光の入射されている前
記光電変換セルの蓄積信号のみを出力する最大信号検出
手段１０１−１と、最も弱い光の入射されている前記光
電変換セルの蓄積信号のみを出力する最小信号検出手段
１０２−１とを備え、これらの手段による検出を蓄積時
間中に行なう光電変換装置において、前記最大信号検出
手段１０１−１と前記最小信号検出手段１０２−１とが
同一形式の差動回路を含む回路より構成される。
Description
【０００１】
【産業上の利用分野】本発明は光電変換装置に係り、特
にカメラのパッシブ方式の焦点検出装置等に好適に用い
られる光電変換装置に関するものである。
にカメラのパッシブ方式の焦点検出装置等に好適に用い
られる光電変換装置に関するものである。
【０００２】
【従来の技術】従来この種の装置としては、特開昭６１
−１６７９１６号公報及び特開昭６２−１１３４６８号
公報、特願昭６１−２１９６６８号公報及び特願昭６２
−２７２６７号公報等に開示された装置がある。
−１６７９１６号公報及び特開昭６２−１１３４６８号
公報、特願昭６１−２１９６６８号公報及び特願昭６２
−２７２６７号公報等に開示された装置がある。
【０００３】特開昭６１−１６７９１６号公報における
構成は、光電変換素子アレイに入射する光量の平均値も
しくは、和信号に基づいて蓄積を制御するものである。
また、特開昭６２−１１３４６８号公報〜特願昭６２−
２７２６７号公報における構成は、光電変換素子アレイ
の略最大値に基づいて蓄積時間を制御するものである。
いずれの構成も後段の信号処理を行ない易くするように
信号のレベルができるだけ一定のレベルになるような制
御を行なっている。このような後段における信号処理と
しては遮光画素（オプティカルブラック）を基準に増幅
してＡ／Ｄ変換を行なったのち、特開昭５８−１４２３
０６号公報、特開昭５９−１０７３１３号公報、特開昭
６０−１０１５１３号公報、特開昭６１−１６０８２４
号公報に開示されている演算を行なう構成が採用されて
いる。
構成は、光電変換素子アレイに入射する光量の平均値も
しくは、和信号に基づいて蓄積を制御するものである。
また、特開昭６２−１１３４６８号公報〜特願昭６２−
２７２６７号公報における構成は、光電変換素子アレイ
の略最大値に基づいて蓄積時間を制御するものである。
いずれの構成も後段の信号処理を行ない易くするように
信号のレベルができるだけ一定のレベルになるような制
御を行なっている。このような後段における信号処理と
しては遮光画素（オプティカルブラック）を基準に増幅
してＡ／Ｄ変換を行なったのち、特開昭５８−１４２３
０６号公報、特開昭５９−１０７３１３号公報、特開昭
６０−１０１５１３号公報、特開昭６１−１６０８２４
号公報に開示されている演算を行なう構成が採用されて
いる。
【０００４】しかし、前記の各構成を用いて合焦状態を
判別する装置を構成するに際しては、被写体の輝度分布
を光電変換素子アレイでサンプリングし、これを電気的
に信号処理して合焦状態を判別している。即ち、遮光画
素を基準に信号のＡ／Ｄ変換を行なうため、低コントラ
スト（輝度分布の場所的変化が小さい）の被写体におい
ては被写体の特徴を示すパターン部よりも演算に寄与し
ない信号のＤＣ（直流）成分の方が圧倒的に多くなり、
量子化誤差やノイズの影響を受け演算の信頼性を低下さ
せるという問題があった。これを解決すべく特願昭６３
−４７６４４号公報では図８に示すように、光電変換装
置に蓄積信号の最大値と最小値とを検出する機能をもた
せ、蓄積時間を制御できるようにしており、焦点検出装
置の低コントラスト限界を改善するのに貢献している。
判別する装置を構成するに際しては、被写体の輝度分布
を光電変換素子アレイでサンプリングし、これを電気的
に信号処理して合焦状態を判別している。即ち、遮光画
素を基準に信号のＡ／Ｄ変換を行なうため、低コントラ
スト（輝度分布の場所的変化が小さい）の被写体におい
ては被写体の特徴を示すパターン部よりも演算に寄与し
ない信号のＤＣ（直流）成分の方が圧倒的に多くなり、
量子化誤差やノイズの影響を受け演算の信頼性を低下さ
せるという問題があった。これを解決すべく特願昭６３
−４７６４４号公報では図８に示すように、光電変換装
置に蓄積信号の最大値と最小値とを検出する機能をもた
せ、蓄積時間を制御できるようにしており、焦点検出装
置の低コントラスト限界を改善するのに貢献している。
【０００５】次に、図８の光電変換装置の動作を簡単に
説明する。なお、図８の各部の構成及び動作の詳細な説
明については本発明の実施例において行なう。
説明する。なお、図８の各部の構成及び動作の詳細な説
明については本発明の実施例において行なう。
【０００６】図８中の３０１−１〜３０１−ｎが最大信
号検出手段となる最大信号検出回路、３０２−１〜３０
２−ｎが最小信号検出手段となる最小信号検出回路であ
る（なお、３０１−１，３０２−１のみ破線で回路部を
図示する。）。最大信号検出回路３０１−１〜３０１−
ｎと最小信号検出回路３０２−１〜３０２−ｎとは相補
的な回路構成をとっており、それぞれ差動入力段（相補
型のＭＯＳトランジスタにより構成される）と出力段の
バイポーラトランジスタ３０５−１〜３０５ｎ、３０６
−１〜３０６−ｎから成り、最大信号検出回路３０１−
１〜３０１−ｎの出力は共通接続され負荷抵抗３０３が
接続されている。最小信号検出回路３０２−１〜３０２
−ｎの出力は共通接続され負荷抵抗３０４が接続されて
いる。また、それぞれの入力には対応する光電変換素子
の出力が接続されている。
号検出手段となる最大信号検出回路、３０２−１〜３０
２−ｎが最小信号検出手段となる最小信号検出回路であ
る（なお、３０１−１，３０２−１のみ破線で回路部を
図示する。）。最大信号検出回路３０１−１〜３０１−
ｎと最小信号検出回路３０２−１〜３０２−ｎとは相補
的な回路構成をとっており、それぞれ差動入力段（相補
型のＭＯＳトランジスタにより構成される）と出力段の
バイポーラトランジスタ３０５−１〜３０５ｎ、３０６
−１〜３０６−ｎから成り、最大信号検出回路３０１−
１〜３０１−ｎの出力は共通接続され負荷抵抗３０３が
接続されている。最小信号検出回路３０２−１〜３０２
−ｎの出力は共通接続され負荷抵抗３０４が接続されて
いる。また、それぞれの入力には対応する光電変換素子
の出力が接続されている。
【０００７】光信号の蓄積中、各光電変換素子に入射す
る光強度の違いにより、フォトトランジスタ１−１〜１
−ｎのエミッタ電位はさまざまなレベルにあるが、最大
レベルに無いフォトトランジスタのエミッタと接続され
た最大信号検出回路はコンパレータ動作を行ない出力段
のＮＰＮトランジスタのベースはほぼＧＮＤ電位となり
カットオフする。これに対し、最大レベルに対応するフ
ォトトランジスタのエミッタと接続された最大信号検出
回路はボルテージフォロア動作を行なう為、Ｖmax には
最大レベルのフォトトランジスタのエミッタ電位が出力
され最大信号検出となる。
る光強度の違いにより、フォトトランジスタ１−１〜１
−ｎのエミッタ電位はさまざまなレベルにあるが、最大
レベルに無いフォトトランジスタのエミッタと接続され
た最大信号検出回路はコンパレータ動作を行ない出力段
のＮＰＮトランジスタのベースはほぼＧＮＤ電位となり
カットオフする。これに対し、最大レベルに対応するフ
ォトトランジスタのエミッタと接続された最大信号検出
回路はボルテージフォロア動作を行なう為、Ｖmax には
最大レベルのフォトトランジスタのエミッタ電位が出力
され最大信号検出となる。
【０００８】同様に最小レベルにないフォトトランジス
タのエミッタと接続された最小信号検出回路はコンパレ
ータ動作をし、出力段のバイポーラトランジスタのベー
スはほぼＶCCレベルとなり、カットオフする。これに対
し、最小レベルに対応するフォトトランジスタのエミッ
タと接続された最小信号検出回路はボルテージフォロア
動作を行ない、Ｖmin には最小レベルのフォトトランジ
スタのエミッタ電位が出力され、最小信号検出となる。
タのエミッタと接続された最小信号検出回路はコンパレ
ータ動作をし、出力段のバイポーラトランジスタのベー
スはほぼＶCCレベルとなり、カットオフする。これに対
し、最小レベルに対応するフォトトランジスタのエミッ
タと接続された最小信号検出回路はボルテージフォロア
動作を行ない、Ｖmin には最小レベルのフォトトランジ
スタのエミッタ電位が出力され、最小信号検出となる。
【０００９】
【発明が解決しようとする課題】上記従来の光電変換装
置において、光電変換素子の配列に合わせて最大信号検
出回路と最小信号検出回路とをチップ上に繰り返し配置
する場合、素子間の配線を考慮すれば相互に接続される
素子同士、即ち、それぞれの回路を構成する素子を隣接
して配置することが望ましいが、図８に示すように、上
記従来の光電変換装置では最大信号検出回路３０１−１
〜３０１−ｎと最小信号検出回路３０２−１〜３０２−
ｎとの差動段が相補型の回路を用いて構成されているた
め、素子を隣接して配置しようとすると、異なる導電型
の素子（ＮＭＯＳトランジスタとＰＭＯＳトランジス
タ）が隣接して配置されることになる。
置において、光電変換素子の配列に合わせて最大信号検
出回路と最小信号検出回路とをチップ上に繰り返し配置
する場合、素子間の配線を考慮すれば相互に接続される
素子同士、即ち、それぞれの回路を構成する素子を隣接
して配置することが望ましいが、図８に示すように、上
記従来の光電変換装置では最大信号検出回路３０１−１
〜３０１−ｎと最小信号検出回路３０２−１〜３０２−
ｎとの差動段が相補型の回路を用いて構成されているた
め、素子を隣接して配置しようとすると、異なる導電型
の素子（ＮＭＯＳトランジスタとＰＭＯＳトランジス
タ）が隣接して配置されることになる。
【００１０】この配置を図９及び図１０を用いて説明す
る。図９は両回路の差動段を構成する異なる導電型の素
子が光電変換素子の配置方向と垂直に配置された場合を
示す配置図であり、少くとも２ヶ所Ｅ−Ｅ’とＦ−Ｆ’
（なお、Ｅ’−Ｅ−Ｆ−Ｆ’はＰウエルとＮウエルの境
界を示す）とにおいて異なる導電型の素子が隣接して配
置される。図１０は両回路の差動段を構成する異なる導
電型の素子が光電変換素子の配置方向と平行に配置され
た場合を示す配置図であり、少くとも２ヶ所Ｇ−Ｇ’と
Ｈ−Ｈ’（なお、Ｇ’−Ｇ’−Ｈ’−ＨはＰウエルとＮ
ウエルの境界を示す）とにおいて異なる導電型の素子が
隣接して配置されることになる。
る。図９は両回路の差動段を構成する異なる導電型の素
子が光電変換素子の配置方向と垂直に配置された場合を
示す配置図であり、少くとも２ヶ所Ｅ−Ｅ’とＦ−Ｆ’
（なお、Ｅ’−Ｅ−Ｆ−Ｆ’はＰウエルとＮウエルの境
界を示す）とにおいて異なる導電型の素子が隣接して配
置される。図１０は両回路の差動段を構成する異なる導
電型の素子が光電変換素子の配置方向と平行に配置され
た場合を示す配置図であり、少くとも２ヶ所Ｇ−Ｇ’と
Ｈ−Ｈ’（なお、Ｇ’−Ｇ’−Ｈ’−ＨはＰウエルとＮ
ウエルの境界を示す）とにおいて異なる導電型の素子が
隣接して配置されることになる。
【００１１】ところが、図９のＤ−Ｄ’の断面図たる図
１１に示すように、一般的なＢｉ−ＣＭＯＳプロセスに
よると、ＮＭＯＳトランジスタはＰウエル２７中に、Ｐ
ＭＯＳトランジスタはＮエピタキシャル（Ｎウエル）２
６中に形成される為、異なる導電型の素子間の分離幅Ｌ
PNは、ウエル拡散時の横広がりの影響や、寄生トランジ
スタの耐圧の確保とそのトランジスタとしての動作を抑
える為、同じ導電型の素子間の分離幅ＬP やＬN に比較
して大きくなり、異なる導電型の素子間の隣接個所は無
駄なスペースを生じさせている。
１１に示すように、一般的なＢｉ−ＣＭＯＳプロセスに
よると、ＮＭＯＳトランジスタはＰウエル２７中に、Ｐ
ＭＯＳトランジスタはＮエピタキシャル（Ｎウエル）２
６中に形成される為、異なる導電型の素子間の分離幅Ｌ
PNは、ウエル拡散時の横広がりの影響や、寄生トランジ
スタの耐圧の確保とそのトランジスタとしての動作を抑
える為、同じ導電型の素子間の分離幅ＬP やＬN に比較
して大きくなり、異なる導電型の素子間の隣接個所は無
駄なスペースを生じさせている。
【００１２】また、相補型の回路を用いた場合、図８に
示すようにそれぞれの差動段のバイアス電流Ｉ1 ，Ｉ2
を決めるバイアス回路３０７，３０８や配線が別々に必
要となり、上記の素子分離に伴なうスペースと合わせて
チップサイズの増大、さらには歩留りの低下を引き起こ
すという課題があった。
示すようにそれぞれの差動段のバイアス電流Ｉ1 ，Ｉ2
を決めるバイアス回路３０７，３０８や配線が別々に必
要となり、上記の素子分離に伴なうスペースと合わせて
チップサイズの増大、さらには歩留りの低下を引き起こ
すという課題があった。
【００１３】本発明は上述の課題を解決するためになさ
れたものであり、チップ上の素子分離領域の数を削減し
て無駄なスペースを無くし、それぞれの差動段のバイア
ス源を共通として高集積化を可能にする光電変換装置を
得ることを目的とする。
れたものであり、チップ上の素子分離領域の数を削減し
て無駄なスペースを無くし、それぞれの差動段のバイア
ス源を共通として高集積化を可能にする光電変換装置を
得ることを目的とする。
【００１４】
【課題を解決するための手段】本発明の光電変換装置
は、光電変換された電荷を蓄積可能な複数の光電変換セ
ルを有し、最も強い光の入射されている前記光電変換セ
ルの蓄積信号のみを出力する最大信号検出手段と、最も
弱い光の入射されている前記光電変換セルの蓄積信号の
みを出力する最小信号検出手段とを備え、これらの手段
による検出を蓄積時間中に行なう光電変換装置におい
て、前記最大信号検出手段と前記最小信号検出手段とが
同一形式の差動回路を含む回路より構成されることを特
徴とする。
は、光電変換された電荷を蓄積可能な複数の光電変換セ
ルを有し、最も強い光の入射されている前記光電変換セ
ルの蓄積信号のみを出力する最大信号検出手段と、最も
弱い光の入射されている前記光電変換セルの蓄積信号の
みを出力する最小信号検出手段とを備え、これらの手段
による検出を蓄積時間中に行なう光電変換装置におい
て、前記最大信号検出手段と前記最小信号検出手段とが
同一形式の差動回路を含む回路より構成されることを特
徴とする。
【００１５】また、前記最大信号検出手段と前記最小信
号検出手段との差動回路を構成する同一導電型のトラン
ジスタを一つの半導体領域中に配置することを特徴とす
る。また、前記最大信号検出手段と前記最小信号検出手
段との差動回路のバイアス電流を共通のバイアス源から
供給することを特徴とする。
号検出手段との差動回路を構成する同一導電型のトラン
ジスタを一つの半導体領域中に配置することを特徴とす
る。また、前記最大信号検出手段と前記最小信号検出手
段との差動回路のバイアス電流を共通のバイアス源から
供給することを特徴とする。
【００１６】
【作用】本発明の光電変換装置は、最大信号検出手段お
よび最小信号検出手段を同一の差動回路を含む回路で構
成することにより、両検出手段の差動回路の同導電型の
素子を隣接して配置するものである。
よび最小信号検出手段を同一の差動回路を含む回路で構
成することにより、両検出手段の差動回路の同導電型の
素子を隣接して配置するものである。
【００１７】なお、上記光電変換装置において、両検出
手段の差動回路を構成する同一導電型のトランジスタを
一つの半導体領域中に配置することで、図１１に示した
ような素子分離領域ＬPNの数を削減することができる。
手段の差動回路を構成する同一導電型のトランジスタを
一つの半導体領域中に配置することで、図１１に示した
ような素子分離領域ＬPNの数を削減することができる。
【００１８】また、上記光電変換装置において、前記最
大信号検出手段と前記最小信号検出手段との差動回路の
バイアス電流を共通のバイアス電流源から供給すること
で、バイアス回路の共通化を図ることができる。
大信号検出手段と前記最小信号検出手段との差動回路の
バイアス電流を共通のバイアス電流源から供給すること
で、バイアス回路の共通化を図ることができる。
【００１９】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。
詳細に説明する。
【００２０】図１は本発明の第１実施例である光電変換
装置の等価回路図である。
装置の等価回路図である。
【００２１】図１において、１−１〜１−ｎは蓄積タイ
プのフォトトランジスタアレイ（光電変換セル）であ
り、コレクタには共通の電源ＶCCが接続され、制御電極
領域（ベース）に光電変換された電荷を蓄積し、主電極
領域（エミッタ）から読み出すことのできる構造を有す
るもので、その具体的内容は、例えば特開昭６２−１２
８６７８号公報，特開昭６２−１１３４６８号公報，特
願昭６１−１６８２８６号公報，特願昭６１−２１９６
６８号公報，特願昭６１−２１９６６９号公報等に詳細
な記載がある。２−１〜２−ｎはフォトトランジスタア
レイ１−１〜１−ｎを構成する各バイポーラトランジス
タのベースをφres が与えられたときに電源ＶC に接続
してリセットするためのＰＭＯＳスイッチ、３−１〜３
−ｎはバイポーラトランジスタの各エミッタに接続され
て蓄積された信号をφt に同期して後段へ取り出すため
のＮＭＯＳスイッチ、４−１〜４−ｎはＮＭＯＳスイッ
チ３−１〜３−ｎの各々に直列接続されて画像信号を読
み出しライン７ヘ送出するためのＮＭＯＳスイッチであ
る。５−１〜５−ｎはＮＭＯＳスイッチ３−１〜３−ｎ
と４−１〜４−ｎの各接続点と接地間に接続された各画
素ごとの信号を読み出すための蓄積容量、６はＮＭＯＳ
スイッチ４−１〜４−ｎを順番にオンさせて画像信号を
逐次読み出す為のシフトレジスタである。８はＮＭＯＳ
スイッチ４−１〜４−ｎの出力端子が共通接続された読
み出しライン７を信号φhrs の与えられたときに接地し
て初期化するためのＮＭＯＳスイッチ、９は読み出しラ
イン７に出力された画像信号を増幅する出力アンプ、１
０−１〜１０−ｎはφvrs が与えられたときにフォトト
ランジスタアレイ１−１〜１−ｎの各エミッタを所定の
電圧ＶVrにリセットする為のＮＭＯＳスイッチである。
プのフォトトランジスタアレイ（光電変換セル）であ
り、コレクタには共通の電源ＶCCが接続され、制御電極
領域（ベース）に光電変換された電荷を蓄積し、主電極
領域（エミッタ）から読み出すことのできる構造を有す
るもので、その具体的内容は、例えば特開昭６２−１２
８６７８号公報，特開昭６２−１１３４６８号公報，特
願昭６１−１６８２８６号公報，特願昭６１−２１９６
６８号公報，特願昭６１−２１９６６９号公報等に詳細
な記載がある。２−１〜２−ｎはフォトトランジスタア
レイ１−１〜１−ｎを構成する各バイポーラトランジス
タのベースをφres が与えられたときに電源ＶC に接続
してリセットするためのＰＭＯＳスイッチ、３−１〜３
−ｎはバイポーラトランジスタの各エミッタに接続され
て蓄積された信号をφt に同期して後段へ取り出すため
のＮＭＯＳスイッチ、４−１〜４−ｎはＮＭＯＳスイッ
チ３−１〜３−ｎの各々に直列接続されて画像信号を読
み出しライン７ヘ送出するためのＮＭＯＳスイッチであ
る。５−１〜５−ｎはＮＭＯＳスイッチ３−１〜３−ｎ
と４−１〜４−ｎの各接続点と接地間に接続された各画
素ごとの信号を読み出すための蓄積容量、６はＮＭＯＳ
スイッチ４−１〜４−ｎを順番にオンさせて画像信号を
逐次読み出す為のシフトレジスタである。８はＮＭＯＳ
スイッチ４−１〜４−ｎの出力端子が共通接続された読
み出しライン７を信号φhrs の与えられたときに接地し
て初期化するためのＮＭＯＳスイッチ、９は読み出しラ
イン７に出力された画像信号を増幅する出力アンプ、１
０−１〜１０−ｎはφvrs が与えられたときにフォトト
ランジスタアレイ１−１〜１−ｎの各エミッタを所定の
電圧ＶVrにリセットする為のＮＭＯＳスイッチである。
【００２２】１０１−１〜１０１−ｎは差動入力の非反
転入力が各フォトトランジスタ１−１〜１−ｎのエミッ
タに接続され、反転入力が共通接続された出力段のＮＰ
Ｎトランジスタ１０８−１〜１０８−ｎのエミッタライ
ン１１に接続された差動アンプ形式の最大信号検出回路
である。
転入力が各フォトトランジスタ１−１〜１−ｎのエミッ
タに接続され、反転入力が共通接続された出力段のＮＰ
Ｎトランジスタ１０８−１〜１０８−ｎのエミッタライ
ン１１に接続された差動アンプ形式の最大信号検出回路
である。
【００２３】１０２−１〜１０２−ｎは差動入力の非反
転入力が各フォトトランジスタ１−１〜１−ｎのエミッ
タに接続され、反転入力が共通接続された出力段のＰＮ
Ｐトランジスタ１１４−１〜１１４−ｎのエミッタライ
ン１４に接続された差動アンプ形式の最小信号検出回路
である。
転入力が各フォトトランジスタ１−１〜１−ｎのエミッ
タに接続され、反転入力が共通接続された出力段のＰＮ
Ｐトランジスタ１１４−１〜１１４−ｎのエミッタライ
ン１４に接続された差動アンプ形式の最小信号検出回路
である。
【００２４】１２，１５はそれぞれ最大信号検出回路１
０１−１〜１０１−ｎと最小信号検出回路１０２−１〜
１０２−ｎとの出力段の共通の負荷抵抗である。１３，
１６はそれぞれ最大信号検出回路１０１−１〜１０１−
ｎと最小信号検出回路１０２−１〜１０２−ｎとの出力
を増幅する出力アンプである。
０１−１〜１０１−ｎと最小信号検出回路１０２−１〜
１０２−ｎとの出力段の共通の負荷抵抗である。１３，
１６はそれぞれ最大信号検出回路１０１−１〜１０１−
ｎと最小信号検出回路１０２−１〜１０２−ｎとの出力
を増幅する出力アンプである。
【００２５】また、１７は、両検出回路の入力段に流す
バイアス電流を決める共通バイアス電源回路で、その出
力線１８は両検出回路のＰＭＯＳトランジスタ１０３−
１〜１０３−ｎ、１０９−１〜１０９−ｎのゲートに共
通接続されている。
バイアス電流を決める共通バイアス電源回路で、その出
力線１８は両検出回路のＰＭＯＳトランジスタ１０３−
１〜１０３−ｎ、１０９−１〜１０９−ｎのゲートに共
通接続されている。
【００２６】次に最大信号検出回路１０１−１〜１０１
−ｎについて説明する。なお、ここでは説明の簡易化の
ため最大信号検出回路１０１−１についてのみ説明する
が、他の最大信号検出回路１０１−２〜１０１−ｎにつ
いても同様である。
−ｎについて説明する。なお、ここでは説明の簡易化の
ため最大信号検出回路１０１−１についてのみ説明する
が、他の最大信号検出回路１０１−２〜１０１−ｎにつ
いても同様である。
【００２７】図１において、１０４−１〜１０７−１は
差動増幅器を構成するＭＯＳ型トランジスタ、１０３−
１は上記差動増幅器に電流を供給する電流源、１０８−
１はコレクタが電源ＶCCに接続されＰＭＯＳトランジス
タ１０５−１とＮＭＯＳトランジスタ１０７−１の接続
点にベースが接続されると共に、ＰＭＯＳトランジスタ
１０５−１のゲートに接続されたエミッタを出力端子と
するＮＰＮトランジスタである。なおＰＭＯＳトランジ
スタ１０４−１のゲートが入力端子となっている。
差動増幅器を構成するＭＯＳ型トランジスタ、１０３−
１は上記差動増幅器に電流を供給する電流源、１０８−
１はコレクタが電源ＶCCに接続されＰＭＯＳトランジス
タ１０５−１とＮＭＯＳトランジスタ１０７−１の接続
点にベースが接続されると共に、ＰＭＯＳトランジスタ
１０５−１のゲートに接続されたエミッタを出力端子と
するＮＰＮトランジスタである。なおＰＭＯＳトランジ
スタ１０４−１のゲートが入力端子となっている。
【００２８】次に最小信号検出回路１０２−１〜１０２
−ｎについて説明する。なお、ここでは説明の簡易化の
ため最小信号検出回路１０２−１についてのみ説明する
が、他の最小信号検出回路１０２−２〜１０２−ｎにつ
いても同様である。
−ｎについて説明する。なお、ここでは説明の簡易化の
ため最小信号検出回路１０２−１についてのみ説明する
が、他の最小信号検出回路１０２−２〜１０２−ｎにつ
いても同様である。
【００２９】図１において、１１０−１〜１１３−１は
最大信号検出回路１０１−１と同じ形式の差動増幅器を
構成するＭＯＳトランジスタであり、１０９−１は上記
差動増幅器に電流を供給する電流源、１１４−１はコレ
クタがＧＮＤに接続され、ＰＭＯＳトランジスタ１１１
−１とＮＭＯＳトランジスタ１１３−１の接続点にベー
スが接続されると共に、ＰＭＯＳトランジスタ１１１−
１のゲートに接続されたエミッタを出力端子とするＰＮ
Ｐトランジスタである。なおＰＭＯＳトランジスタ１１
０−１のゲートが入力端子となっている。
最大信号検出回路１０１−１と同じ形式の差動増幅器を
構成するＭＯＳトランジスタであり、１０９−１は上記
差動増幅器に電流を供給する電流源、１１４−１はコレ
クタがＧＮＤに接続され、ＰＭＯＳトランジスタ１１１
−１とＮＭＯＳトランジスタ１１３−１の接続点にベー
スが接続されると共に、ＰＭＯＳトランジスタ１１１−
１のゲートに接続されたエミッタを出力端子とするＰＮ
Ｐトランジスタである。なおＰＭＯＳトランジスタ１１
０−１のゲートが入力端子となっている。
【００３０】図２および図３は、上記第１実施例の光電
変換装置における最大信号検出回路１０１−１〜１０１
−ｎと最小信号検出回路１０２−１〜１０２−ｎをチッ
プ上に配置した例であり、図２は両検出回路の出力段の
ＰＮＰトランジスタ、ＮＰＮトランジスタをＰウエル内
に配置した例であり、図３は両検出回路の出力段のＰＮ
Ｐトランジスタ、ＮＰＮトランジスタをそれぞれ異なる
ウエル内に配置した例である。以下、説明の簡易化のた
め最大信号検出回路１０１−１、最小信号検出回路１０
２−１についてのみ説明する。なお、図３においては図
面の簡易化のため最小信号検出回路１０２−２を図示す
る。
変換装置における最大信号検出回路１０１−１〜１０１
−ｎと最小信号検出回路１０２−１〜１０２−ｎをチッ
プ上に配置した例であり、図２は両検出回路の出力段の
ＰＮＰトランジスタ、ＮＰＮトランジスタをＰウエル内
に配置した例であり、図３は両検出回路の出力段のＰＮ
Ｐトランジスタ、ＮＰＮトランジスタをそれぞれ異なる
ウエル内に配置した例である。以下、説明の簡易化のた
め最大信号検出回路１０１−１、最小信号検出回路１０
２−１についてのみ説明する。なお、図３においては図
面の簡易化のため最小信号検出回路１０２−２を図示す
る。
【００３１】図２及び図３において、最大信号検出回路
１０１−１と最小信号検出回路１０２−１とはそれぞれ
同一形式の差動段とコンプリメンタリーな出力段とから
成り、光電変換素子の配置方向と平行に配置されてい
る。
１０１−１と最小信号検出回路１０２−１とはそれぞれ
同一形式の差動段とコンプリメンタリーな出力段とから
成り、光電変換素子の配置方向と平行に配置されてい
る。
【００３２】図２においては、両検出回路の差動段のＰ
ＭＯＳトランジスタ１０３−１，１０４−１，１０５−
１，１０９−１，１１０−１，１１１−１はＮウエル
（Ｎエピ）領域２６内に配置されている。また両検出回
路の差動段のＮＭＯＳトランジスタ１０６−１，１０７
−１，１１２−１，１１３−１及び両検出回路の出力段
のＮＰＮトランジスタ１０８−１，ＰＮＰトランジスタ
１１４−１はＰウエル領域２７内に配置されている。
ＭＯＳトランジスタ１０３−１，１０４−１，１０５−
１，１０９−１，１１０−１，１１１−１はＮウエル
（Ｎエピ）領域２６内に配置されている。また両検出回
路の差動段のＮＭＯＳトランジスタ１０６−１，１０７
−１，１１２−１，１１３−１及び両検出回路の出力段
のＮＰＮトランジスタ１０８−１，ＰＮＰトランジスタ
１１４−１はＰウエル領域２７内に配置されている。
【００３３】図３においては、Ｎウエル（Ｎエピ）領域
２６とＰウエル領域２７との配置を図２の配置と変え、
コレクタが電源に接続される出力段のＮＰＮトランジス
タ１０８−１についてもＰＭＯＳトランジスタと同じＮ
ウエル（Ｎエピ）領域２６内に配置している。
２６とＰウエル領域２７との配置を図２の配置と変え、
コレクタが電源に接続される出力段のＮＰＮトランジス
タ１０８−１についてもＰＭＯＳトランジスタと同じＮ
ウエル（Ｎエピ）領域２６内に配置している。
【００３４】本実施例の光電変換装置によれば、図１に
示すような同じ形式の差動段を持つ最大、最小信号検出
回路１０１−１〜１０１−ｎ，１０２−１〜１０２−ｎ
を用いることでバイアス回路やその出力配線を共通化で
き省スペースが図れることに加えて、図２，図３に示す
ように両回路を構成する同じ導電型のＭＯＳトランジス
タを配線を複雑にすること無しに同じウエル領域内に配
置することができ、異なる導電型の素子が隣り合う場所
を図２においてはＡ−Ａ’、図３においてはＢ−Ｂ’の
それぞれ１ヶ所にできるため従来例と比較して省スペー
スが図れ集積度の向上を図ることができる。
示すような同じ形式の差動段を持つ最大、最小信号検出
回路１０１−１〜１０１−ｎ，１０２−１〜１０２−ｎ
を用いることでバイアス回路やその出力配線を共通化で
き省スペースが図れることに加えて、図２，図３に示す
ように両回路を構成する同じ導電型のＭＯＳトランジス
タを配線を複雑にすること無しに同じウエル領域内に配
置することができ、異なる導電型の素子が隣り合う場所
を図２においてはＡ−Ａ’、図３においてはＢ−Ｂ’の
それぞれ１ヶ所にできるため従来例と比較して省スペー
スが図れ集積度の向上を図ることができる。
【００３５】次に上記実施例の光電変換装置の光電変換
動作を簡単に説明する。
動作を簡単に説明する。
【００３６】図４は図１の光電変換装置の動作を説明す
るタイミングチャートである。
るタイミングチャートである。
【００３７】同図に示すように、まず、リセットが行な
われる。時間ｔ1−ｔ2 期間においてφres をローレベ
ルにし、ＰＭＯＳスイッチ２−１〜２−ｎをオンするこ
とにより、フォトトランジスタアレイ（以下、画素列と
いう）１−１〜１−ｎのベースがＶC の電位に固定され
る。次に、時間ｔ3 −ｔ4 期間においてφvrs及びφt
をハイベル（ＯＮ）にすることにより、ＮＭＯＳスイッ
チ１０−１〜１０−ｎ及び３−１〜３−ｎが導通し、蓄
積容量５−１〜５−ｎがＶVr電位にリセットされる。こ
の画素列１−１〜１−ｎのベース及びエミッタの各々に
対するリセットが終了すると、次に蓄積動作に入る。
われる。時間ｔ1−ｔ2 期間においてφres をローレベ
ルにし、ＰＭＯＳスイッチ２−１〜２−ｎをオンするこ
とにより、フォトトランジスタアレイ（以下、画素列と
いう）１−１〜１−ｎのベースがＶC の電位に固定され
る。次に、時間ｔ3 −ｔ4 期間においてφvrs及びφt
をハイベル（ＯＮ）にすることにより、ＮＭＯＳスイッ
チ１０−１〜１０−ｎ及び３−１〜３−ｎが導通し、蓄
積容量５−１〜５−ｎがＶVr電位にリセットされる。こ
の画素列１−１〜１−ｎのベース及びエミッタの各々に
対するリセットが終了すると、次に蓄積動作に入る。
【００３８】蓄積動作に入ると、光電変換された電荷は
画素列１−１〜１−ｎのベース領域に蓄積される。この
とき、画素列のベース及びエミッタはフローティング
（容量負荷状態）になっており、エミッタにはベース電
位を反映した電圧が生じる。
画素列１−１〜１−ｎのベース領域に蓄積される。この
とき、画素列のベース及びエミッタはフローティング
（容量負荷状態）になっており、エミッタにはベース電
位を反映した電圧が生じる。
【００３９】信号の逐次読み出しに際しては、ＮＭＯＳ
スイッチ４−１〜４−ｎをシフトレジスタ６によって順
次ＯＮにし、蓄積容量５−１〜５−ｎに蓄積された信号
電荷を読み出しライン７ヘ読み出す。シフトレジスタ６
はφckが入力されるごとにＮＭＯＳスイッチ４−１〜４
−ｎを順次選択する。このＮＭＯＳスイッチ４−１〜４
−ｎを選択する直前にφhrs によりＮＭＯＳスイッチ８
をＯＮにし、読み出しライン７に残留している電荷をリ
セットする。
スイッチ４−１〜４−ｎをシフトレジスタ６によって順
次ＯＮにし、蓄積容量５−１〜５−ｎに蓄積された信号
電荷を読み出しライン７ヘ読み出す。シフトレジスタ６
はφckが入力されるごとにＮＭＯＳスイッチ４−１〜４
−ｎを順次選択する。このＮＭＯＳスイッチ４−１〜４
−ｎを選択する直前にφhrs によりＮＭＯＳスイッチ８
をＯＮにし、読み出しライン７に残留している電荷をリ
セットする。
【００４０】以下最大・最小信号検出回路の動作につい
て説明する。
て説明する。
【００４１】最大信号検出回路１０１−１〜１０１−ｎ
の各々は、１個の差動増幅器と１個のＮＰＮ型トランジ
スタとの組み合わせによって構成される。差動増幅器の
反転入力とＮＰＮ型トランジスタのエミッタ１０８−１
〜１０８−ｎとが共通接続され、出力ライン１１として
いる。差動増幅器の非反転入力の各々は、画素列１−１
〜１−ｎの各エミッタに接続されている。差動増幅器の
非反転入力の電位が、反転入力の電位より低い場合、Ｎ
ＰＮ型トランジスタのベース入力はほぼ負電源の電圧レ
ベルまで下げられ、ＮＰＮ型トランジスタはオフ状態に
される。したがって、出力アンプ１３の入力には電圧を
生じさせない。一方、差動増幅器の非反転入力に最も高
い電位が入力されたときに、その電位が出力アンプ１３
の入力端に印加され、出力アンプ１３によって増幅され
てＶmax として出力される。
の各々は、１個の差動増幅器と１個のＮＰＮ型トランジ
スタとの組み合わせによって構成される。差動増幅器の
反転入力とＮＰＮ型トランジスタのエミッタ１０８−１
〜１０８−ｎとが共通接続され、出力ライン１１として
いる。差動増幅器の非反転入力の各々は、画素列１−１
〜１−ｎの各エミッタに接続されている。差動増幅器の
非反転入力の電位が、反転入力の電位より低い場合、Ｎ
ＰＮ型トランジスタのベース入力はほぼ負電源の電圧レ
ベルまで下げられ、ＮＰＮ型トランジスタはオフ状態に
される。したがって、出力アンプ１３の入力には電圧を
生じさせない。一方、差動増幅器の非反転入力に最も高
い電位が入力されたときに、その電位が出力アンプ１３
の入力端に印加され、出力アンプ１３によって増幅され
てＶmax として出力される。
【００４２】同様に最小信号検出回路１０２−１〜１０
２−ｎの各々は、１個の差動増幅器と１個のＰＮＰ型ト
ランジスタの組み合わせによって構成される。ＰＮＰ型
トランジスタのエミッタラインは差動増幅器の反転入力
に帰還され、非反転入力には各画素列１−１〜１−ｎの
エミッタが入力されている。差動増幅器は、非反転入力
が反転入力より高い電位の場合、ＰＮＰ型トランジスタ
のベース電位をほぼ電源電圧レベルまで変位させ、ＰＮ
Ｐ型トランジスタをオフ状態にする。したがって、出力
アンプ１３の入力には電圧を生じさせない。一方、差動
増幅器の非反転入力に最も低い電位が入力されたとき
に、その電位が出力アンプ１３の入力端に印加され、出
力アンプ１３に増幅されてＶmin として出力される。
２−ｎの各々は、１個の差動増幅器と１個のＰＮＰ型ト
ランジスタの組み合わせによって構成される。ＰＮＰ型
トランジスタのエミッタラインは差動増幅器の反転入力
に帰還され、非反転入力には各画素列１−１〜１−ｎの
エミッタが入力されている。差動増幅器は、非反転入力
が反転入力より高い電位の場合、ＰＮＰ型トランジスタ
のベース電位をほぼ電源電圧レベルまで変位させ、ＰＮ
Ｐ型トランジスタをオフ状態にする。したがって、出力
アンプ１３の入力には電圧を生じさせない。一方、差動
増幅器の非反転入力に最も低い電位が入力されたとき
に、その電位が出力アンプ１３の入力端に印加され、出
力アンプ１３に増幅されてＶmin として出力される。
【００４３】以上より明らかなように、図１の光電変換
装置は蓄積時間中、画素列１−１〜１−ｎの最大値Ｖ
max 及び最小値Ｖmin を出力することができ、蓄積終了
はφtをハイレベル（ＯＮ）にして、画素列１−１〜１
−ｎのエミッタ電位を蓄積容量５−１〜５−ｎに移すこ
とによって終了する。
装置は蓄積時間中、画素列１−１〜１−ｎの最大値Ｖ
max 及び最小値Ｖmin を出力することができ、蓄積終了
はφtをハイレベル（ＯＮ）にして、画素列１−１〜１
−ｎのエミッタ電位を蓄積容量５−１〜５−ｎに移すこ
とによって終了する。
【００４４】図５は、本発明の第２実施例の光電変換装
置の等価回路図である。なお図１と同一構成部材につい
ては同一符号を付して説明を省略する。
置の等価回路図である。なお図１と同一構成部材につい
ては同一符号を付して説明を省略する。
【００４５】図５では、図１の最大・最小検出回路１０
１−１〜１０１−ｎ，１０２−１〜１０２−ｎの差動ア
ンプの素子の極性を全て逆にし、ＮＭＯＳ入力とした最
大・最小検出回路１２１−１〜１２１−ｎ，１２２−１
〜１２２−ｎを用いている。このような回路構成におい
ても、最大信号及び最小信号検出原理は図１の光電変換
装置と同様である。図５の回路構成の場合、図２，図３
において、Ｎウエル（Ｎエピ）領域２６にＰＭＯＳトラ
ンジスタ１２６−１，１２７−１，１３２−１，１３３
−１を、またＰウエル領域２７にＮＭＯＳトランジス
タ、１２３−１，１２４−１，１２５−１，１２９−
１，１３０−１，１３１−１（ここでは、最大・最小検
出回路１２１−１，１２２−１についてのみ説明した
が、その他の最大・最小検出回路についても同様であ
る）を配置すれば相互に配線される素子同士を近傍に配
置しつつ、異なる導電型の素子分離個所を最小にでき、
素子分離に伴なうスペースのロスを減らせるだけでなく
バイアス源及びその配線を両検出回路にて共有でき、集
積度の向上が図れる。
１−１〜１０１−ｎ，１０２−１〜１０２−ｎの差動ア
ンプの素子の極性を全て逆にし、ＮＭＯＳ入力とした最
大・最小検出回路１２１−１〜１２１−ｎ，１２２−１
〜１２２−ｎを用いている。このような回路構成におい
ても、最大信号及び最小信号検出原理は図１の光電変換
装置と同様である。図５の回路構成の場合、図２，図３
において、Ｎウエル（Ｎエピ）領域２６にＰＭＯＳトラ
ンジスタ１２６−１，１２７−１，１３２−１，１３３
−１を、またＰウエル領域２７にＮＭＯＳトランジス
タ、１２３−１，１２４−１，１２５−１，１２９−
１，１３０−１，１３１−１（ここでは、最大・最小検
出回路１２１−１，１２２−１についてのみ説明した
が、その他の最大・最小検出回路についても同様であ
る）を配置すれば相互に配線される素子同士を近傍に配
置しつつ、異なる導電型の素子分離個所を最小にでき、
素子分離に伴なうスペースのロスを減らせるだけでなく
バイアス源及びその配線を両検出回路にて共有でき、集
積度の向上が図れる。
【００４６】図６は、本発明の第３実施例の光電変換装
置の等価回路図である。なお図１と同一構成部材につい
ては同一符号を付して説明を省略する。
置の等価回路図である。なお図１と同一構成部材につい
ては同一符号を付して説明を省略する。
【００４７】本実施例の特徴は、各々のフォトトランジ
スタ１−１〜１−２ｍのエミッタに最大信号検出回路と
最小信号検出回路の両方を接続するのではなく、その一
方のみを交互に接続した点にある。この場合、最大・最
小信号検出回路のピッチよりも入射する光の空間的変化
の割合が小さければ、フォトトランジスタ１−１〜１−
２ｍの全てのエミッタに最大・最小検出信号回路を接続
したのと同様の効果を約半分の検出回路の面積で実現で
きる。
スタ１−１〜１−２ｍのエミッタに最大信号検出回路と
最小信号検出回路の両方を接続するのではなく、その一
方のみを交互に接続した点にある。この場合、最大・最
小信号検出回路のピッチよりも入射する光の空間的変化
の割合が小さければ、フォトトランジスタ１−１〜１−
２ｍの全てのエミッタに最大・最小検出信号回路を接続
したのと同様の効果を約半分の検出回路の面積で実現で
きる。
【００４８】なお、最大信号検出回路１４１−１〜１４
１−ｍ、最小信号検出回路１４２−１〜１４２−ｍ自体
は、図２，図３中のそれと同じであるから最大・最小検
出の原理は、第１実施例と同等である。
１−ｍ、最小信号検出回路１４２−１〜１４２−ｍ自体
は、図２，図３中のそれと同じであるから最大・最小検
出の原理は、第１実施例と同等である。
【００４９】図７に上記第３の実施例における最大・最
小信号検出回路の配置の例を示す。なお、ここでは説明
の簡易化のため最大信号検出回路１４１−１、最小信号
検出回路１４１−２についてのみ説明する。
小信号検出回路の配置の例を示す。なお、ここでは説明
の簡易化のため最大信号検出回路１４１−１、最小信号
検出回路１４１−２についてのみ説明する。
【００５０】本実施例の場合、最大・最小信号検出回路
を構成するＰＭＯＳトランジスタ１４３−１，１４４−
１，１４５−１，１４９−１，１５０−１，１５１−１
がＮウエル（Ｎエピ）２６中に形成され、ＮＭＯＳトラ
ンジスタ１４６−１，１４７−１，１５２−１，１５３
−１がＰウエル２７中に形成でき、各検出回路を構成す
る素子を近傍に配置しつつ同一導電型の素子をひとつの
ウエル領域中に形成できる。 この場合、異なる導電型
の素子同士の分離が必要となるのは、図７のＣ−Ｃ’の
１ヶ所である。従って第１実施例と同等の効果が得られ
る。なお、ここでは、最大信号検出回路と最小信号検出
回路とを交互に配置する例を示したが、入射する光の空
間的な変化度合とセンサピッチから必要とされる最大・
最小検出の分解能の許す範囲で任意の順序で並べた場合
についてもほぼ最大・最小検出は可能であり、集積度の
向上が図れることは言うまでもない。
を構成するＰＭＯＳトランジスタ１４３−１，１４４−
１，１４５−１，１４９−１，１５０−１，１５１−１
がＮウエル（Ｎエピ）２６中に形成され、ＮＭＯＳトラ
ンジスタ１４６−１，１４７−１，１５２−１，１５３
−１がＰウエル２７中に形成でき、各検出回路を構成す
る素子を近傍に配置しつつ同一導電型の素子をひとつの
ウエル領域中に形成できる。 この場合、異なる導電型
の素子同士の分離が必要となるのは、図７のＣ−Ｃ’の
１ヶ所である。従って第１実施例と同等の効果が得られ
る。なお、ここでは、最大信号検出回路と最小信号検出
回路とを交互に配置する例を示したが、入射する光の空
間的な変化度合とセンサピッチから必要とされる最大・
最小検出の分解能の許す範囲で任意の順序で並べた場合
についてもほぼ最大・最小検出は可能であり、集積度の
向上が図れることは言うまでもない。
【００５１】
【発明の効果】以上説明したように、本発明によれば、
複数の光電変換セルのうち最も光の入射している光電変
換セルの蓄積信号のみを出力する最大信号検出手段と最
も弱い光の入射している光電変換セルの蓄積信号のみを
出力する最小信号検出手段を構成する入力差動回路とし
て同一形式の回路を用いることにより、両検出手段の差
動回路の同導電型の素子を隣接して配置することができ
る。
複数の光電変換セルのうち最も光の入射している光電変
換セルの蓄積信号のみを出力する最大信号検出手段と最
も弱い光の入射している光電変換セルの蓄積信号のみを
出力する最小信号検出手段を構成する入力差動回路とし
て同一形式の回路を用いることにより、両検出手段の差
動回路の同導電型の素子を隣接して配置することができ
る。
【００５２】また、上記光電変換装置において、両検出
手段の差動回路を構成する同一導電型のトランジスタを
一つの半導体領域中に配置することで、素子分離領域の
数を削減することができる。
手段の差動回路を構成する同一導電型のトランジスタを
一つの半導体領域中に配置することで、素子分離領域の
数を削減することができる。
【００５３】さらに、上記光電変換装置において、前記
最大信号検出手段と前記最小信号検出手段との差動回路
のバイアス電流を共通のバイアス電流源から供給するこ
とで、バイアス回路の共通化を図ることができる。
最大信号検出手段と前記最小信号検出手段との差動回路
のバイアス電流を共通のバイアス電流源から供給するこ
とで、バイアス回路の共通化を図ることができる。
【００５４】その結果として、本発明の光電変換装置は
集積度の向上、歩留りの向上、コストダウンが図れる効
果がある。
集積度の向上、歩留りの向上、コストダウンが図れる効
果がある。
【図１】本発明の第１実施例である光電変換装置の等価
回路図である。
回路図である。
【図２】上記第１実施例において最大信号検出回路と最
小信号検出回路とをチップ上で隣接配置した場合の一例
の配置図である。
小信号検出回路とをチップ上で隣接配置した場合の一例
の配置図である。
【図３】上記第１実施例において最大信号検出回路と最
小信号検出回路とをチップ上で隣接配置した場合の他の
例の配置図である。
小信号検出回路とをチップ上で隣接配置した場合の他の
例の配置図である。
【図４】上記第１実施例の光電変換装置の動作を説明す
るタイミングチャートである。
るタイミングチャートである。
【図５】本発明の第２実施例である光電変換装置の等価
回路図である。
回路図である。
【図６】本発明の第３実施例である光電変換装置の等価
回路図である。
回路図である。
【図７】本発明の第３実施例における最大信号検出回路
と最小信号検出回路とのチップ上の配置図である。
と最小信号検出回路とのチップ上の配置図である。
【図８】従来例の光電変換装置の等価回路図である。
【図９】従来例の最大信号検出回路と最小信号検出回路
との差動段を構成する素子が光電変換素子の配置方向と
垂直に配置された場合を示す配置図である。
との差動段を構成する素子が光電変換素子の配置方向と
垂直に配置された場合を示す配置図である。
【図１０】従来例の最大信号検出回路と最小信号検出回
路との差動段を構成する素子が光電変換素子の配置方向
と平行に配置された場合を示す配置図である。
路との差動段を構成する素子が光電変換素子の配置方向
と平行に配置された場合を示す配置図である。
【図１１】従来例の図９におけるＤ−Ｄ’の断面図であ
る。
る。
１−１〜１−ｎ フォトトランジスタアレイ（光電変換
セル） ２−１〜２−ｎ ベースリセット用ＰＭＯＳスイッチ ３−１〜３−ｎ 信号転送用ＮＭＯＳスイッチ ４−１〜４−ｎ 信号読出用ＮＭＯＳスイッチ ５−１〜５−ｎ 蓄積容量 ６ シフトレジスタ ７ 読み出しライン ８ リセット用ＮＭＯＳスイッチ ９ 出力アンプ １０−１〜１０−ｎ エミッタリセット用ＮＭＯＳスイ
ッチ １１ エミッタライン １４ エミッタライン １２，１５ 負荷抵抗 １３，１６ 出力アンプ １７ 共通バイアス電源回路 １８ 出力線 １０１−１〜１０１−ｎ 最大信号検出回路 １０２−１〜１０２−ｎ 最小信号検出回路 １２１−１〜１２１−ｎ 最大信号検出回路 １２２−１〜１２２−ｎ 最小信号検出回路 １４１−１〜１４１−ｍ 最大信号検出回路 １４２−１〜１４２−ｍ 最小信号検出回路
セル） ２−１〜２−ｎ ベースリセット用ＰＭＯＳスイッチ ３−１〜３−ｎ 信号転送用ＮＭＯＳスイッチ ４−１〜４−ｎ 信号読出用ＮＭＯＳスイッチ ５−１〜５−ｎ 蓄積容量 ６ シフトレジスタ ７ 読み出しライン ８ リセット用ＮＭＯＳスイッチ ９ 出力アンプ １０−１〜１０−ｎ エミッタリセット用ＮＭＯＳスイ
ッチ １１ エミッタライン １４ エミッタライン １２，１５ 負荷抵抗 １３，１６ 出力アンプ １７ 共通バイアス電源回路 １８ 出力線 １０１−１〜１０１−ｎ 最大信号検出回路 １０２−１〜１０２−ｎ 最小信号検出回路 １２１−１〜１２１−ｎ 最大信号検出回路 １２２−１〜１２２−ｎ 最小信号検出回路 １４１−１〜１４１−ｍ 最大信号検出回路 １４２−１〜１４２−ｍ 最小信号検出回路
Claims (3)
- 【請求項１】 光電変換された電荷を蓄積可能な複数の
光電変換セルを有し、最も強い光の入射されている前記
光電変換セルの蓄積信号のみを出力する最大信号検出手
段と、最も弱い光の入射されている前記光電変換セルの
蓄積信号のみを出力する最小信号検出手段とを備え、こ
れらの手段による検出を蓄積時間中に行なう光電変換装
置において、 前記最大信号検出手段と前記最小信号検出手段とが同一
形式の差動回路を含む回路より構成されることを特徴と
する光電変換装置。 - 【請求項２】 前記最大信号検出手段と前記最小信号検
出手段との差動回路を構成する同一導電型のトランジス
タを一つの半導体領域中に配置することを特徴とする請
求項１記載の光電変換装置。 - 【請求項３】 前記最大信号検出手段と前記最小信号検
出手段との差動回路のバイアス電流を共通のバイアス源
から供給することを特徴とする請求項１または請求項２
記載の光電変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03293896A JP3128012B2 (ja) | 1991-10-15 | 1991-10-15 | 光電変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03293896A JP3128012B2 (ja) | 1991-10-15 | 1991-10-15 | 光電変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05107456A true JPH05107456A (ja) | 1993-04-30 |
| JP3128012B2 JP3128012B2 (ja) | 2001-01-29 |
Family
ID=17800559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03293896A Expired - Fee Related JP3128012B2 (ja) | 1991-10-15 | 1991-10-15 | 光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128012B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008245323A (ja) * | 2008-06-09 | 2008-10-09 | Canon Inc | 信号処理装置及び撮像装置 |
| JP2009130479A (ja) * | 2007-11-21 | 2009-06-11 | Texas Instr Japan Ltd | 固体撮像装置 |
-
1991
- 1991-10-15 JP JP03293896A patent/JP3128012B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009130479A (ja) * | 2007-11-21 | 2009-06-11 | Texas Instr Japan Ltd | 固体撮像装置 |
| JP4480753B2 (ja) * | 2007-11-21 | 2010-06-16 | 日本テキサス・インスツルメンツ株式会社 | 固体撮像装置 |
| JP2008245323A (ja) * | 2008-06-09 | 2008-10-09 | Canon Inc | 信号処理装置及び撮像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3128012B2 (ja) | 2001-01-29 |
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Legal Events
| Date | Code | Title | Description |
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| LAPS | Cancellation because of no payment of annual fees |