JPH0497482A - ベクトル演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 高速数値演算のために多数のデータに対し単一の演算を
行うベクトル演算装置に関し、配線領域を小さくすると
共に、レイアウトを容易に行うことを目的とし、 複数の独立なパンク構成のＲＡＭと、同時に動作する数
が前記ＲＡＭの数以下の複数の演算パイプと、前記複数
のＲＡＭの出力と前記複数の演算パイプの入力との間に
設けられたスイッチマトリクス型のセレクタ回路と、前
記複数の演算パイプの出力と前記複数のＲＡＭの入力と
の間に設けられたスイッチマトリクス型のマルチプレク
サ回路とを具備するように構成する。

［産業上の利用分野］ 本発明はベクトル演算装置に関し、特に、高速数値演算
のために多数のデータに対し単一の演算を行う（Ｓｉｎ
ｇｌｅ　Ｉｎ５ｔｒｕｃｔｉｏｎ　Ｍｕｌｔｉｐｌｅ　
Ｄａｔａ：ＳＩＭＤ）ベクトル演算装置に関する。

近年、計算機処理の高速化の要求は強く、高性能化が新
しい市場を作り出しているのが実情である。ところで、
従来、高性能化は大型計算機などで対応されてきたが、
最近ではワークステーションやパソコンなどの個人が自
由に使える環境としても高速数値計算の要求が強（なっ
ている。そのため、多数のデータに対し単一の演算処理
を行って、高速数値演算をより一層向上させることので
きるベクトル演算装置が要望されている。

〔従来の技術］ 従来、数値演算の高速化は、大型汎用計算機、スーパコ
ンピュータ等で行なわれてきており、クロックの高速化
、並列演算（演算パイプライン）の実行、また、最近で
は、ＶＬＩＷ（Ｖｅｒｙ　Ｌｏｎｇ　Ｉｎ５ｔｒｕｃｔ
ｉｏｎＷｏｒｄｓ）など、処理の高速化が行なわれてい
る。しかし、これらをワークステーションやパソコン（
パーソナルコンピュータ）のレベルで適用しようとする
と、プリント板の増大１発熱、コストの点で問題である
。

また、数値計算の高速化のために浮動小数点演算用ＬＳ
Ｉなどが開発され、ワークステーションレベルでも使用
されているが、これらは、単一のデータに対して単一の
演算を行う（スカラ演算：ベクトル演算に対比される）
ものであるが、演算データのメモリから読出、書込およ
び演算制御を行うため高速化の面で問題があった。

〔発明が解決しようとする課題〕

ところで、数値処理の高速化のためには、■複数の演算
を同時に実行するために演算回路を複数もち、クロック
に同期して複数のデータを演算する演算パイプラインを
採用すること、■演算パイプラインに連続してデータを
供給する高速なデータバスを使用すること、■クロック
を高速化すること、が有効である。

しかし、クロックの高速化と演算パイプ（演算パイプラ
イン）の演算性能に見合ったデータを供給するために演
算データを外部メモリから毎回転送すると、外部メモリ
のアクセスタイムおよび外部バスの転送速度の制限から
、十分な演算性能を発揮させることができない。具体的
に、例えば、１００ＭＦＬＯＰＳの演算性能を達成する
には、１０ｎｓｅｃ、毎にデータを供給する必要がある
が、外部メモリおよび外部バスにより、この性能を満た
すためにはＥＣＬ回路を採用しなければならず、コスト
的には高価となる。この対策として、演算パイプとラン
ダムアクセスメモリ（ＲＡＭ）をＬＳＩ化するものがあ
る。すなわち、演算データをＬＳＩ内部のＲＡＭに格納
しておき、演算をＲＡＭからの読出、演算およびＲＡＭ
への格納により実行するものがある。

この場合の問題点は、ＲＡＭの入出力データの読み出し
書き込みと演算パイプに連続してデータを供給するため
の制御方法にある。

第１１図はベクトル演算装置の一例を示すブロック図で
ある。

この第１１図に示すベクトル演算装置は、上述した問題
点に鑑みて、研究・開発されたＬＳＩ化に通したベクト
ル演算装置を示すものである。

第１１図のベクトル演算装置は、複数の独立なバツク構
成のＲＡＭ（ＲＡＭ＃Ｏ，ＲＡＭＩＩ）１１１，１１２
と、複数の演算パイプ（ＡＤＤＥＲ，ＭＵＬＴ）１２１
，１２２と、ＲＡＭＩＩＩ、　１１２の出力と演算パイ
プ１２１、Ｉ２２の入力との間に設けられたセレクタ回
路（ＳＥＬ＃帆ＳＥＬ＃１）１３１　、１３２と、演算
パイプ１２１　、１２２の出力とＲＡＭＩＩＩ、　１１
２の入力との間に設けられたマルチプレクサ回路（ＭＰ
Ｘ＃Ｏ，ＭＰＸ＃１）１４Ｌ１４２とを備えている。こ
こで、ＲＡ門１１Ｌ１１２の出力は、２系統設けられて
いて、ＲＡＭＩＩＩ、１１２とセレクタ回路１３Ｌ　１
３２との間および演算パイプ１２１゜１２２とマルチプ
レクサ回路１４１．１４２との間の配線数は、それぞれ
５１２本（６４ｘ４ｘ２＝５１２）および２５６本（６
４ｘ４＝２５６）必要となり、配線が占有する領域が広
くなり、レイアウトし難いという問題がある。

第１２図は第１１図のベクトル演算装置におけるセレク
タ回路の構成を示す図であり、ＲＡＭＩＩＩ、　１１２
およびセレクタ回路１３１，１３２の基本的回路を示す
ものである。同図に示されるように、セレクタ回路１３
１　、１３２をＡＮＤゲートおよびＯＲゲートで構成す
ると、ＲＡＭＩＩＩ、　１１２とセレクタ回路１３Ｌ１
３２Ｒとの間の配線領域ＷＳは、ＷＳ　＝　５１２本×
２５６本×面積係数となり、配線領域−３が相当広くな
り、高集積化および微細化の要求に反することになる。

同図中、参照符号Ｓ０およびＳ、は、選択信号で一方の
選択信号ＳｏまたはＳ、が高レベルとなることによって
、ＲＡＭ１１２１またはＲＡＭ１１２の出力がセレクタ
回路１３１，１３２を介して出力されるようになってい
る。

このように、第１１図および第１２図に示すベクトル演
算装置は、配線が占有する領域が広くなり高集積化およ
び微細化を行うことができず、レイアウトし難いという
課題がある。

本発明は、上述した従来のベクトル演算装置が有する課
題に鑑み、配線領域を小さくすると共に、レイアウトを
容易に行うことを目的とする。

〔課題を解決するための手段〕

第１図は本発明に係るベクトル演算装置の原理を示すブ
ロック回路図である。

本発明によれば、複数の独立なバンク構成のＲＡ？＋１
１　、１２と、同時に動作する数が前記ＲＡＭの数以下
の複数の演算パイプ２１、２２と、前記複数のＲＡＭＩ
Ｉ。

１２の出力と前記複数の演算パイプ２１、２２の入力と
の間に設けられたスイッチマトリクス型のセレクタ回路
３と、前記複数の演算パイプ２１、２２の出力と前記複
数のＲＡＭＩＩ、１２の入力との間に設けられたスイッ
チマトリクス型のマルチプレクサ回路４とを具備するベ
クトル演算装置が提供される。

〔作　用〕

本発明のベクトル演算装置は、第１図に示されるように
、セレクタ回路３およびマルチプレクサ回路４は、横方
向と縦方向に交差するマトリクス型に配線され、各交点
個所には、それぞれスイッチ素子３０および４０が配置
されている。ここで、ｌ’ｌＡＭＩＬ１２とセレクタ回
路３との間および演算パイプ２１　、２２とマルチプレ
クサ回路４との間の配線数は、それぞれ２５６本（６４
ｘ４＝２５６）および１２８本（６４ｘ２・１２８）で
よいことになり、第１１図のベクトル演算装置に比較し
て半分の数で済むことになる。

第１図では、ＲＡＭのバンク数および演算パイプの数は
２木とされているが、これらの数が増えると配線数が増
大するが、本発明では、第１１図のベクトル演算装置の
配線数の（１／ｎ）　”で済むことになる（ｎはＲＡＭ
の数）。

第２図は本発明のベクトル演算装置におけるセレクタ回
路の構成を示す図であり、ＲＡＭＩＩ、１２およびセレ
クタ回路３０基本的回路を示すものである。

同図に示されるように、セレクタ回路３は、スイッチマ
トリクス型として構成されている。すなわち、Ｒ静１１
．１２から横方向に延びる配線と演算パイプ２１．２２
へ向かう縦方向の配線との各交点個所にＮ−ＭＯＳパス
トランジスタ３ｏがスイッチ素子としてそれぞれ設けら
れている。ここで、スイッチ素子３０としては、選択信
号（コントロール信号）Ｓ、、Ｓ。

でその入力を出力へ伝播させるが、ハイインピダンスで
オフにするものなら何でも使用することができる。また
、マルチプレクサ回路４のスイッチ素子４０についても
同様である。

第３図は第２図のセレクタ回路におけるスイッチ素子の
例を示す図である。同図に示されるように、スイッチ素
子３０（マルチプレクサ回路４におけるスイッチ素子４
０）としては、第３図（ａ）のトライステート素子、第
３図（ｂ）のＣＭＯＳパストランジスタ、第３図（ｃ）
のＰ−ＭＯＳパストランジスタ、および、第３図（ｄ）
のクロックゲート等が使用可能である。ここで、上述し
たように、出力が高インピーダンス状態（Ｈｉｇｈ−Ｚ
）になるものなら何でもスイッチ素子として使用するこ
とができる。

本発明では、配線領域−３は、ＷＳ　＝　２５６本×２
５６本×配線係数となるため、第１２図における配線領
域ＷＳの１７２となっている。さらに、縦方向の配線と
横方向の配線とを異なる配線層に形成し、スイッチ素子
３０　（４０）を配線の下に埋め込んで形成することに
より、レイアウトを簡略化できると共に、セレクタ回路
３（マルチプレクサ回路４）が占有する面積を一層減少
させて高集積化および小型化の要求を満足させることが
できる。

第４図は第１図のベクトル演算装置におけるノマツクタ
イミング信号を示す図である。同図に示されるように、
タイミング信号として、ＲＡＭのノＸ゛ツク数に対応し
たバンク信号を出力する回路を設け、そのバンク信号に
従って、ＲＡ？ｌの続出、セレクタ。

演算、　ＲＡ？’ｌ書込を行うようにすれば、タイミン
グ制御が簡単になる。すなわち、基本的には、演算パイ
プ（２１、２２）の本数とＲＡＭのバンク（ＩＣｌ３）
の数を同一とし、且つ、バンクタイミング信号もパイプ
ライン数と同じにしておけば効率的なパイプライン処理
を行うことができる。

［実施例〕 以下、図面を参照して本発明に係るヘクトル演算装置の
実施例を説明する。

第５図は本発明のベクトル演算装置の基本構成を示す図
であり、演算パイプライン（演算パイプ２１、２２）を
２本とし、それに対応してＲＡＭ（１１，１２）をバン
ク構成にして２組（２バンク）設けるようにしたものを
示している。そして、本ベクトル演算装置において、Ｒ
Ａ？＋１１．１２の出力と演算パイプ２１．２２の入力
との間にはスイッチマトリクス型のセレクタ回路３が設
けられ、また、演算パイプ２１、２２の出力とＲＡＭＩ
Ｉ、１２の入力との間にはスイッチマトリクス型のマル
チプレクサ回路４が設けられている。

ここで、セレクタ回路３およびマルチプレクサ回路４は
、第２図および第３図を参照して説明したものと、同様
なスイッチマトリクス型の構成となっている。

演算では、２組のデータをＲＡＭＩＩ、１２から読み出
し、セレクタ回路３により所要の演算パイプ２１、２２
へデータを供給し、演算パイプ２１．２２の出力を演算
結果として所要のＲＡＭバンク（ＲＡＭ）１１．１２へ
データを書き込む。第５図のベクトル演算装置において
、ＲＡＭの読出しは、読み出しデータが２組、書き込み
データが１組の３ポートＲＡ？Ｉになっているため、ク
ロック信号φに従って、ＲＡＭＩＩ、１２のアドレスが
ラッチ５１により順次シフトされる。ここで、シフトの
終りに、加算器によりアドレスが一定値だけ更新される
ようになっており、更新されたアドレスは、アドレスマ
ルチプレクサにより、再度、ＲＡＭアドレスとなりベク
トル演算が行なわれる。

ここで、タイミング発生回路は示さないが、基本的なバ
ンク信号として選択信号Ｓ０でＲＡＭＩＩ　（ＲＡＭ＃
Ｏ）からデータを読み出して加算し、選択信号Ｓ、でそ
の結果をＲＡＭＩＩへ書込む。同時に、ＲＡＭ１２（Ｒ
Ａ？Ｉ＃１）からデータを読み出し、加算器に入力して
結果を選択信号Ｓ０でＲＡＭ１２へ書き込む。また、書
き込み動作は、乗算についても同様であり、ＲＡＡｌ１
１２の読出、演算、書込、加算パイプ（加算パイプライ
ン）乗算パイプ（乗算パイプライン）が、パイプライン
で動作するようになっている。

以上の説明では、ベクトル演算すべきデータは、最初か
らＲＡ？１１１，１２に格納されているものとしたが、
実際には、外部メモリよりベクトル演算すべきデータの
ロード／ストアを演算パイプ（演算パイプライン）の一
種とみなして、動作をさせる必要がある。さらに、上述
のベクトル演算装置は、ＬＳＩ化し易い構成であり、１
チップにＬＳＩ化することは、性能、コスト実装の点で
非常に効果が大きく、そのため、ＥＷＳ　、パソコンレ
ベルでも安価に高性能のベクトル演算装置を提供するこ
とができ、その効果は非常にわかり易く、且つ、応用範
囲も広いものである。尚、説明のために演算パイプ２１
２２、ＲＡＭＩＩ、１２のバンク数タイミングは２本と
したが、実際には、この数に限定されるものではないの
はもちろんである。

第６図は本発明のベクトル演算装置の一実施例を示すブ
ロック回路図である。

第６図に示されるように、本実施例のベクトル演算装置
は、Ｎ個の独立なバンク構成のＲＡＭＩＩ、１２１３．
１４と、同時に動作する数がＮ個の演算パイプ２１２２
．２３．２４（２４ａ、２４ｂ）と、ＲＡＭ１１〜１４
の出力と演算パイプ２１〜２４の入力との間に設けられ
たスイッチマトリクス型のセレクタ回路３と、演算パイ
プ２１〜２４の出力とＲＡＭＩＩ〜１４の入力との間に
設けられたスイッチマトリクス型のマルチプレクサ回路
４とを備えている。さらに、ベクトル演算装置は、外部
メモリが接続されたデータバスを介して命令を受は取る
命令レジスタ６と、アドレスバスを介してアドレスを受
は取ると共に、該命令レジスタ６の出力を受は取る制御
部７を備えている。この制御部７は、書込アドレス、続
出アドレス１．続出アドレス２を出力してＲＡＭ１１〜
１４の所定の書込および続出アドレスを指定すると共に
、バンク信号（選択信号）Ｓｏ、Ｓ＋、Ｓｚ、Ｓ＋を出
力して、セレクタ回路３およびマルチプレクサ回路４を
制御するようになっている。このベクトル演算装置は、
集積回路装置として構成するのに適したものである。

１７Ａ旧１〜１４（ＲＡ肘０．　ＲＡ）Ｉ＃１　、　Ｒ
ＡＭ＃２．　ＲＡＭ＃３）は、１ボートライト／２ボー
トリードの３ボ一トＲＡＭセルにより構成され、対応す
るＲＡ？Ｉアドレス入力と、　ＲＡ？１データ出力（２
ポート）と、　ＲＡＭデータ入力（ｌポート）を有して
いる。第６図に示されるように、Ｎ個の演算パイプ２１
〜２４は、ＡＤＤＥＲ（２１）　、　ＭｔｌＬＴ　（２
２）　、　Ｄ　ＩＶ　（２３）およびＬＯＡＤ／５ＴＯ
ＲＥ（２４；２４ｂ、２４ａ）の各回路で構成されてい
る。演算パイプのＡＤＤＥＲパイプ２１．　？’１ＵＬ
Ｔバイブ２２およびＤＩＶパイプ２３は、それぞれ２組
のオペランド入力を有し、演算結果を発生する。ＬＯＡ
Ｄ／５ＴＯＲＥパイプ２４は、外部データバスから外部
データをロード側バイブ経出でＲＡＭＩＩ〜１４へ格納
し、ＲＡＭＩＩ〜１４のデータはストア側パイプにより
外部データバスから外部メモリへ転送される。ここで、
ＡＤＤＥＲパイプ２１　、　？ＩＵＬＴパイプ２２．Ｄ
Ｉシバイブ２３およびＬＯＡＤ／５ＴＯＲＥパイプ２４
は、同時動作するがＬＯＡＤ２４ｂおよび５ＴＯＲＥ２
４ａは、同時には動作せず、片方ずつ使用されるように
なっている。

ＲＡＭ０書込アドレスは、制御部７から命令コードをデ
コードすることで発生されるようになっており、クロッ
ク信号φにより次のラッチ５１へと順次シフトされ、そ
れぞれのＲＡＭＩＩ〜１４のアドレス信号となる。また
、各演算パイプ２１〜２４０入出力には、ラッチ５２が
設けられていて、データをランチしてパイプライン動作
を行うようになっている。

セレクタ回路３は、バンク信号（選択信号）Ｓ０Ｓ＋、
Ｓｚ、Ｓ３に従って、所要のＲＡＭバンク１１〜１４か
らデータを所要の演算パイプ２１〜２４に演算すべきオ
ペランドデータをセレクトするようになっている。

また、マルチプレクサ回路４は、選択信号Ｓ、、Ｓ。

Ｓ２．Ｓ３に従って、演算結果を所要のＲＡＭバンク１
１〜１４へ書き込むようにマルチプレクサを行っている
。そして、制御部７は、データバス（外部データバス）
を経由して外部メモリ（図示しない）からベクトル演算
命令を受は取り、命令のデコードおよび演算の起動を行
って、所要のアドレス信号（書込アドレス信号、読出ア
ドレス信号１．読出アドレス信号２）を発生し、且つ、
選択信号Ｓｏ、５ｔＳ２＋Ｓ３を順次発生するようにな
っている。

第７図は第６図のベクトル演算装置におけるバンクタイ
ミング信号を示す図であり、第８図は第６図のベクトル
演算装置で処理されるベクトル命令の例を示す図である
。

具体的に、例えば、ＦＯＲＴＲＡＮでの加算ループは、
以下のようにベクトル命令にコンパイルされる。

ＤＯｊ−帆３．■ Ｃ（ｉ）　−Ａ（ｉ）　＋Ｂ（ｉ） ↓ ＶＬ　　ＶＲＯ ＶＬ　　ＶＲＩ ＶＡ　　ＶＲＯＶＲＩ ＶＳ　　ＶＲ２ また、ベク なる。

（］） 外部メモリから、 命令（１） 命令（２） 命令（３） 命令（４） 次のように ・・・　νＲｏ　　４−Ａ（ｉ） ・・・　ＶＲ，←　Ｂ（ｉ） ・・・　ＶＲ２←　ｖＲ０＋ｖＲＩ ・・・　Ｃ（ｉ）　　←　ＶＲ。

トル演算装置の動作は、 Ｒ２ ベク トル命令（１）をフェッ チして命令デコードする。

（２）外部メモリから、オペランドデータＡ（ｉ）をベ
クトルロードしてＶＲ，）に格納する。

（３）外部メモリからベクトル命令（２）をフェッチし
て命令デコードする。

（４）外部メモリからオペランドデータＢ　（ｉ）をベ
クトルロードしてＶＲ，へ格納する。

（５）外部メモリから、ベクトル命令（３）をフェッチ
して命令デコードする。

（６）　　ＶＲｏとＶＲ，を加算してＶＲ２へ格納する
。

（７）外部メモリから、ベクトル命令（４）をフェッチ
して命令デコードする。

（８）外部メモリへ、ＶＲ２のデータをベクトルストア
する。

第９図は第６図のベクトル演算装置におけるバンクタイ
ミングとセレクタ／マルチプレクサのタイミング割り当
てを説明するための図である。第６図および第９図に示
されるように、ベクトルアット（Ｖ＾）命令は、まず、
選択信号Ｓ０のタイミングでＲＡＭＩ　１　（ＲＡ？１
ｔｌＯ）からデータを読み出して八〇Ｄ（八〇ＤＥＲ）
パイプ２１へ入力する。次いで、選択信号Ｓ、のタイミ
ングでＲＡＭ１２（ＲＡＭＩ１）から次のデータを読出
してＡＤＤパイプ２１へ入力する。さらに、選択信号Ｓ
３のタイミングでＡＤＤパイプ２１の結果をＲＡＭＩＩ
ヘデータ書デーみする。そして、選択信号Ｓ。のタイミ
ングで次の結果をＲＡＭ１２へ書き込む。以下、所要の
データ長まで、この動作をパイプライン的に繰り返す。

ここで、ヘクトルマルチプライ（ＶＭ）命令は、タイミ
ングＳ１でＲＡ？１１１からデータを読み出し、且つ、
乗算して、タイミングＳ０で最初の乗算結果をＲＡ？１
１１へ書き込む。ベクトルロード（ＶＤ）命令は、タイ
ミングＳ２でＲＡＭＩＩからデータを読み出し、且つ、
除算して、タイミングＳｌで最初の除算結果をＲＡＭ１
１へ書き込む。ベクトルストア（νＳ）命令は、タイミ
ングＳ３でＲＡ？’ｌｌｌからデータを読み出して外部
メモリへデータ転送する。ベクトルロード（νＬ）命令
は、タイミングＳｔでＲＡＭＩＩへ外部メモリのデータ
を転送する。

第１０図は第６図のベクトル演算装置におけるパイプラ
イン動作の一例を説明するための図である。

まず、最初のＶＬ命令（ベクトルロード命令）の後、必
要なデータを全て外部メモリから転送してくる。

このとき、データバスが使用中の間、次のＶＬ命令は実
行できない。そして、最初のＶＬ命令が終了すると、次
のνＬ命令が実行され、次のデータを外部メモリから読
み込む。このとき、同時に、ＶＡ命令（ベクトルアンド
命令）が実行開始される。この時点では、ロードパイプ
２４　（２４ｂ）とＡＤＤ　（八ＤＤＥＲ）パイプ２１
の２本が同時に動作している。次のＶＬ命令の実行終了
により、データバスが空くので、ｖＳ命令（ベクトルス
トア命令）が実行開始される。この時点では、−時的に
、ＡＤＤバイブ２１とストアパイプ２４　（２４ａ）が
同時に動作している。

上述した実施例では、ＲＡＭの分割数Ｎを４としたが、
これは任意の数で良い。さらに、ロード／ストアパイプ
も片方ずつしか同時には動作しないようにしたが、ベク
トル命令入力も含めて端子の割り当ては、ＬＳＩの端子
に自由に割り当てることができ、共用してもよく、また
、独立させることもできる。そして、演算パイプの数や
種類等の構成は、上述した実施例に限定されるものでは
なく、また、パイプライン動作も実施例に限定されない
のはいうまでもない。

〔発明の効果〕

以上、詳述したように、本発明のベクトル演算装置は、
複数のＩ？ＡＭと複数の演算パイプとの間に設けられる
セレクタ回路およびマルチプレクサ回路をスイッチマト
リクスとして構成することによって、配線領域を小さく
すると共に、レイアウトを容易に行うことができる。

【図面の簡単な説明】

第１図は本発明に係るベクトル演算装置の原理を示すブ
ロック図、 第２図は本発明のベクトル演算装置におけるセレクタ回
路の構成を示す図、 第３図は第２図のセレクタ回路におけるスインチ素子の
例を示す図、 第４図は第１図のベクトル演算装置におけるハツクタイ
ミング信号を示す図、 第５図は本発明のベクトル演算装置の基本構成を示す図
、 第６図は本発明のベクトル演算装置の一実施例を示すブ
ロック回路図、 第７図は第６図のベクトル演算装置におけるバンクタイ
ミング信号を示す図、 第８図は第６図のベクトル演算装置で処理されるベクト
ル命令の例を示す図、 第９図は第６図のベクトル演算装置におけるバンクタイ
ミングとセレクタ／マルチプレクサのタイミング割り当
てを説明するための図、第１０図は第６図のベクトル演
算装置におけるパイプライン動作の一例を説明するため
の図、第１１図はベクトル演算装置の一例を示すブロッ
ク図、 第１２図は第１１図のベクトル演算装置におけるセレク
タ回路の構成を示す図である。 （符号の説明） ＩＣｌ３，１３．１４・・・ＲＡＭ（バンク構成のＲＡ
Ｍ）、２１．２２，２３．２４（２４ａ、２４ｂ）−演
算バイブ、３・・・セレクタ回路（スイッチマトリクス
型セレクタ回路）、 ３０・・・セレクタ回路のスイッチ素子、４・・・マル
チプレクサ回路（スイッチマトリクス型マルチプレクサ
回路）、 ４０・・・マルチプレクサ回路のスイッチ素子、５Ｌ５
２・・・ラッチ、 ６・・・命令レジスタ、 ７・・・制御部、 Ｓｏ、　Ｓ＋　、５２．Ｓｏｌ・・・選択信号、φ・・
・クロツク信号。 （ａ） （ｂ） （ｃ） （ｄ） 第２図のセレクタ回路におけるスイ／す素子、１例を示
す図 バ／クタイミ／グ１８号を示す図 第４図 タイミング信号を示す図 第７図 ペクトＩし口 ド副佇 ベタ１ルストア晶令 ベタ１ルア・ド命令 べ、クトルマルテ６″６片 ベクトルテハイド命令 口］＝Ｔ■］ 口■丁■口 口］＝下＝■コ ロ■＝丁［■口 ロ］−丁［■口 第６図のベクｌル演算装置で鷺理づれるベタ１ル品令の
例を示す図 ポ８図

Claims (1)

1. 【特許請求の範囲】 １、複数の独立なバンク構成のＲＡＭ（１１、１２）と
   、同時に動作する数が前記ＲＡＭの数以下の複数の演算
   パイプ（２１、２２）と、 前記複数のＲＡＭの出力と前記複数の演算パイプの入力
   との間に設けられたスイッチマトリクス型のセレクタ回
   路（３）と、 前記複数の演算パイプの出力と前記複数のＲＡＭの入力
   との間に設けられたスイッチマトリクス型のマルチプレ
   クサ回路（４）とを具備するベクトル演算装置。 ２、前記ベクトル演算装置は、１チップ内に形成された
   集積回路として構成されている請求項第１項に記載のベ
   クトル演算装置。 ３、前記ベクトル演算装置は、前記ＲＡＭの数と等しい
   タイミングのバンク信号を発生するバンク信号発生回路
   をさらに備え、前記スイッチマトリクス型セレクタおよ
   び前記スイッチマトリクス型マルチプレクサが該バンク
   信号のタイミング順序でシーケンシャルに動作するよう
   になっている請求項第１項に記載のベクトル演算装置。 ４、前記ベクトル演算装置は、ラッチ回路をさらに具備
   し、該ラッチ回路により前記バンク構成のＲＡＭのアド
   レスが保持され、次のバンクに対してアドレスを遅らせ
   て供給するようになっている請求項第３項に記載のベク
   トル演算装置。 ５、前記ベクトル演算装置は、データ転送経路のラッチ
   段数が全て等しくなっている請求項第３項に記載のベク
   トル演算装置。 ６、請求項第１項に記載のベクトル演算装置と、外部メ
   モリと、該ベクトル演算装置および該外部メモリを接続
   するバスとを具備するベクトル演算システム。 ７、前記ベクトル演算装置が複数個設けられ、該複数の
   ベクトル演算装置から任意の１つを選択する選択手段を
   さらに備えた請求項第６項に記載のベクトル演算システ
   ム。