JPH0492920A - ５入力３出力の１ビット加算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ５入力３出力の１ビット加算器に関し、クリティカルバ
スの遅延を少なくして演算速度の向上を図ることを目的
とし、 第１人刀体号と第２人刀体号の論理和をとって第１論理
和信号を出力する第１論理和回路ａと、第１人刀体号と
第２人刀体号の論理積をとって第１論理積信号を出力す
る第１論理積回路すと、第３入力信号と第４入力信号の
論理和をとって第２論理和信号を出力する第２論理和回
路Ｃと、第３入力信号と第４入力信号の論理積をとって
第２論理積信号を出力する第２論理積回路ｄと、第１論
理和信号と第１論理積信号の論理積をとって第３論理積
信号を出力する第３論理積回路ｅと、第２論理和信号と
第２論理積信号の論理積をとって第４論理積信号を出力
する第４論理積回路ｆと、第３論理積信号と第４論理積
信号の論理和をとって第３論理和信号を出力する第３論
理和回路ｇと、第１論理積信号、第２論理積信号および
第３論理和信号の論理積をとって第５論理積信号を出力
する第５論理積回路りと、第１論理積信号と第２論理積
信号の論理和をとって第４論理和信号を出力する第４論
理和回路ｉと、第３論理積信号と第４論理積信号の排他
的論理和をとって第１排他論理和信号を出力する第１排
他的論理和回路ｊと、第５入力信号と第１排他的論理和
信号の排他的論理和をとって第２排他的論理和信号を出
力する第２排他的論理和回路にと、第５入力信号と第１
排他的論理和信号の論理積をとって第６論理積信号を出
力する第６論理積回路ｌと、第４論理和信号と第６論理
積信号の論理和をとって第５論理和信号を出力する第５
論理和回路ｍと、を備えたことを特徴とする。

〔産業上の利用分野〕

本発明は、乗算回路の部分積加算器に適用して好適な１
ビット加算器に関し、特に１つの桁上げ信号と４つの入
力信号を入力して１つの和信号と２つの桁上げ信号を出
力する５入力３出力の１ビット加算器に関する。

一般に、乗算器のなかでも特に高速性に優れた並列型固
定小数点乗算器は、例えば科学計算や画像処理あるいは
ニューラルネットワークなどの乗算要素として多用され
る。

〔従来の技術］ 第３図は並列型固定小数点乗算器を示す図である。この
乗算器は、部分積生成器ｌＯ１部分部分積生成器および
最終段加算器１２を備え、部分積生成器１０で乗数Ｙの
各ビットについて被乗数χとの積（部分積）を求め、部
分積加算器１１で各部分積ごとの和を求めると共に桁上
げを行い、最終段加算器１２で各桁の和と桁上げの加算
を行う。

ここで、乗数Ｙ（Ｂｉ）と被乗数Ｘ　（Ａ、　）を各々
８ビ・７ト（すなわちｌニア−０）とすると、第４図に
示すように、部分積生成器１０で生成された乗数ビット
分の部分積■〜■が部分積加算器１１で加算され、部分
積の各桁ごとに和信号（Ｓ）および桁上げ信号（Ｃ）が
出力される。すなわち、８×８ビット乗算器の場合には
、５ｏＣｏから５ＩＳＣＩＳまでの１５組の信号が最終
段加算器１２へ出力される。

第５図は部分積加算器１１の具体的な回路を示す図であ
り、多数の単位回路１３をアレイ状に配列すると共に、
桁上げ伝播経路を短くするいわゆるキャリセーブ方式を
採用している。なお、図中のＡ。

Ｂｉ（ｉニア−０）は入力部分積の信号、Ｓ。

（ｊ：０〜１５）は出力和信号、ＣＪ　（ｊ：０〜１５
）は出力桁上げ信号である。

キャリセーブ方式は、周知のように加算段数を少なくし
て演算速度を向上でき、しかも単位回路の繰返し性に優
れているので、集積密度を向上できるといった特長があ
る。

単位回路１３は、第６図に示すように、４つの入力信号
Ｘ、〜Ｘ４と１つのキャリ入力信号Ｃ８，、から、１つ
の和信号Ｓおよび２つのキャリ出力信号Ｃ，Ｃｏｕｔを
出力する５入力３出力の１ビット加算器が用いられ、そ
の具体的な回路構成は第７図に示される。

第７図において、加算器１４は５個の排他的論理和ゲー
ト１５．１６．１７．１８．２個の複合ゲート１９．２
０および２個のインバータゲート２１．２２を備え、前
／後半分の各々が第８図に示す３入力２出力の１ビット
全加算器を構成する。

〔発明が解決しようとする課題〕

しかしながら、かかる従来の５入力３出力の１ビット加
算器を用いて前述の部分積加算器を構成した場合には、
桁上げ信号の接続に伴うクリティカルバスが長くなり、
演算速度向上の面で問題点があった。

すなわち、第７図の回路を例えばＣＭＯ３構成とすると
、１回路当たり３０個のトランジスタペア（１つのペア
はＰＭＯ３１個とＮＭＯ３１個からなる）を要し、Ｘｔ
からＳまでのクリティカルバスは８ユニツトデイレイも
の遅延となる。ここで、１ユニツトデイレイはゲート１
段分の遅延時間である。但し、排他的論理和ゲートは２
ユニツトデイレイで計算する。

一方、第７図の回路構成を一部変更した第９図の回路が
ある。この回路によれば、Ｘ２からＳまでのクリティカ
ルバスを６ユニツトデイレイに減少することができる。

しかし、かかる第９図の回路を部分積加算器に適用した
場合のＸ２からＳまでのクリティカルバスは、任意段回
路のｘ２−Ｃｏｕｔから次段回路のＣ１ｎ−５へと伝達
するので、合計で８ユニツトデイレイとなり、第７図の
回路と同程度の遅延となってしまう。

本発明は、このような問題点に鑑みてなされたもので、
クリティカルバスの遅延を少なくして演算速度の向上を
図ることを目的としている。

〔課題を解決するための手段〕

本発明は、上記目的を達成するためその原理構成図を第
１図に示すように、第１入力信号と第２入力信号の論理
和をとって第１論理和信号を出力する第１論理和回路ａ
と、第１入力信号と第２入力信号の論理積をとって第１
論理積信号を出力する第１論理積回路すと、第３人刀体
号と第４入力信号の論理和をとって第２論理和信号を出
力する第２論理和回路Ｃと、第３人刀体号と第４入力信
号の論理積をとって第２論理積信号を出力する第２論理
積回路ｄと、第１論理和信号と第１論理積信号の論理積
をとって第３論理積信号を出力する第３論理積回路ｅと
、第２論理和信号と第２論理積信号の論理積をとって第
４論理積信号を出力する第４論理積回路ｆと、第３論理
積信号と第４論理積信号の論理和をとって第３論理和信
号を出力する第３論理和回路ｇと、第１論理積信号、第
２論理積信号および第３論理和信号の論理積をとって第
５論理積信号を出力する第５論理積回路りと、第１論理
積信号と第２論理積信号の論理和をとって第４論理和信
号を出力する第４論理和回路ｉと、第３論理積信号と第
４論理積信号の排他的論理和をとって第１排他論理和信
号を出力する第１排他的論理和回路ｊと、第５入力信号
と第１排他的論理和信号の排他的論理和をとって第２排
他的論理和信号を出力する第２排他的論理和回路にと、
第５入力信号と第１排他的論理和信号の論理積をとって
第６論理積信号を出力する第６論理積回路ｌと、第４論
理和信号と第６論理積信号の論理和をとって第５論理和
信号を出力する第５論理和回路ｍと、を備えたことを特
徴とする。

〔作用〕

本発明では、第１入力信号をＸｌ、第２入力信号をＸ２
、第３人刀体号をＸ５、第４入力信号をＸ４、第５入力
信号をＣ８い第２排他的論理和信号をＳ、第５論理積信
号をＣ０ｕｔ、第５論理和信号をＣとすると、 和信号（Ｓ）は、Ｘ、とＸｔとＸ３とＸ４とＣ１，、の
排他的論理和で表され、 桁上げ信号（Ｃｏｕｔ）は、ＸｌとＸ２の排他的論理和
とＸ、とＸ４の排他的論理和との論理積と、ＸｌとＸ２
の論理積と、Ｘ、とＸ４の論理積との論理和で表され、 桁上げ信号（Ｃ）は、Ｘ、とＸ２とＸ３とＸ４の論理積
と、ＸｌとＸ２とＸ３とＸ４の排他的論理和とＣｉｎの
論理積との論理和で表される。

したがって、Ｘ２からＳまでのクリティカルバスは、１
つの論理積回路（ｂ）と２つの排他的論理和回路（ｊｋ
）となり、また、Ｘ　、　−Ｃｏｕｔ　−８の場合には
、論理積回路（ｂｈ）、論理和回路（ｇ）および排他的
論理和回路（ｋ）となり、クリティカルバスの遅延を少
なくして演算速度の向上が図られる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第２図は本発明に係る５入力３出力の１ビット加算器の
一実施例を示す図である。

第２図において、Ｘｌは第１入力信号、Ｘ２は第２入力
信号、Ｘ、は第３入力信号、Ｘ４は第４入力信号、Ｃ８
゜は第５入力信号（桁上げ入力信号）、Ｓは第２排他的
論理和信号（和信号）　、ｃｏｕｔは第５論理積信号（
桁上げ出力信号）、Ｃは第５論理和信号（桁上げ出力信
号）である。

Ｘ、とＸｌは、オアゲート２１およびナントゲート２２
に入力され、オアゲート２１からの論理和信号ＳＺ＋は
、ナントゲート２２からの論理積信号Ｓ２□と共にナン
トゲート２３に入力される。

一方、Ｘ、とＸ４は、オアゲート２４およびナントゲー
ト２５に入力され、オアゲート２４からの論理和信号Ｓ
！４は、ナントゲート２５からの論理積信号ＳＯ５と共
にナントゲート２６に入力される。

ナントゲート２３からの論理積信号Ｓ０は、ナントゲー
ト２６からの論理積信号ｓｚｉと共にオアゲート２７お
よびＥＯＲゲート２８に入力され、オアゲート２７から
の論理和信号Ｓｔ’ｒは、上記論理積信号Ｓ２□、ＳＺ
Ｓと共にナントゲート２９に入力され、ナントゲート２
９からは桁上げ出力信号としての論理積信号Ｃ０ｕｔが
出力される。

ＦＯＲゲート２８からの排他的論理和信号５ｅｌｌは、
桁上げ入力信号としての第５入力信号Ｃｉｎと共にＥＯ
Ｒゲート３０に入力され、ＥＯＲゲート３０からは、和
信号としての第２排他的論理和信号Ｓが出力される。

また、桁上げ入力信号としての第５入力信号Ｃ８ｎは、
ＥＯＲゲート２８からの排他的論理和信号Ｓｚ８と共に
アンドゲート３１に入力され、アンドゲート３１からの
論理積信号ＳＺ＋は、上記論理積信号５２２−、　Ｓｔ
Ｓを入力するノアゲート３２からの論理和信号Ｓ３□と
共にノアゲート３３に入力され、インバータゲート３４
からは桁上げ出力信号としての第５論理和信号Ｃが出力
される。

ここで、オアゲート２１は第１論理和回路ａを構成し、
ナントゲート２２は第１論理積回路すを構成し、ナント
ゲート２３は第３論理積回路ｅを構成し、オアゲート２
４は第２論理和回路Ｃを構成し、ナントゲート２５は第
２論理積回路ｄを構成し、ナントゲート２６は第４論理
積回路ｆを構成し、オアゲート２７は第３論理和回路ｇ
を構成し、ＥＯＲゲート２８は第１排他的論理和回路ｊ
を構成し、ナントゲート２９は第５論理積回路りを構成
し、ＥＯＲゲート３０は第２排他的論理和回路ｋを構成
し、アンドゲート３１は第６論理積回路ｌを構成し、ノ
アゲート３２は第４論理和回路ｉを構成し、ノアゲート
３３は第５論理和回路ｍを構成している。

このような構成における論理式は、次のように書き表す
ことができる。

Ｓ　　　＝　Ｘ　＋■Ｘ２■Ｘ、■Ｘ４■Ｃ１ｎＣｏ−
ｔ　＝　（Ｘ＋■Ｘり＊　（ＸＩ■Ｘ４）＋ｘ、＊ｘ、
＋ｘ、＊Ｘ。

Ｃ＝ＸＩ＊Ｘｔ＊Ｘ２＊Ｘ４ ＋（Ｘ、■Ｘ２■Ｘ、■Ｘ４■）＊Ｃ８、但し、■は排
他的論理和、＊は論理積、＋は論理和である。

以上のことから、本実施例の構成によれば、従来例とほ
ぼ同程度の回路規模（３０個のトランジスタペアからな
る）であるにも拘らず、ＸｌからＳまでのクリティカル
バスを２つのナントゲート２２．２３および２つのＥＯ
Ｒゲート２８．３０とすることができ、６ユニツトデイ
レイの遅延とすることができる。すなわち従来例と比べ
て２ユニット分の短縮化を図ることができ、それだけ演
算速度を高速化することができる。また、ｘｚ−３，□
−Ｃｊ　ｎ−Ｓをさらに短い５ユニツトデイレイとする
ことができ、部分積加算器に適用して好適な回路構成と
することができる。

〔発明の効果〕

本発明によれば、上記のように構成したので、クリティ
カルバスを短縮でき、遅延を少なくして演算速度の向上
を図ることができる。

【図面の簡単な説明】 第１図は本発明の原理構成図、 第２図は本発明に係る５入力３出力の１ビット加算器の
一実施例を示すその回路図、 第３〜９図は従来例を示す図であり、 第３図はその乗算器のブロック図、 第４図はその乗算器の演算過程を示す図、第５図はその
部分積加算器の構成図、 第６図はその単位回路としての５入力３出力の１ビット
加算器のシンボル図、 第７図はその５入力３出力のエビ、ト加算器の回路図、 第８図はその５入力３出力のｌビット加算器を構成する
１ビット全加算器の回路図、 第９図はその５入力３出力の１ビット加算器の他の回路
図である。 ２１・・・・・・オアゲート（第１論理和回路ａ）、２
２・・・・・・ナントゲート（第１論理積回路ｂ）、２
３・・・・−・ナントゲート（第３論理積回路ｅ）、２
４・・・・・・オアゲート（第２論理和回路Ｃ）、２５
・・・・・・ナントゲート（第２論理積回路ｄ）、２６
・・・・・・ナントゲート（第４論理積回路ｆ）、２７
・・・・・・オアゲート（第３論理和回路ｇ）、２８・
・・−・・ＥＯＲゲート （第１排他的論理和回路ｊ）、 ２９・・・・・・ナントゲート（第５論理積回路ｈ）、
３０・・・・・・ＥＯＲゲート （第２排他的論理和回路ｋ）、 ３１・・・・・・アンドゲート（第６論理積回路ｌ）、
３２・・・・・・ノアゲート（第４論理和回路ｉ）、３
３・・・・・・ノアゲート（第５論理和回路ｍ）。 ＪＲ４入力信号 第３入力（８号　第２入力ｆａ号 第１入力信号 本発明の原理構成図 第１図 冒 従来例の５入力３出力の１ビット加算器の回路国策 図 第 図 従来例の５入力３出力の１ビット加算器の他の回路国策 図

Claims (1)

1. 【特許請求の範囲】 ａ）第１入力信号と第２入力信号の論理和をとって第１
   論理和信号を出力する第１論理和回路と、ｂ）第１入力
   信号と第２入力信号の論理積をとって第１論理積信号を
   出力する第１論理積回路と、ｃ）第３入力信号と第４入
   力信号の論理和をとって第２論理和信号を出力する第２
   論理和回路と、ｄ）第３入力信号と第４入力信号の論理
   積をとって第２論理積信号を出力する第２論理積回路と
   、ｅ）第１論理和信号と第１論理積信号の論理積をとっ
   て第３論理積信号を出力する第３論理積回路と、 ｆ）第２論理和信号と第２論理積信号の論理積をとって
   第４論理積信号を出力する第４論理積回路と、 ｇ）第３論理積信号と第４論理積信号の論理和をとって
   第３論理和信号を出力する第３論理和回路と、 ｈ）第１論理積信号、第２論理積信号および第３論理和
   信号の論理積をとって第５論理積信号を出力する第５論
   理積回路と、 ｉ）第１論理積信号と第２論理積信号の論理和をとって
   第４論理和信号を出力する第４論理和回路と、 ｊ）第３論理積信号と第４論理積信号の排他的論理和を
   とって第１排他論理和信号を出力する第１排他的論理和
   回路と、 ｋ）第５入力信号と第１排他的論理和信号の排他的論理
   和をとって第２排他的論理和信号を出力する第２排他的
   論理和回路と、 ｌ）第５入力信号と第１排他的論理和信号の論理積をと
   って第６論理積信号を出力する第６論理積回路と、 ｍ）第４論理和信号と第６論理積信号の論理和をとって
   第５論理和信号を出力する第５論理和回路と、 を備えたことを特徴とする５入力３出力の１ビット加算
   器。