JPH0478141A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JPH0478141A
JPH0478141A JP19044790A JP19044790A JPH0478141A JP H0478141 A JPH0478141 A JP H0478141A JP 19044790 A JP19044790 A JP 19044790A JP 19044790 A JP19044790 A JP 19044790A JP H0478141 A JPH0478141 A JP H0478141A
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JP
Japan
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insulating film
interlayer insulating
wiring
resist
etching
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JP19044790A
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Japanese (ja)
Inventor
Takahiro Ito
隆広 伊藤
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Fujitsu Ltd
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Fujitsu Ltd
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  • Local Oxidation Of Silicon (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

PURPOSE:To obtain sufficient flatness even for a fine wiring pattern by etching back first and second resist layers which are substantially united to each other in one body and an interlayer insulating film below the first and second resist layers at an etching quantity at which a wiring layer is not exposed. CONSTITUTION:A first resist layer 4 is formed by performing exposure and development with the inverted pattern of wiring 2 after a resist is applied onto an interlayer insulating film 3. After the resist layer 4 is hardened by baking or UV irradiation, the insulating film 3 positioned to the opening section of the resist mask 4 is etched in a controlled state with an acidic diluted solution of HF, etc. Then a second resist layer 5 is applied and the entire surface is etched by RIE using Freon gas under a condition where the wiring layer 2 is not exposed. Thereafter, the resist layers 4 and 5 are removed with O2 plasma and, in order to improve the interlayer insulating property, an Al wiring layer 7 is formed by sputtering and etching using a chlorine gas after an interlayer insulating film 6 of a silicon oxide containing P is formed by CVD.

Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造方法に関し、特に平坦化処理を改善し
た半導体装置の製造方法に関し、レジストを用いたエッ
チバック法による平坦化処理により、微細な(Ajl!
配線でパターンルール2、um以下、poly−3i配
線で1μm以下の)配線パターンでも十分な平坦度が得
られる半導体装置の製造方法を提供することを目的とし
、多層配線構造を形成するための平坦化処理が、配線層
を覆って形成された層間絶縁膜上に、該配線パターンの
反転パターンで第1のレジスト層を形成する工程、 上記第1のレジスト層をマスクとして、上記配線層を露
出させないエツチング量で上記層間絶縁膜をエッチバッ
クする工程、 上記第1のレジスト層のマスクの開口部を埋める状態で
第2のレジスト層を形成する工程、上記配線層を露出さ
せないエツチング量で、上記第1および第2のレジスト
層およびその下の上記層間絶縁膜をドライエッチにより
エッチバックする工程 を含むように構成する。
[Detailed Description of the Invention] [Summary] Regarding a method of manufacturing a semiconductor device, particularly a method of manufacturing a semiconductor device with improved planarization processing, fine (Ajl!
The purpose is to provide a semiconductor device manufacturing method that can obtain sufficient flatness even with wiring patterns (pattern rule 2, um or less for wiring, 1 μm or less for poly-3i wiring), forming a first resist layer with an inverted pattern of the wiring pattern on the interlayer insulating film formed covering the wiring layer; using the first resist layer as a mask, exposing the wiring layer; a step of etching back the interlayer insulating film with an etching amount that does not expose the wiring layer; a step of forming a second resist layer while filling the opening of the mask in the first resist layer; and a step of etching back the interlayer insulation film with an etching amount that does not expose the wiring layer. The method includes a step of etching back the first and second resist layers and the interlayer insulating film thereunder by dry etching.

〔産業上の利用分野〕[Industrial application field]

本発明は、半導体装置の製造方法に関し、特に平坦化処
理を改善した半導体装置の製造方法に関する。
The present invention relates to a method of manufacturing a semiconductor device, and particularly to a method of manufacturing a semiconductor device with improved planarization processing.

〔従来の技術〕[Conventional technology]

半導体装置の製造において、A!配線またはp。 In the manufacturing of semiconductor devices, A! wiring or p.

1y−5i配線等を用いる多層配線構造の形成技術は、
半導体装置の高集積化に伴し)微細化と多層化に同時に
対応することが要請されている。特に、微細化した配線
のカバレージ不良や断線を確実に防止するために、層間
絶縁膜による平坦度を向上させることが必要である。
The formation technology of multilayer wiring structure using 1y-5i wiring etc. is as follows.
As semiconductor devices become more highly integrated, it is required to simultaneously support miniaturization and multilayering. In particular, in order to reliably prevent poor coverage and disconnection of miniaturized wiring, it is necessary to improve the flatness of the interlayer insulating film.

層間絶縁膜による従来の平坦化法としては、SOn布、
バイアススパγり法、バイアスECR法、選択CVD法
、エッチバック法等が行われている。
Conventional planarization methods using interlayer insulating films include SOn cloth,
Bias spa γ-curing method, bias ECR method, selective CVD method, etch-back method, etc. are used.

このうちエッチバック法が、生産性、経済性等の点から
かなり一般的に採用されている。エッチバック法にはレ
ジストを用いる方法およびSOG(span−on−g
lass; r塗布ガラス」等とも呼称される)を用い
る方法があるが、特に前者は平坦化材料のコスト面およ
び製造工程数の面で後者よりも格段に有利なため、平坦
化技術として実用上の有用性が極めて高い。
Among these, the etch-back method is quite commonly adopted from the viewpoint of productivity, economy, etc. Etch-back methods include methods using resist and SOG (span-on-group) methods.
There is a method that uses a flattened glass (also referred to as "R-coated glass"), but the former is much more advantageous than the latter in terms of the cost of the flattening material and the number of manufacturing steps, so it is not practical as a flattening technique. is extremely useful.

C発明が解決しようとする課題] しかし、従来のレジストによるエッチバック法ではパタ
ーンルール(配線幅、配線間隔)が、例えばAIl配線
場合で2μm以下、poly−5i配線で1μm以下の
微細パターンになると、十分な平坦度を得ることができ
ないという限界があった。
Problems to be Solved by the Invention] However, in the conventional resist-based etchback method, when the pattern rule (wiring width, wiring spacing) becomes a fine pattern of, for example, 2 μm or less for AIl wiring and 1 μm or less for poly-5i wiring, However, there was a limitation in that it was not possible to obtain sufficient flatness.

そのため、SOGを用いるエッチバック法あるいはその
他の平坦化法を用いなければならないという問題があっ
た。
Therefore, there is a problem in that an etch-back method using SOG or other planarization method must be used.

本発明は、レジストを用いたエッチバック法による平坦
化処理により、微細な(l配線でパターンルール2μm
以下の)配線パターンでも十分な平坦度が得られる半導
体装置の製造方法を提供することを目的とする。
In the present invention, a pattern rule of 2 μm for fine wiring (l wiring) is achieved by flattening using an etch-back method using a resist.
It is an object of the present invention to provide a method for manufacturing a semiconductor device in which sufficient flatness can be obtained even with the following wiring patterns.

〔課題を解決するための手段〕[Means to solve the problem]

上記の目的は、本発明によれば、多層配線構造を形成す
るための平坦化処理が、 配線層を覆って形成された層間絶縁膜上に、該配線パタ
ーンの反転パターンで第1のレジスト層を形成する工程
、 上記第1のレジスト層をマスクとして、上記配線層を露
出させないエツチング量で上記層間絶縁膜をエッチバッ
クする工程、 上記第1のレジスト層のマスクの開口部を埋釣る状態で
第2のレジスト層を形成することにより、該第1および
第2のレジスト層から成る実質的に一体のレジスト層を
形成する工程、 上記配線層を露出させないエツチング量で、上記実質的
に一体の第1および第2のレジスト層およびその下の上
記層間絶縁膜をドライエッチによりエッチバックする工
程 を含むことを特徴とする半導体装置の製造方法によって
達成される。
According to the present invention, the planarization process for forming a multilayer wiring structure is performed by applying a first resist layer with an inverted pattern of the wiring pattern on an interlayer insulating film formed covering the wiring layer. using the first resist layer as a mask, etching back the interlayer insulating film with an etching amount that does not expose the wiring layer; filling the opening of the mask in the first resist layer; forming a substantially integral resist layer consisting of the first and second resist layers by forming a second resist layer; This is achieved by a method for manufacturing a semiconductor device, which includes the step of etching back the first and second resist layers and the interlayer insulating film thereunder by dry etching.

〔作用〕[Effect]

層間絶縁膜による平坦度の向上は、層間絶縁膜の凹凸の
平準化、すなわち層間絶縁膜における相対的な窪み部分
および相対的な隆起部分の解消の度合いに掛かっている
The improvement in flatness by the interlayer insulating film depends on the leveling of the unevenness of the interlayer insulating film, that is, the degree to which relative depressions and relative protrusions in the interlayer insulating film are eliminated.

本発明においては、まず第1段階のエッチノーツク工程
で、配線パターンの反転パターンで形成した第1のレジ
スト層をマスクとして、配線層を露出させないエツチン
グ量で層間絶縁膜をエッチバックする。これにより、配
線層直上にある層間絶縁膜−すなわち二の段階での層間
絶縁膜の相対的な隆起部分−が選択的に除去される。
In the present invention, first, in the first etch noting step, the interlayer insulating film is etched back using a first resist layer formed with an inverted pattern of the wiring pattern as a mask to an etching amount that does not expose the wiring layer. As a result, the interlayer insulating film immediately above the wiring layer, that is, the relatively raised portion of the interlayer insulating film in the second stage, is selectively removed.

次に、上記第ルジスト層が構成するマスクの開口部を第
2レジスト層で埋めることにより、第1および第2レジ
スト層から成る一体のレジスト層を形成する。
Next, by filling the opening of the mask formed by the second resist layer with a second resist layer, an integral resist layer consisting of the first and second resist layers is formed.

次に、第2段階のエッチバック工程で、配線層を露出さ
せないエツチング量で、一体の第1および第2レジスト
層および層間絶縁膜(第1段階のエッチバック後の残存
部)をドライエッチによりエッチバックする。この第2
段階エッチバック工程は主として下記2つの作用を持つ
。すなわち、(1)層間絶縁膜形成時のカバレージの限
界に起因して、配線間隔の特に小さい部分には層間絶縁
膜の小さい窪みが残されている。上記第1段階エッチハ
ックにより層間絶縁膜隆起部分が除去されているので、
従来のエッチバックでは残存してしまったような小さい
窪みもにも有効にエツチングが作用し、窪みの解消が促
進される。また、(2)第1段階のエッチバンクでは配
線直上の層間絶縁膜隆起部分を選択的に除去するが、マ
スク (第ルジスト層)のプロファイルに沿った帯域お
よびマスク直下の領域では、エツチングの回り込みの不
均一から微細な凹凸が生ずる。第2段階エッチバックで
はこのような微細凹凸も除去される。
Next, in the second etch-back process, the integrated first and second resist layers and the interlayer insulating film (the remaining portion after the first-stage etch-back) are dry-etched with an etching amount that does not expose the wiring layer. Have sex back. This second
The stepwise etchback process mainly has the following two effects. That is, (1) due to the limit of coverage when forming an interlayer insulating film, small depressions are left in the interlayer insulating film in areas where the wiring spacing is particularly small. Since the protruding portion of the interlayer insulating film has been removed by the first stage etch hack,
Etching effectively works on even small depressions that remain in conventional etch-back, and the elimination of the depressions is promoted. (2) In the first stage etch bank, the protruding portion of the interlayer insulating film directly above the wiring is selectively removed, but in the band along the profile of the mask (first resist layer) and the area directly under the mask, the etching wraps around. Fine irregularities occur due to the non-uniformity of the surface. In the second stage etchback, such fine irregularities are also removed.

このように本発明によれば、第1および第2段階のエッ
チパックにより、従来のエッチバック法では解消できな
かった層間絶縁膜の小さい凹凸も解消し、従来限界とさ
れていたパターンルールベ例えばAβ配線の場合で2μ
m 5poly−3i配線で1μmよりも微細なパター
ンルールでも十分な平坦化を行うことができる。
As described above, according to the present invention, the first and second stage etch packs can eliminate small irregularities in the interlayer insulating film that could not be eliminated with the conventional etch-back method, and can improve the pattern rule, which was considered to be the limit in the past. 2μ in case of Aβ wiring
Sufficient planarization can be achieved with m5poly-3i wiring even with a pattern rule finer than 1 μm.

以下に、添付図面を参照し、実施例によって本発明を更
に詳細に説明する。
In the following, the invention will be explained in more detail by means of examples with reference to the accompanying drawings.

〔実施例〕〔Example〕

本発明に従って、第1図(a)〜(g)に示した手順で
平坦化を行った。
According to the present invention, planarization was performed by the procedure shown in FIGS. 1(a) to 1(g).

工程(a):Si基板1上に、スパッタおよび塩素系ガ
スによるエツチングによりAβ配線層2(厚さ1μm1
最小パターンルール1.5μm)を形成した。
Step (a): On the Si substrate 1, an Aβ wiring layer 2 (thickness 1 μm 1
A minimum pattern rule of 1.5 μm) was formed.

工程(b):CVDにより、配線層2を覆ってP入りシ
リコン酸化膜の層間絶縁膜3 (平坦部で厚さ8000
〜10000人(=1μm))を形成した。
Step (b): By CVD, an interlayer insulating film 3 of a P-containing silicon oxide film is formed covering the wiring layer 2 (with a thickness of 8000 mm at the flat part).
~10,000 people (=1 μm)) were formed.

以降、工程(C)〜(f)が平坦化処理工程である。Hereinafter, steps (C) to (f) are planarization processing steps.

工程(C):層間絶縁膜3上にレジストを1μm塗布し
た後、工程(a)で形成した配線2の反転パターンで露
光・現像を行い、第2レジスト層4を形成した。レジス
ト層4は次のエツチング工程において、層間絶縁膜3の
隆起部分に開口部を持つマスクとして作用する。
Step (C): After applying a resist to a thickness of 1 μm on the interlayer insulating film 3, exposure and development were performed using an inverted pattern of the wiring 2 formed in step (a) to form a second resist layer 4. The resist layer 4 acts as a mask having openings in the raised portions of the interlayer insulating film 3 in the next etching step.

工程(d)ニレジスト層4をベータまたはUV照射によ
り硬化させた後、HF等の酸性希釈溶液でエツチングを
行い、レジストマスク4の開口部に位置する層間絶縁膜
3を約2000人だけコントロールエッチした。この工
程におけるエツチングは、上記のようにウェットエッチ
で行ってもよいし、フレオンガス(CF、、CF3、C
F e等)を用いたRIE等によるドライエッチで行っ
てもよい。
Step (d) After curing the resist layer 4 by beta or UV irradiation, etching was performed with an acid diluted solution such as HF, and the interlayer insulating film 3 located in the opening of the resist mask 4 was controlled by about 2000 people. . Etching in this step may be performed by wet etching as described above, or may be performed using Freon gas (CF, CF3, C
It may be performed by dry etching such as RIE using Fe, etc.).

工程(e):第2のレジスト層5を塗布し、フレオンガ
スを用いたRIEにより全面エツチングした。その際、
エツチング量は約6000人とし、配線層2は露出させ
なかった。
Step (e): A second resist layer 5 was applied and the entire surface was etched by RIE using Freon gas. that time,
The amount of etching was approximately 6000, and the wiring layer 2 was not exposed.

工程(f):0□プラズマによりレジスト層4および5
を除去した。
Step (f): Resist layers 4 and 5 are removed by 0□ plasma.
was removed.

以上により、工程(b)の層間絶縁膜形成時に最小パタ
ーンルール(1,5μm)の配線間にあった層間絶縁膜
3の微小な窪み8も解消することができた。
As a result of the above, it was possible to eliminate the minute depressions 8 in the interlayer insulating film 3 that existed between the wirings of the minimum pattern rule (1.5 μm) during the formation of the interlayer insulating film in step (b).

工程(g):更に層間絶縁性を高めるために層間絶縁膜
3 (の残存部)上に、CVDによりP入リシリコン酸
化膜から成る層間絶縁膜6 (平坦部で厚さ5000人
)を形成した後、スパッタおよび塩素系ガスによるエツ
チングによりAβ配線層7を形成した。
Step (g): In order to further improve the interlayer insulation, an interlayer insulation film 6 (5000 mm thick at the flat part) made of a P-containing silicon oxide film was formed on (the remaining part of) the interlayer insulation film 3 by CVD. Thereafter, an Aβ wiring layer 7 was formed by sputtering and etching with chlorine gas.

〔従来例〕[Conventional example]

比較のため、実施例と同様な配線パターンについて、従
来の方法により第2図(a)〜(e)の手順で平坦化を
行った。
For comparison, a wiring pattern similar to that of the example was flattened using a conventional method according to the steps shown in FIGS. 2(a) to 2(e).

配線層2の形成工程(a)および層間絶縁膜3の形成工
程(b)は実施例の工程<a>および(b)と同様であ
る。
The step (a) of forming the wiring layer 2 and the step (b) of forming the interlayer insulating film 3 are the same as steps <a> and (b) of the embodiment.

以降、工程(c)〜(d)が平坦化処理工程である。Hereinafter, steps (c) to (d) are planarization processing steps.

工程(C):層間絶縁膜3上にレジストを1μm塗布し
た。
Step (C): A resist was applied to a thickness of 1 μm on the interlayer insulating film 3.

工程(d):フレオンガスを用いたRrEにより全面エ
ツチングした。その際、エツチング量は約6000人と
し、配線層2は露出させなかった。
Step (d): The entire surface was etched by RrE using Freon gas. At that time, the amount of etching was approximately 6000, and the wiring layer 2 was not exposed.

上記平坦化を行ったが、工程(b)の層間絶縁膜形成時
に最小パターンルール(I、5μm)の配線間j二あっ
た層間絶縁膜3の微小な窪み8を十分に解消することが
できなかった。
Although the above planarization was carried out, it was not possible to sufficiently eliminate the minute depressions 8 in the interlayer insulating film 3 that existed between the wirings of the minimum pattern rule (I, 5 μm) during the formation of the interlayer insulating film in step (b). There wasn't.

工程(e):実施例と同様に、層間絶縁性を高めるた於
に更に層間絶縁膜6を形成した後、Aβ配線層アを形成
した。
Step (e): As in the example, after further forming an interlayer insulating film 6 to improve interlayer insulation, an Aβ wiring layer A was formed.

なお、第1のレジスト層をマスクとするエッチバック(
実施例の工程(d))および第2のレジスト層形成後の
エッチバック(実施例の工程(e))の合計エツチング
量は、第1のレジスト層を形成する前(工程(b))に
形成されていた前記層間絶縁膜の厚さの1/2〜1/3
程度が一般的に適当である。
Note that etchback (
The total etching amount in step (d)) of the example and the etch back after forming the second resist layer (step (e) of the example) is 1/2 to 1/3 of the thickness of the interlayer insulating film that had been formed
The degree is generally appropriate.

上記実施例ではA1配線を用いた多層配線構造の場合を
説明したが、poly−5i配線を用いた場合も、従来
の方法では十分な平坦化ができなかったパターンルール
1μmの微細パターンの多層配線構造について、上記実
施例と同様の平坦化を行うことができた。
In the above example, the case of a multilayer wiring structure using A1 wiring was explained, but even when poly-5i wiring is used, multilayer wiring with a fine pattern with a pattern rule of 1 μm, which could not be sufficiently flattened with the conventional method. Regarding the structure, the same planarization as in the above example could be performed.

〔発明の効果コ 以上説明したように本発明によれば、多層配線構造を有
する半導体装置の製造方法において、レジストを用いた
エッチバック法による平坦化処理により、Al配線でパ
ターンルール2μm以下、poly−5i配線でパター
ンルール1μm以下の微細配線パターンでも十分な平坦
化を行うことができる。
[Effects of the Invention] As explained above, according to the present invention, in a method for manufacturing a semiconductor device having a multilayer wiring structure, a pattern rule of 2 μm or less and a poly -5i wiring can achieve sufficient planarization even in a fine wiring pattern with a pattern rule of 1 μm or less.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、本発明に従って平坦化処理を行い多層配線構
造を形成する半導体装置の製造方法の一実施例を示す断
面図、および 第2図は、従来の平坦化処理を行い多層配線構造を形成
する半導体装置の製造方法を示す断面図である。 l・・・基板、   2,7・・・配線層、3.6・・
・層間絶縁膜、 4.5・・・レジスト層、 8・・・層間絶縁膜6の窪み。 Ll 図
FIG. 1 is a cross-sectional view showing an embodiment of a method for manufacturing a semiconductor device in which a multilayer wiring structure is formed by performing a planarization process according to the present invention, and FIG. FIG. 3 is a cross-sectional view showing a method of manufacturing a semiconductor device to be formed. l...Substrate, 2,7...Wiring layer, 3.6...
- Interlayer insulating film, 4.5... Resist layer, 8... Recess in interlayer insulating film 6. Ll figure

Claims (1)

【特許請求の範囲】 1、多層配線構造を形成するための平坦化処理が、 配線層を覆って形成された層間絶縁膜上に、該配線パタ
ーンの反転パターンで第1のレジスト層を形成する工程
、 上記第1のレジスト層をマスクとして、上記配線層を露
出させないエッチング量で上記層間絶縁膜をエッチバッ
クする工程、 上記第1のレジスト層のマスクの開口部を埋める状態で
第2のレジスト層を形成する工程、および 上記配線層を露出させないエッチング量で、上記第1お
よび第2のレジスト層およびその下の上記層間絶縁膜を
ドライエッチによりエッチバックする工程 を含むことを特徴とする半導体装置の製造方法。 2、前記第2のレジスト層形成後のエッチバック工程の
後に、前記層間絶縁膜上に更に層間絶縁膜を形成するこ
とを特徴とする請求項1記載の半導体装置の製造方法。 3、前記第1のレジスト層をマスクとするエッチバック
および前記第2のレジスト層形成後のエッチバックの合
計エッチング量が、上記第1のレジスト層を形成する前
に形成されていた前記層間絶縁膜の厚さの1/2〜1/
3であることを特徴とする請求項1または2に記載の半
導体装置の製造方法。
[Claims] 1. A planarization process for forming a multilayer wiring structure includes forming a first resist layer with an inverted pattern of the wiring pattern on an interlayer insulating film formed to cover the wiring layer. a step of etching back the interlayer insulating film using the first resist layer as a mask with an etching amount that does not expose the wiring layer; etching a second resist layer while filling the opening of the mask in the first resist layer; and a step of etching back the first and second resist layers and the interlayer insulating film thereunder by dry etching with an etching amount that does not expose the wiring layer. Method of manufacturing the device. 2. The method of manufacturing a semiconductor device according to claim 1, further comprising forming an interlayer insulating film on the interlayer insulating film after the etch-back step after forming the second resist layer. 3. The total etching amount of the etch-back using the first resist layer as a mask and the etch-back after forming the second resist layer is equal to the amount of the interlayer insulation formed before forming the first resist layer. 1/2 to 1/ of the film thickness
3. The method of manufacturing a semiconductor device according to claim 1 or 2, wherein:
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100384877B1 (en) * 1999-06-28 2003-05-22 주식회사 하이닉스반도체 A method for coating photoresist

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100384877B1 (en) * 1999-06-28 2003-05-22 주식회사 하이닉스반도체 A method for coating photoresist

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