JPH0478071B2

JPH0478071B2 -

Info

Publication number: JPH0478071B2
Application number: JP58233482A
Authority: JP
Inventors: Keiichi Kawamura
Original assignee: Fuji Photo Film Co Ltd
Current assignee: Fujifilm Holdings Corp
Priority date: 1983-12-13
Filing date: 1983-12-13
Publication date: 1992-12-10
Also published as: JPS60126981A

Description

【発明の詳細な説明】＜技術分野＞本発明はフイールド信号を飛越走査方式のフレ
ーム信号に変換する際に生じるフリツカを防止す
る回路に関し、特に応答性が良く、しかもフイー
ルド／フレーム変換回路の各部が有する温度特性
や経年変化に左右されず、且つシビアな調整を要
さずに、フリツカを防止できるようにしたもので
ある。

＜背景技術＞テレビジヨンの走査にあつては、目に対するち
らつきを少なくするため、水平走査線を何本おき
かに飛び越して走査する所謂飛越走査が行われて
いる。一般には、１本おきに飛び越す〔２：１〕
飛越走査が広く採用されている。〔２：１〕飛越
走査方式では、１回の垂直走査でできる粗い画面
（フイールド）が２枚重なつて１枚の画面（フレ
ーム）が作られる。フイールド繰返し数は例えば
NTSC方式では毎秒60回であり、フレーム繰返数
は毎秒30回であり、１フレームは一般に525本の
水平走査線で表わされる。また、奇数フイールド
と偶数フイールドとでは、水平走査の開始点が水
平走査期間(H)の1/2だけ、即ち0.5Hずらされる。
第１図にフレームを表わす複合映像信号（フレー
ム信号）の代表例を示す。同図において、１と２
はそれぞれフイールドを表わす複合映像信号（フ
イールド信号）であり、１は奇数フイールドのも
の、２は偶数フイールドのものである。３は垂直
帰線消去期間、４はフロント等化パルス、５は垂
直同期信号、６は切込パルス、７はバツク等化パ
ルス、８は水平同期信号、９は映像信号である。
第１図中のＡ部を拡大して第２図に示す。１０は
水平帰線消去期間、１１はフロントポーチ、１２
はバックポーチ、１３はペデスタルレベル、１４
はシンクチップレベルである。

ところで、映像信号を磁気テープや磁気デイス
クあるいは他の各種記録媒体に記録する場合、１
トラツクにつき１フイールドの信号を割当てた
り、１トラツクにつき１フレームの信号を割当て
るのが一般的である。また１フイールド／１トラ
ツク記録においても、奇数フイールドと偶数フイ
ールドとを次々に記録する所謂１フレーム／２ト
ラツク記録と、偶奇いずれか一方のフイールドだ
けを記録するフイールド記録とがある。

フイールド記録の場合の再生では、映像信号の
強い垂直相関を利用し、同一トラツクを２回走査
することにより１種類のフイールド信号からフレ
ーム信号を作る所謂フイールド／フレーム変換方
式が多用されている。これは主として記録密度の
向上を目的とするものであり、ムービーにあつて
は長時間記録を可能とし、スチルにあつては駒数
増大を可能とする。しかし、フイールド信号から
フレーム信号に変換する場合、単に同一のフイー
ルド信号を２回繰返して再生しても飛越走査を実
現することができない。その理由は、飛越走査の
ためには第１図より判るように、垂直同期信号５
と各ラインの水平同期信号８及び映像信号９との
時間関係が奇数フイールド１と偶数フイールド２
とでは0.5Hずれる必要があるのに対し、同一の
フイールド信号を単に繰返しただけでは0.5Hの
時間ずれが生じないからである。

そこで、繰返して再生された同一のフイールド
信号を第３図に示す如く、0.5Hのデイレーライ
ン１５に通し、アナログスイツチ１６でスルーの
フイールド信号１７と0.5Hデイレーのフイール
ド信号１８とを１垂直走査期間（1V）毎に交互
に選択することにより、フイールド信号をフレー
ム信号に変換することが行われている。なお、こ
のままでは垂直同期信号どうしの間隔が1Vから
0.5Hずれてしまうので、例えばアナログスイツ
チ１６の接点ｃ，ｄの選択を第４図に示すように
行うことが考えられている。つまり、スルーのフ
イールド信号１７を選択する期間のうち、フロン
ト等化パルス区間からバツク等化パルス区間まで
の部分１９だけは0.5Hデイレーのフイールド信
号１８が選択される。いずれにしろ、フイールド
信号をフレーム信号に変換するには第３図に示す
如く、スルーの信号と0.5Hデイレーの信号とを
選択する回路が使用される。

しかし、デイレーライン１５は伝送時間の遅延
のみならず信号を少なからず減衰させるため及び
アナログスイツチ１６のオフセツト電圧が接点
ｃ，ｄで異なるため、変換されたフレーム信号で
は偶数フイールドと奇数フイールド間で信号レベ
ル及びペデスタルレベルに差が生じ、画面上にフ
リツカが生じる。フリツカを防止するため従来で
は第５図に示す回路が採用されていた。第５図に
おいて、２０は増幅器、２１と２２はクランプ回
路、VR₁は利得調整用ポテンシヨメータ、VR₂は
クランプレベル調整用ポテンショメータである。
このフリツカ防止回路では、変換されたフレーム
信号において、フイールド毎に信号レベルが等し
くなるようにVR₁で増幅器２０の利得を調整し、
またフイールド毎にペデスタルレベルが等しくな
るようにVR₂でクランプレベルを調整する。とこ
ろが、上述した調整は手動操作で行われるため、
フリツカ防止には−40dB以上と言われるシビア
な調整を行うには不向きであり、量産性に欠け
る。また、0.5Hデイレーライン１５、アナログ
スイツチ１６、増幅器２０及びクランプ回路２
１，２２には温度特性があると共に経年変化もあ
るため、たとえ一旦はVR₁やVR₂の調整でフリツ
カを抑えたとしても、温度特性や経年変化により
生じるフリツカは抑えることができなかった。

そこで、出願人は既に、フイールド信号／フレ
ーム信号の変換回路において生じるフリツカを温
度特性や経年変化に左右されず、自動的に防止す
ることができる回路を開発した。この自動フリツ
カ防止回路は既に特願昭58−189202号として出願
済みであるが、その概要を第６図及び第７図によ
り説明する。第６図は回路図であり、また第７図
は第６図各部の動作説明図である。第６図におい
て、１５は0.5Hデイレーライン、１６はフイー
ルド選択用のアナログスイツチ、２３はAGCル
ープ、３０はフイードバツククランプループであ
る。AGCループ２３は、シンクチツプレベル
（第２図の符号１４）が一定となるように動作す
るものであり、自動利得制御器２４、フイールド
選択用スイツチ１６、２つの入力選択用スイツチ
２５，２６、２つのピーク検出器２７，２８及び
差動増幅器２９で構成される。

ここで、スイツチ１６は第７図ａに示すフレー
ム信号を出力し、第６図中の入力選択用スイツチ
２５，２６は第７図ｂのスイツチ制御パルス３５
及びインバータ３６によりそれぞれ第７図ｃ、同
図ｄのようにオン／オフする。これにより各ピー
ク検出器２７，２８にはそれぞれ第７図ｅ、同図
ｆのように1Vおきにフレーム信号が入力される。
つまり、一方のピーク検出器２７で検出した例え
ば偶数フイールドのピーク値と他方のピーク検出
器２８で検出した例えば奇数フイールドのピーク
値とを差動増幅器２９へ入力し、差信号２９ａで
自動利得制御器２４を制御することにより、ピー
ク値を偶奇両フイールド間で一致させている。ピ
ーク値が一定であればシンクレベル、信号レベル
が一定になる。時定数について言えば、前のフイ
ールドの信号レベルに後のフイールドの信号レベ
ルを一致させるように、少なくともフイールド単
位で応答するような時定数が選ばれている。

一方、フイードバツククランプループはペデス
タルレベル（第２図の符号１３）が一定になるよ
うに動作するものであり、フイールド選択用スイ
ツチ１６、サンプリング用スイツチ３１、積分回
路３２及び２つのクランプ回路３３，３４で構成
されている。第７図ｇにスイツチ３１のサンプリ
ングタイミングを示す。つまり、各水平走査期間
のペデスタルレベルをサンプリングし、サンプル
値を積分回路３２でホールドすると共に基準値
Vrefと比較し、出力がペデスタルレベルを与え
るようになっているクランプ回路３３，３４を、
積分回路３２からの差信号３２ａで制御すること
により、ペデスタルレベルを各水平走査期間で一
致させている。このフイードバツククランプルー
プの時定数は大きくても数Ｈ以下としてあり、フ
イールドが切替つたら1H〜2Hの間でクランプが
安定するようになっている。これにより、２つの
クランプ回路３３，３４の特性にたとえバラツキ
があつても、フリツカが早期になくなる。なお、
第６図中のコンデンサ３７，３８はDCカツト用
である。

以上説明したように、出願人が既に開発したフ
リツカ防止回路によれば、偶数フイールドと奇数
フイールドのピーク値（シンクチツプレベル）の
差を検出し差信号で自動利得制御器を制御するこ
とにより信号レベルをフイールド間で一定にし、
且つ各水平走査期間毎にペデスタルレベルをサン
プリングして基準値との差を求め差信号でクラン
プレベルを制御することによりペデスタルレベル
を一定にしているので、フイールド信号をフレー
ム信号に変換する回路に温度特性や経年変化があ
つてもこれらに殆ど影響されることなく、フリツ
カを抑えることができる。また、信号レベルやペ
デスタルレベルが自動的に調整されるので、量産
性に富む。

しかし、斯かる利点の多いフリツカ防止回路で
あつても、応答性に改善の余地があった。即ち、
各ピーク検出器２７，２８には1Vおきにしか信
号が入力されないので、ホールド時間が少なくと
も1V期間必要でありこれがAGCループの応答性
に限界を与えていた。

＜発明の目的＞本発明は上述した問題点に鑑み、フイールド信
号／フレーム信号の変換回路において生じるフリ
ツカを温度特性や経年変化に左右されず、しかも
応答性良く自動的に防止することができる回路を
提供することを目的とする。

＜発明の構成＞この目的を達成する本発明のフリツカ防止回路
の構成は、同じフイールド信号を繰返し、1/2水
平走査期間遅らせたフイールド信号と、そうでな
いスルーのフイールド信号とをスイツチの切換え
により１垂直走査期間毎に交互に選択することに
よりフレーム信号に変換する回路において、 (a) 上記スイツチより前段でスルーのフイールド
信号の各水平帰線期間のピーク値を検出する回
路と、上記スイツチより前段で遅延されたフイ
ールド信号の各水平帰線期間のピーク値を検出
する回路と、両ピーク検出回路の検出値の差を
出力する差動増幅器と、遅延またはスルーのラ
インに挿入されピーク値の差信号により制御さ
れてシンクチツプレベルを一定に保つ自動利得
制御器とを有するAGCループ、並びに、 (b) 上記スイツチから出力されるフレーム信号の
ペデスタルレベルをサンプリングするサンプル
ホールド回路と、このサンプルホールド回路の
出力信号を基準値と比較して両者の差に比例す
る電位のクランプ電位信号を発生する回路と、
スルーと遅延の各ラインに接続され上記クラン
プ電位発生回路の出力信号によつてスルーと遅
延の各フイールド信号のペデスタルレベルを一
定に制御する２つのクランプ回路とを有するフ
イードバツククランプループ、を備えたことを特徴とする。

＜発明の効果＞本発明では、フレーム信号に変換する前に、ス
ルーのフイールド信号と遅延されたフイールド信
号のピーク値を夫々検出する。従つて、各ピーク
検出回路には常時信号が入力することになり、ホ
ールド時間は1H程度で良いことになる。これに
より、AGC動作の応答速度が極めて早くなる。
もちろん、スルーと遅延の両フイールド信号のピ
ーク値の差信号で自動利得制御器を制御するので
変換された後のフレーム信号の信号レベルが自動
的にフイールド間で一致する。また、フレーム変
換された後の信号のペデスタルレベルを各水平走
査期間毎にサンプリングし、サンプル値によりフ
レーム変換前のスルーと遅延の両フイールド信号
のクランプレベルを制御するので、フレーム信号
のペデスタルレベルが自動的に一定になる。これ
により、フイールド信号をフレーム信号に変換す
る回路に温度特性や経年変化があつても、これら
に影響されることなく、フリツカを抑えることが
できる。また、信号レベルやペデスタルレベルが
自動的に調整されるので、製造時の手動調整が不
要となり量産性に富む。

＜実施例＞以下、図面により本発明を説明する。まず、第
８図に示す本発明のフリツカ防止回路の一実施例
を説明する。

第８図に示すフリツカ防止回路は第６図の回路
を改良したものであり、電圧ホールド時間が略
1H期間のピーク検出器４０，４１を用い、２つ
のピーク検出器４０，４１にそれぞれ直接、フイ
ールド選択用スイツチ１６の前段から信号を与え
てAGCループ３９を構成している以外は、第６
図の場合と変らない。従つて第８図中で第６図と
同じものには同一符号を付して説明の重複を省
く。なお、エミツタホロワ回路４２，４３はイン
ピーダンス変換のために使用している。

第８図の回路の動作を説明する。一方のピーク
検出器４０に0.5Hデイレーライン１５を通つた
フイールド信号１８が入力すると、同時に他方の
ピーク検出器４１にはスルーのフイールド信号１
７が入力する。両ピーク検出器４０，４１はフイ
ールド信号のピーク値即ちシンクチツプレベルを
1H毎に検出することとなり、それぞれの検出値
を差動増幅器２９に入力する。差動増幅器２９は
２つの入力値の差に比例する信号を自動利得制御
器２４に与え、スルーと遅延の両フイールド信号
１７，１８のシンクチツプレベルが互いに一致す
るように利得を制御する。この場合、両ピーク検
出器４０，４１には第６図の場合とは異なり常に
信号が入力するので、電圧ホールド時間は1H期
間程度と短かくて良い。従つてAGCループ３９
の応答性が極めて早くなる。なお、フイードバツ
ククランプループは第６図のもの３０と全く同じ
であり、サンプリングスイツチ３１で得たフレー
ム信号４４のペデスタルレベルの値を積分回路３
２でホールドすると共に基準値Vrefと比較して
両者の差に比例する電位のクランプ電位信号３２
ａを作り、このクランプ電位信号でクランプ回路
３３，３４を制御することによりペデスタルレベ
ルを一定にしている。

なお、第８図においてピーク検出器４０，４１
としてピーク検波器、サンプルホールド回路いず
れを用いても良いが、検出タイミングは第９図に
示すように各フイールド信号のシンクチツプレベ
ルを検出するように設定する必要がある。

次にフイードバツククランプループの他の実施
例を第１０図により説明する。第１０図におい
て、AGCループ３９は第８図の場合と同じであ
る。第１０図のフイードバツククランプループ４
５は、第６図及び第８図のフイードバツククラン
プループ３０よりも応答性を改善すると共に、垂
直同期期間５（第１図参照）でのサグを減らした
ものである。即ち、第６図及び第８図の場合は同
期信号発生器（SSG）からのHDパルスを用いて
サンプリングスイツチ３１を作動させるのが一般
的である。従つて通常は、垂直同期期間５ではペ
デスタルレベルをサンプリングすることができな
くなり、また積分回路３２の電圧ホールド時間を
4H期間程度と長くする必要がある。

第１０図のフイードバツククランプループ４５
は、スイツチ１６からのフレーム信号４４から同
期信号を分離する同期信号分離回路４６、分離さ
れた同期信号４６ａからサンプリングパルス４７
ａを作るサンプリングパルス発生回路４７、この
サンプリングパルス４７ａに基づいてフレーム信
号４４のペデスタルレベルをサンプリングするサ
ンプルホールド回路４８、サンプルホールド出力
４８ａを基準値Vrefと比較して差に比例する電
圧の信号４９ａを出力するクランプ電圧発生回路
４９、及びスルー及び遅延の各ラインに接続され
た２つのクランプ回路３３，３４からなる。第１
１図ａに分離された同期信号４６ａを示す。ま
た、第１１図ｂにサンプリングパルス４７ａを示
す。このサンプリングパルス４７ａは同期信号４
６ａの立ち上りエツジ即ちシンクチツプレベルか
らペデスタルレベルへの変化点に同期しており、
そのパルス幅は垂直同期期間５の切込パルス６
（第１図参照）の幅と同じかよれよりも狭い。こ
れにより、サンプルホールド回路５０はフレーム
信号４４の垂直帰線消去期間３（第１図参照）を
含む全ての期間において、ペデスタルレベルを検
出することになる。クランプ電位発生回路４９は
サンプリングされたペテスタルレベルを基準値
Vrefと比較して差信号４９ａを各クランプ回路
３３，３４に与え、スルーと遅延の両フイールド
信号１７，１８のペデスタルレベルが一定値とな
るように動作する。従つて、本実施例のフイード
バツククランプループ４５では、垂直帰線消去期
間を含めて全ての期間のペデスタルレベルをクラ
ンプすることができる。また、サンプリングの間
隔が1H以下なので、サンプルホールド回路４８
の電圧ホールド時間は1H期間程度で良いことに
なり、フイードバツククランプループ４５の応答
性が早くなる。

以上説明した実施例では自動利得制御器２４が
0.5Hデイレーライン１５と同じラインに入つて
いるが、スルー側のラインに入れても良い。この
場合、第１２図に示す如くピーク検出器４０，４
１と差動増幅器２９の入力端子との接続を±逆に
すると良い。

【図面の簡単な説明】

第１図はフレーム信号の説明図、第２図は第１
図中Ａ部分の拡大説明図、第３図はフイールド信
号／フレーム信号変換の原理的回路図、第４図は
スイツチ動作の説明図、第５図は従来のフリツカ
防止回路を示す回路図、第６図は既出願の一実施
例を示す回路図、第７図は第６図中各部の動作説
明図である。第８図は本発明の一実施例を示す回
路図、第９図は第８図中各部の動作説明図、第１
０図は他の実施例の回路図、第１１図は第１０図
の動作説明図、第１２図は更に他の実施例の要部
の回路図である。図面中、１５は0.5Hデイレーライン、１６は
フイールド切換用スイツチ、１７はスルーのフイ
ールド信号、１８は遅延されたフイールド信号、
２４は自動利得制御器、３０，４５はフイードバ
ツククランプループ、３３，３４はクランプ回
路、３９はAGCループ、４０，４１はピーク検
出器、４４はフレーム信号、４６は同期分離回
路、４７はサンプリングパルス発生回路、４８は
サンプルホールド回路、４９はクランプ電圧発生
回路である。

Claims

【特許請求の範囲】１同じフイールド信号を繰返し、1/2水平走査
期間遅らせたフイールド信号と、そうでないスル
ーのフイールド信号とをスイツチの切換えにより
１垂直走査期間毎に交互に選択することによりフ
レーム信号に変換する回路において、 (a) 上記スイツチより前段でスルーのフイールド
信号の各水平帰線期間のピーク値を検出する回
路と、上記スイツチより前段で遅延されたフイ
ールド信号の各水平帰線期間のピーク値を検出
する回路と、両ピーク検出回路の検出値の差を
出力する差動増幅器と、遅延またはスルーのラ
インに挿入されピーク値の差信号により制御さ
れてシンクチツプレベルを一定に保つ自動利得
制御器とを有するAGCループ、並びに、 (b) 上記スイツチから出力されるフレーム信号の
ペデスタルレベルをサンプリングするサンプル
ホールド回路と、このサンプルホールド回路の
出力信号を基準値と比較して両者の差に比例す
る電位のクランプ電位信号を発生する回路と、
スルーと遅延の各ラインに接続され上記クラン
プ電位発生回路の出力信号によつてスルーと遅
延の各フイールド信号のペデスタルレベルを一
定に制御する２つのクランプ回路とを有するフ
イードバツククランプループ、を備えたことを特徴とするフイールド信号・フレ
ーム信号変換におけるフリツカ防止回路。２特許請求の範囲第１項において、上記ピーク
検出回路が略1H期間の電圧ホールド時間を有す
るピーク検波器であることを特徴とするフイール
ド信号・フレーム信号変換におけるフリツカ防止
回路。３特許請求の範囲第１項において、上記ピーク
検出回路が略1H期間の電圧ホールド時間を有す
るサンプルホールド回路であることを特徴とする
フイールド信号・フレーム信号変換におけるフリ
ツカ防止回路。４特許請求の範囲第１項または第２項または第
３項において、上記フイードバツククランプルー
プが、上記スイツチから出力されるフレーム信号
から同期信号を分離する回路と、分離された同期
信号を入力し上記サンプルホールド回路に対する
サンプリングパルスとして、シンクチツプレベル
からペデスタルレベルへの変化点に同期し且つ切
込パルスの幅と同じかそれ以下の幅のパルスを発
生する回路とを有することを特徴とするフイール
ド信号・フレーム信号変換におけるフリツカ防止
回路。