JPH047737A - 可変長１０進減算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、パーソナルコンピュータ等の電子式計算機に
搭載され、可変長データの１０進減算処理を行なう可変
長１０進減算装置に関する。

［発明の概要］ 本発明の可変長１０進減算装置は、被演算データ及び演
算データをそれぞれ下位桁から所定桁単位で分割して繰
返し減算処理することにより演算処理の高速化を図ると
共に、上記所定桁単位の減算処理毎に上位桁へのボロー
データの有無を記憶し、減算処理の終了時において上記
ボローデータかある場合にその減算結果に対し負の補正
演算を行なうことにより、新たな補正命令を与えること
なく、常に絶対値表現の減算結果か得られるようにする
ものである。

［従来の技術］ 従来、一般に、パーソナルコンピュータ等の電子式計算
機における演算処理装置では、演算可能な桁数が予め固
定桁として与えられている。このため、固定桁数に満た
ない数値データの演算処理を行なう場合でも、不要桁に
対する演算処理も実行されるので、演算時間高速化の妨
げとなってＬ）る。

そこで、可変長データの演算処理を可能にすることで、
不要桁に対する演算処理をなくし、演算時間の高速化を
図った「可変長データ演算装置」（実願昭６２−１４７
３７６号）か本出願人により考えられている。

［発明が解決しようとする課題］ しかしながら、この「可変長データ演算装置」に記載さ
れた演算処理技術によっても、桁単位で演算処理を実行
するため、被演算データあるいは演算データの桁数が多
い場合には、演算時間か遅くなる欠点かある。

また、１０進減算処理を行なった場合、その減算結果が
負であると補数表現されたままの状態になるので、これ
を改めて絶対値表現に補正する必要がある。この場合、
所定の減算命令に加えて新たに減算結果に対する補正命
令を与える必要があり、演算時間高速化を妨げる原因と
なる。

このような演算時間高速化妨げの原因は、上記「可変長
データ演算装置」を例にすれば、演算処理が桁単位で繰
返し実行されること、また、補数表現された減算結果に
対して新たに補正命令を与える必要が有ることにあると
考えられる。

してみれば、演算処理を複数桁単位で繰返し実行すると
共に、その演算結果か負であることの情報を得ておき、
この負情報の有無に応じて補正演算が実行されるように
すれば、演算データの桁数が多くても、また、減算結果
が負であっても、演算時間が遅くならなくなるのは明ら
かである。

本発明の課題は、桁単位での演算処理の実行、及び減算
結果が補数表現で得られる場合の新たな補正命令を行な
うことなく、演算処理速度の高速化が可能になる可変長
１０進減算装置を提供することにある。

［課題を解決するための手段］ 本発明の手段は次の通りである。

（１）所定桁単位で１０進減算を行なう減算回路。

例えば論理演算装置で構成されたＡＬＵ　（演算処理装
置）であり、データバスが１６ビツトである場合、１桁
４ビツトの４桁単位で減算処理を行なう。

（２）上記減算回路により得られた減算結果データの上
位桁へのボローの有無を記憶するボローメモリ。

例えばＲＡＭ等で構成されたフラグレジスタであり、上
記ＡＬＵからのボローフラグが書込まれる。

（３）１０進の被演算データ及び演算データを互いに下
位桁から上記所定桁単位で順次分割する演算データ分割
手段。

例えば予め設定されたプログラムに応じて動作するＣＰ
Ｕにより制御されるもので、可変長データ記憶部からの
被演算データ及び演算データの４桁毎のデータ読出し処
理である。

（４）上記演算データ分割手段における上記被演算デー
タ及び演算データの分割回数を記憶する分割数メモリ。

例えばＲＡＭ等で構成されたデータレジスタであり、上
記４桁毎の読出し処理に応じてデータ“１”が加算され
る。

（５）上記演算データ分割手段により所定桁単位で順次
分割された被演算データ及び演算データを上記減算回路
において上記ボローメモリにおけるボロー状態に応じて
上記分割数メモリに記憶される分割回数性繰返し減算処
理させる減算制御手段。

例えば予め設定されたプログラムに応して動作するＣＰ
Ｕにより制御されるもので、上記データ読出し処理によ
り得られた４桁毎の被演算データ及び演算データを上記
ＡＬＵに順次転送し、その演算結果を出力させると共に
、この演算結果に応じたボローデータを上記フラグ１／
ジスタに書込む処理である。

（６）上記減算制御手段に応じた繰返し減算処理の後上
記ボローメモリにボローデータが有る場合には上記所定
桁単位の各減算結果データに対して負の補正演算を行な
う補正演算手段。

例えば予め設定されたプログラムに応して動作するＣＰ
Ｕにより制御されるもので、上記フラグレジスタにボロ
ーフラグが有ることを判定し、上記ＡＬＵにより得られ
た減算結果をさらに負の補正データと共にＡＬＵに供給
し、絶対値による減算結果データを出力させる処理であ
る。

［作用コ 本発明の手段の作用は次の通りである。

演算データ分割手段により１０進の被演算データ及び演
算データが互いに下位桁から所定桁単位で順次分割して
読出される。すると、この所定桁単位で分割された被演
算データ及び演算データは、減算制御手段により所定桁
単位で１０進減算を行なう減算回路に順次供給され、ボ
ローメそりに記憶される上位桁へのボロー状態に応して
分割数メモリに記憶される上記被演算データ及び演算デ
ータの分割回数分繰返し減算処理される。そして、上記
減算制御手段に応じた繰返し減算処理の後上記ボローメ
そりにボローデータか有る場合には、補正演算手段によ
り上記所定桁単位の各減算結果データに対して負の補正
演算か行なわれる。

したがって、被演算データ及び演算データをそれぞれ下
位桁から所定桁単位で分割して繰返し減算処理すること
により演算処理の高速化か図れると共に、上記所定桁単
位の減算処理毎に上位桁へのボローデータの有無を記憶
し、減算処理の終了時において上記ボローデータかある
場合にはその減算結果に対し負の補正演算を行なうこと
により、新たな補正命令を与えることなく、常に絶対値
表現の減算結果が得られるようになる。

［実施例］ 以下図面により本発明の一実施例について説明する。

第１図は可変長１０進減算装置のシステム構成を示すも
ので、同図において、１１はＣＰＵ　（中央処理装置）
であり、このＣＰＵＩ　１は予め設定されるプログラム
に応じて制御及びデータバス］２を介しシステム各部の
動作を制御する。

上記制御及びデータバス１２には、ます、被演算データ
レジスタ（Ａ）１３及び演算データレジスタ（Ｂ）１４
を通してＡＬＵ　（演算処理装置）１５が接続される。

第２図は上記ＡＬＵ　（演算処理装置）１５の内部構成
を示すもので、このＡＬＵ１５は、４つの減算回路１５
ａ〜１５ｄを並列にして備えている。

この減算回路１５ａ〜１５ｄは、それぞれ１０進演算デ
ータの１桁を４ビツトにして減算処理を行なうもので、
つまり、減算回路１５ａには上記被演算データレジスタ
（Ａ）１Ｂに格納された１桁目の被演算データと上記演
算データレジスタ（Ｂ）１４に格納された］桁目の演算
データとが、それぞれ４ビツトデータＡ。−Ａ３．Ｂｏ
−Ｂ３として与えられ、また、減算回路１５ｂには２桁
目の被演算データと２桁目の演算データとか、それぞれ
４ビットデータＡ４〜Ａ７．Ｂ４〜Ｂ７として与えられ
、また、減算回路１５ｃには３桁目の被演算データと３
桁目の演算データとが、それぞれ４ビットデータＡ８〜
Ａｌｌ、８８〜Ｂｌ＋として与えられ、さらに、減算回
路１５ｄには４桁目の被演算データと４桁目の演算デー
タとか、それぞれ４ビツトデータＡ１２〜Ａ　Ｉ５．　
８１２〜Ｂ１５として与えられる。

すなわち、上記ＡＬＵ　（演算処理装Ｗ）１５は、１０
進データを４桁単位で減算処理するもので、上記各減算
回路１５ａ〜１５ｄには、そのそれぞれに上位桁へのボ
ローを指示するキャリ端子Ｃ６〜Ｃ９が備えられる。そ
して、４桁単位の減算処理毎に減算回路１５ｄから出力
されるさらに上位桁へのボロー状態を示すキャリ信号は
、ボローフラグレジスタ１６に書込まれる。このボロー
フラグレジスタ１６におけるボローデータは上記減算回
路１５ａに与えられ次回４桁単位の減算処理に加味され
ると共に、制御及びデータバス１２を介して上記ＣＰＵ
、（中央処理装置）１１に与えられる。また、上記ＡＬ
Ｕ　（演算処理装Ｗ）１５からの演算結果データも制御
及びデータバス１２に出力される。

一方、予め被演算データや演算データとして入力された
１０進の可変長データは、ＣＰＵ　（中央処理装置）１
４の制御により４折重位で分割してリードバッファ１７
に読出され、デリミタ検出部１７からデータ変換部１９
を通して１桁４ビツトの１６ビツトデータに変換され、
データバス１２を介してデータＲＡＭ２０に書込まれる
。このデータＲＡＭ２０は、被演算データが格納される
第１アドレス領域と演算データが格納される第２アドレ
ス領域とを備えるもので、このデータＲＡＭ２０の第１
アドレス領域に対するアドレス指示はリードアドレスレ
ジスタ（ＲＡ）２１により行なわれ、第２アドレス領域
に対するアドレス指示はライトアドレスレジスタ（ＷＡ
）２２により行なわれる。そして、リードアドレスレジ
スタ（ＲＡ）２１及びライトアドレスレジスタ（ＷＡ）
２２による指示アドレス値は、ＣＰＵ１１からの指令に
基づきアダー２３により順次加算指定される。

ここで、リードアドレスレジスタ（ＲＡ）２１における
初期アドレス値はリードレジスタ（Ｒ）２４に格納され
、また、ライトアドレスレジスタ（ＷＡ）２２における
初期アドレス値はライトレジスタ（Ｗ）２５に格納され
る。

また、上記データＲＡＭ２０に対する被演算データの分
割書込み回数はＰレジスタ２６により管理され、演算デ
ータの分割書込み回数はＱレジスタ２７により管理され
る。このＰレジスタ２６及びＱレジスタ２７に対するデ
ータ分割数の加算処理は、ＣＰＵ１１からの指令に基づ
きアダー２８により行なわれる。ここで、上記Ｐレジス
タ２６にて管理される被演算データの分割数ＰとＱレジ
スタ２７にて管理される演算データの分割数Ｑとは比較
器２９により比較され、その比較データはＣＰＵＩ　１
に出力される。

つまり、リードバッファ１７を通しての被演算データ及
び演算データのそれぞれ４折重位の読出しに際し、デリ
ミタ検出部１８において１デ一タ分の区切りを示すデリ
ミタ「、」か検出されると、被演算データ及び演算デー
タは何れも１デ一タ分データＲＡＭ２０に書込まれたこ
とになる。ここで、デリミタの検出位置が４桁データの
途中にある場合には、このデリミタの検出位置から上位
桁に対しては強制的に“０”データか書込まれ、被演算
データ及び演算データは、それぞれ４の正数倍の桁数で
データＲＡＭ２０に与えられる。そして、比較器２９に
より比較される被演算データと演算データとの分割読出
し数が異なる場合には、被演算データまたは演算データ
何れか分割数が少ないほうのデータ、つまり短いほうの
データのさらに上位桁に対して上記比較分割数Ｐ：Ｑか
一致するまで強制的に４桁ずつの“０′データか与えら
れ、データＲＡＭ２０における被演算データと演算デー
タとのデータ長が長いほうに合わされる。

さらに、制御及びデータ分割数２には、前記ＡＬＵ　（
演算処理装置）１５における４折重位の減算処理回数を
管理する減算回数レジスタ（Ｎｏ）３０、及び４折重位
の負の補正演算回数を管理する補正回数レジスタ（Ｎ、
）３１か接続され、このレジスタ３０及び３１に対する
管理データの可変処理は、ＣＰＵＩ　１からの指令に基
づきアダー３２により行なわれる。

次に、上記構成による可変長１０進減算装置の可変長デ
ータに基づく減算処理動作について説明する。

第３図は被演算データ及び演算データが予め入力された
可変長データを示すもので、例えば被演算データを８Ｘ
１０５、演算データをｌＸｌ０”とする８Ｘ１０’−Ｉ
ＸＩＯ”の減算処理を行なう場合について説明する。

第４図（Ａ）及び（Ｂ）は可変長データに基づく減算処
理動作を示すフローチャートであり、ＣＰＵＩ　１はこ
のフローチャートに応じたシステム制御を行ない、減算
処理が実行される。

まず、第１図において、被演算データ及び演算データの
分割数を管理するＰレジスタ２６及びＱレジスタ２７は
“Ｏｍにセットされる（ステップＳｌ）。また、リード
レジスタ（Ｒ）２４及びす−ドアドレスレジスタ（ＲＡ
）２１には、データＲＡＭ２０の第１アドレス領域に対
する先頭アドレスＲＡ、が書込まれ、ライトレジスタ（
Ｗ）２５及びライトアドレスレジスタ（ＷＡ）２２には
、データＲＡＭ２０の第２アドレス領域に対する先頭ア
ドレスＷＡ、が書込まれる（ステップＳ２）。すると、
可変長データにおける被演算データの下位４桁ｒ０００
０Ｊがリードバッファ１７に読出され、Ｐレジスタ２６
に被演算データの分割数“１″がセットされる（ステッ
プＳ３゜Ｓ４）。ここで、デリミタ検出部１８において
上記リードバッファ１７に読出された４桁単位の被演算
データｒ００００ｊにデリミタ「、」が無いことが検出
されると、この下位４桁の被演算データｒ００００Ｊは
、データ変換部１９を通して１桁４ビツトの１６ビツト
データに変換され、上記リードアドレスレジスタ（ＲＡ
）２１にて指示されるメモリアドレスＲＡ、に対応して
データＲＡＭ２０の第１アドレス領域に書込まれる（ス
テップＳ５．Ｓ６）。この時、リードアドレスレジスタ
（ＲＡ）２１におけるデータＲＡＭ２０の第１アドレス
領域に対する指示アドレスが、アダー２３により「＋Ｉ
Ｊ加算され、メモリアドレスＲＡ２に更新される（ステ
ップＳ７）。

すると、再び上記ステップＳ３に戻り、可変長データに
おける被演算データの下位５桁〜８桁ｒｏｂ、８０Ｊが
リードバッファ１７に読出され、Ｐレジスタ２６におけ
る被演算データの分割数かアダー２８により“２′に加
算セットされる（ステップＳ４）。ここで、デリミタ検
出部１８において上記リードバッファ１７に読出された
４桁単位の被演算データｒｏｏ、８０Ｊにデリミタ「、
」が有ることか検出されると、ＣＰＵＩＩの制御により
デリミタから上位の桁が強制的にデータ“０″にセット
され、データ変換部１９を通して上記リードアドレスレ
ジスタ（ＲＡ）２１にて指示されるメモリアドレスＲＡ
２に対応してデータＲＡＭ２０の第１アドレス領域に書
込まれる（ステップ５５−８８）。こうして、被演算デ
ータ「８×１０５」は、データＲＡＭ２０における第１
７ドレス領域のメモリアドレスＲＡＩ　にｒｏ　００　
ＣＩＪ、ＲＡ２にｒｏ　Ｏ８０Ｊとして、下位桁から４
桁単位で２分割され読出されたことになる。

上記被演算データの読出しが終わると、次に、可変長デ
ータにおける演算データの下位４桁「００００」がリー
ドバッファ１７に読出され、Ｑレジスタ２７に演算デー
タの分割数“１′がセットされる（ステップＳ　９．　
　Ｓ　１０）。ここて、デリミタ検出部１８において上
記リードバッファ１７に読出された４桁単位の演算デー
タｒｏ　０００Ｊにデリミタ「、」が無いことが検出さ
れると、この下位４桁の演算データｒ００００Ｊは、ブ
タ変換部１９を通して１桁４ビツトの１６ビツトデータ
に変換され、上記ライトアドレスレジスタ（ＷＡ）２２
にて指示されるメモリアドレスＷＡ、に対応してデータ
ＲＡＭ２０の第２アドレス領域に書込まれる（ステップ
Ｓｌｌ、５１２）。

この時、ライトアドレスレジスタ（ＷＡ）２２１：：お
けるデータＲＡＭ２０の第２アドレス領域に対する指示
アドレスか、アダー２３により「＋１」加算され、メモ
リアドレスＷＡ２に更新される（ステップ８１３）。

すると、再び上記ステップＳ９に戻り、可変長データに
おける演算データの下位５桁〜８桁ｒ００００Ｊが上記
同様リードバッファ１７に読出され、Ｑレジスタ２７に
おける演算データの分割数がアダー２８により“２”に
加算セットされる（ステップ５１０）。そして、デリミ
タ検出部１８では、上記リードバッファ１７に読出され
た演算データｒ００００Ｊにデリミタ「、」が無いこと
が検出され、この下位５桁〜８桁の演算データｒ０００
０Ｊは、データ変換部１９を通して上記ライトアドレス
レジスタ（ＷＡ）２２にて指示されるメモリアドレスＷ
Ａ２に対応してデータＲＡＭ２０の第２アドレス領域に
書込まれる（ステップＳｌｌ、５１２）　　この時、ラ
イトアドレスレジスタ（ＷＡ）２２におけるデータＲＡ
Ｍ２０の第２アドレス領域に対する指示アドレスが、ア
ダー２３によりさらに「＋１」加算され、メモリアドレ
スＷＡ３に更新される（ステップ８１３）。

すると、再び上記ステップＳ９に戻り、可変長データに
おける演算データの下位９桁〜１２桁ｒ、１０００ｊが
リードバッファ１７に読出され、Ｑレジスタ２７におけ
る演算データの分割数がアダー２８により“３°に加算
セットされる（ステップ５１０）。ここで、デリミタ検
出部］８において上記リードバッファ１７に読出された
４折重位の被演算データｒ、１００ＯＪにデリミタ「、
」が有ることが検出されると、ＣＰＵＩＩの制御により
デリミタから上位の桁（この場合無し）が強制的にデー
タ“０”にセットされ、データ変換部１９を通して上記
ライトアドレスレジスタ（ＷＡ）２２にて指示されるメ
モリアドレスＷＡ、に対応してデータＲＡＭ２０の第２
アドレス領域に書込まれる（ステップ５ｌｌ−８１４）
。こうして、演算データｒｌＸ１０目」は、データＲＡ
Ｍ２０における第２アドレス領域のメモリアドレスＷＡ
、にｒｏｏｏｏＪ　、ＷＡ２にｒｏ　０００Ｊ、ＷＡ３
にｒｌ、ｏｏＯＪとして、下位桁から４折重位で３分割
され読出されたことになる。

ここで、ＣＰＵ４１は、比較器２９によりＰレジスタ２
６に管理される被演算データの分割数ＰとＱレジスタ２
７に管理される演算データの分割数Ｑとを比較させ、ｒ
Ｐ＞ＱＪかｒＰ＜ＱＪかｒＰ−ＱＪかを判断するもので
、この場合、被演算データは２分割ｒＰ−２Ｊされた総
データ長８桁で、演算データは３分割ｒＱ−３Ｊされた
総データ長１２桁で読出されているので「Ｐ＜ＱＪと判
断される（ステップ５１５）。すると、リードアドレス
レジスタ（ＲＡ）２１におけるデータＲＡＭ２０の第１
アドレス領域（被演算データ記憶領域）に対する指示ア
ドレスが、アダー２３によりさらに「＋１」加算され、
メモリアドレスＲＡ、に更新される（ステップ５１６）
。そして、上記メモリアドレスＲＡ３に対応するデータ
ＲＡＭ２０の第１アドレス領域には、さらに４桁のデー
タ“０”が被演算データの下位９桁目から１２桁目のデ
ータとして強制的に書込まれる（ステップ５１７）。す
ると、Ｐレジスタ２６における被演算データの分割数が
アダー２８により“３”に加算セットされ、比較器２９
によるｒＰ　：　ＱＪの比較処理によりその分割数が等
しくなったか否かが判断される（ステップＳ１８．　５
１９）。すなわち、このステップＳ１９においてｒＹｅ
ｓＪ、つまり、上記比較器２９においてｒＰ−ＱＪの判
定がなされると、被演算データの総データ長が上記演算
データに等しい３分割からなる１２桁に合わされたこと
になる。

第５図（Ａ）〜（Ｃ）はそれぞれデータＲＡＭ２０にお
ける被演算データ及び演算データの減算前、減算後、補
正後における格納状態を示すもので、上記ステップＳ１
９での［Ｐ−ＱＪの判断時には、同図（Ａ）で示すデー
タ格納状態になる。

一方、上記ステップ５１５においてｒＰ＞ＱＪ、つまり
、被演算データの分割数Ｐよりも演算データの分割数Ｑ
の方か少なく、その総データ長が短いと判断されると、
ライトアドレスレジスタ（ＷＡ）２２におけるメモリア
ドレスＷＡ、の更新処理、演算データ上位４桁へのデー
タ“０°の追加書込み処理、Ｑレジスタ２７における分
割数の更新処理が、それぞれ比較器２９にてｒＰ−ＱＪ
と判定されるまで繰返され、演算データの総データ長が
被演算データに等しい分割数からなる桁数に合わされる
（ステップＳ２０〜５２３）。

こうして、上記ステップＳ１５又はステップＳ１９又は
ステップ８２３の何れかにおいて「Ｐ−ＱＪと判断され
、データＲＡＭ２０に格納される被演算データと演算デ
ータとの総データ長が何れも４ｎ桁として一致すると、
そのデータ分割数Ｐか減算回数レジスタ（Ｎｏ）３０及
び補正回数レジスタ（Ｎ、）３１にセットされ、前記ス
テップＳ２において予めリードレジスタ（Ｒ）２４に書
込まれたデータＲＡＭ２０の第１アドレス領域に対する
先頭メモリアドレスＲＡ、が再びリードアドレスレジス
タ（ＲＡ）２１に、また、第２アドレス領域に対する先
頭メモリアドレスＷＡ、が再びライトアドレスレジスタ
（ＷＡ）２２に転送セットされる（ステップＳ２４，５
２５）。

すると、まず、ＣＰＵＩ　１によりボローフラグレジス
タ１６がリセットされる（ステップ８２６）。

そして、リードアドレスレジスタ（ＲＡ）２１により指
示されるメモリアドレスＲＡＩに対応して、データＲＡ
Ｍ２０の第１アドレス領域から下位４桁の被演算データ
ｒｏ　０００Ｊが読出され、被演算データレジスタ（Ａ
）１３に転送セットされる（ステップ５２７）。また、
ライトアドレスレジスタ（ＷＡ）２２により指示される
メモリアドレスＷＡ、に対応して、データＲＡＭ２０の
第２アドレス領域から下位４桁の演算データｒ００００
Ｊが読出され、演算データレジスタ（Ｂ）１４に転送セ
ットされる（ステップ５２８）　すると、第２図におけ
るＡＬＵ１５の各減算回路１５ａ〜１５ｄには、上記被
演算データレジスタ（Ａ）１３にセットされた下位４桁
の被演算データと演算データレジスタ（Ｂ）１４にセッ
トされた下位４桁の演算データとか、それぞれ１桁ずつ
４ビツトデータＡ。−Ａ３．Ａ４〜Ａ７．Ａ８〜Ａ１１
Ａ１２〜Ａ１５及びＢ。−Ｂ、、Ｂ４〜Ｂ７，８８〜Ｂ
１□、８１２〜Ｂ＋５として与えられ、所定の減算処理
が実行される（ステップ５２９）。ここで、上記減算処
理に伴ない、最上位桁の減算回路１５ｄのキャリ端子Ｃ
３からボローが得られると、ボローフラグレジスタ１６
にボローフラグが立てられる。そして、ＡＬＵ１５から
出力される被演算データ及び演算データの下位４桁間士
の減算結果データｒ００００Ｊは、上記ライトアドレス
レジスタ（ＷＡ）２２により指示されるメモリアドレス
ＷＡ、に対応して、データＲＡＭ２０の第２アドレス領
域に書込まれる（ステップ５３０）。この時、減算回数
レジスタ（ＮＯ）３０で管理される減算回数Ｎ。がアダ
ー３２により「−１」され、Ｎ、−２に更新される（ス
テップ５３１）。

ここで、ＣＰＵＩ　１は上記減算回数レジスタ（Ｎｏ）
３０で管理される減算回数Ｎ。か“０”に到達したか否
か、つまり、被演算データ及び演算データの下位桁から
４桁単位の減算処理が、そのデータ長（この場合１２桁
）に相当する分割数分（この場合３分割）実行されたか
否かを判断するもので、この場合、減算回数Ｎ。−２で
あるのでｒＮｏＪと判断され、リードアドレスレジスタ
（ＲＡ）２１で指示されるメモリアドレスＲＡ、がＲＡ
２に、また、ライトアドレスレジスタ（ＷＡ）２２で指
示されるメモリアドレスＷＡ、がＷＡ２に、それぞれア
ダー２３により加算更新される（ステップＳ３２，８３
３）。

すると、再び上記ステップＳ２７に戻り、２分割目の減
算処理を行なうべく、リードアドレスレジスタ（ＲＡ）
２１により指示されるメモリアドレスＲＡ２に対応して
、データＲＡＭ２０の第１アドレス領域から下位５桁目
から８桁目の被演算データｒ００８０Ｊが読出され、被
演算データレジスタ（Ａ）１Ｂに転送セットされ、また
、ステップ３２８において、ライトアドレスレジスタ（
ＷＡ）２２により指示されるメモリアドレスＷＡ２に対
応して、データＲＡＭ２０の第２アドレス領域から下位
５桁目から８桁目の演算データｒ００００Ｊが読出され
、演算データレジスタ（Ｂ）１４に転送セットされる。

すると、第２図におけるＡＬＵ１５の各減算回路１．５
　ａ〜１５ｄには、前回同様４桁の被演算データと演算
データとが、それぞれ１桁ずつ４ビツトデータとして与
えられ、所定の減算処理が実行される（ステップ５２９
）。そして、ＡＬＵ１５から出力される被演算データ及
び演算データの下位５桁目から８桁目間士の減算結果デ
ータｒ９９８０Ｊは、上記ライトアドレスレジスタ（Ｗ
Ａ）２２により指示されるメモリアドレスＷＡ２に対応
して、データＲＡＭ２０の第２アドレス領域に書込まれ
る（ステップ５３０）。この時、減算回数レジスタ（Ｎ
ｏ）３０で管理される減算回数Ｎ０がアダー３２により
「−１」され、Ｎｏ””１に更新される（ステップ５３
１）。

ここで、ＣＰＵ１１により、上記Ｎ。−１に応じて、被
演算データ及び演算データの４桁減算処理が、そのデー
タ長に相当する分割数分未だ実行されてないと判断され
ると、リートアドレスレジスタ（ＲＡ）２１で指示され
るメモリアドレスＲＡ２がＲＡ、に、また、ライトアド
レスレジ７！、夕（ＷＡ）２２で指示されるメモリアド
レスＷＡ２がＷＡ、に、それぞれアダー２３により加算
更新される（ステップＳ３２，８３３）。

すると、再び上記ステップＳ２７に戻り、３分割目の減
算処理を行なうべく、リードアドレスレジスタ（、ＲＡ
）２１により指示されるメモリアドレスＲＡ３に対応し
て、データＲＡＭ２０の第１アドレス領域から下位９桁
目から１２桁目の被演算データｒ００００Ｊが読出され
、被演算データレジスタ（Ａ）１３に転送セットされ、
また、ステップＳ２８において、ライトアドレスレジス
タ（ＷＡ）２２により指示されるメモリアドレスＷＡ、
に対応して、データＲＡＭ２０の第２アドレス領域から
下位９桁目から１２桁目の演算データｒｌｏ００Ｊが読
出され、演算データレジスタ（Ｂ）１４に転送セットさ
れる。すると、第２図におけるＡＬＵＩ５の各減算回路
１５ａ〜１５ｄには、前回向様４桁の被演算データと演
算データとか、それぞれ１桁ずつ４とットデータとして
与えられ、所定の減算処理が実行される（ステップ５２
９）。そして、ＡＬＵＩ　５から出力される被演算デー
タ及び演算データの下位９桁目から１２桁桁目上の減算
結果データｒ９９９９Ｊは、上記ライトアドレスレジス
タ（ＷＡ）２２により指示されるメモリアドレスＷ　Ａ
　３に対応して、データＲＡＭ２０の第２アドレス領域
に書込まれる（ステップ５３０）。この時、減算回数レ
ジスタ（Ｎｏ）３０で管理される減算回数Ｎ。かアダー
３２により「−１」され、Ｎｏ−０に更新される（ステ
ップ５３１）。

ここで、ステップＳ３２においてｒＹｅｓＪ、つまり、
減算回数Ｎ。−〇になり被演算データ及び演算データの
下位桁から４桁単位の減算処理が、そのデータ長（この
場合１２桁）に相当する分割数分（この場合３分割）繰
返し実行されたと判断されると、ＣＰＵ１１によりボロ
ーフラグレジスタ１６にボローデータが有るか否か、つ
まり、減算結果データが補数状態で得られたか否かか判
断される（ステップ５３４）。

第６図（Ａ）及び（Ｂ）はそれぞれ上記ＡＬＵ１５にお
ける演算処理に相当する実際の減算処理及びその減算結
果に対する負の補正演算処理を示すもので、上記ステッ
プＳ３４でのボローフラグの有無判断時には、同図（Ａ
）で示す減算処理か実行されたことになり、データＲＡ
Ｍ２０においては第５図（Ｂ）で示すように減算結果デ
ータか第２アドレス領域に格納されたデータ格納状態に
なる。

そして、上記ステップＳ３４においてｒＹｅｓＪ、つま
り、減算結果データが補数状態で得られたと判断される
と、負の補正演算処理を行なうべく被演算データレジス
タ（Ａ）１Ｂには補正データｒ９９９９Ｊがセットされ
、前記ステップＳ２において予めライトレジスタ（Ｗ）
２５に書込まれたデータＲＡＭ２０の第１アドレス領域
に対する先頭メモリアドレスＷＡ、か再びライトアドレ
スレジスタ（ＷＡ）２２に転送セットされる（ステップ
Ｓ３５，５３６）。

そして、上記ライトアドレスレジスタ（ＷＡ）２２によ
り指示されるメモリアドレスＷＡ、に対応して、データ
ＲＡＭ２０の第２アドレス領域から下位４桁の減算結果
データｒ００００Ｊが読出され、演算データレジスタ（
Ｂ）１４に転送セットされる（ステップ５３７）。する
と、第２図におけるＡＬＵＩ５の各減算回路１５ａ〜１
５ｄには、上記被演算データレジスタ（Ａ）１３にセッ
トされた補正データと演算データレジスタ（Ｂ）１４に
セットされた下位４桁の減算結果データとが、それぞれ
１桁ずつ４ビツトデータとして与えられ、所定の減算処
理が実行される（ステップ５３８）。ここで、上記負の
補正減算処理に伴ない、最上位桁の減算回路１５ｄのキ
ャリ端子ｃ３がらキャリか得られると、ボローフラグレ
ジスタ１６にボローフラグは立てられない。そして、Ａ
ＬＵＩ５から出力される減算結果下位４桁分の負の補正
データｒ００００Ｊは、上記ライトアドレスレジスタ（
ＷＡ）２２により指示されるメモリアドレスＷＡ、に対
応して、データＲＡＭ２０の第２アドレス領域に書込ま
れる（ステップ５３９）。

この時、補正回数レジスタ（Ｎ＋）３１で管理される補
正回数Ｎ１かアダー３２により「−１」され、Ｎ１−２
に更新される（ステップ５４０）。

ここで、ＣＰＵ１１は上記補正回数レジスタ（Ｎ１）３
１で管理される補正回数Ｎ１か“０′に到達したか否か
、つまり、補数状態にある減算結果データの下位桁から
４桁単位の負の補正処理が、そのデータ長（この場合１
２桁）に相当する分割数分（この場合３分割）実行され
たか否かを判断するもので、この場合、補正回数Ｎ１−
２であるので「ＮＯ」と判断され、ライトアドレスレジ
スタ（ＷＡ）２２で指示されるメモリアドレスＷＡ、が
ＷＡ２にアダー２３により加算更新される（ステップＳ
４１．　５４２）。

すると、再び上記ステップＳ３７に戻り、２分割目の補
正処理を行なうべく、被演算データレジスタ（Ａ）１３
に予め転送セットされた補正データｒ９９９’９Ｊはそ
のままにして、上記ライトアドレスレジスタ（ＷＡ）２
２により指示されるメモリアドレスＷＡ２に対応して、
データＲＡＭ２０の第２アドレス領域から下位５桁目か
ら８桁目の減算結果データｒ９９８０Ｊが読出され、演
算データレジスタ（Ｂ）１４に転送セットされる。

すると、第２図におけるＡＬＵ１５の各減算回路１５ａ
〜１５ｄには、前回同様４桁の補正データと減算結果デ
ータとが、それぞれ１桁ずつ４ビツトデータとして与え
られ、所定の減算処理が実行される（ステップ５３８）
。そして、ＡＬＵ１５から出力される減算結果データ下
位５格目から８桁目の負の補正データｒ００２０Ｊは、
上記ライトアドレスレジスタ（ＷＡ）２２により指示さ
れるメモリアドレスＷＡ２に対応して、データＲＡＭ２
０の第２アドレス領域に書込まれる（ステップ５３９）
。この時、補正回数レジスタ（Ｎ＋）３１で管理される
補正回数Ｎ１がアダー３２により「−１」され、Ｎ１−
１に更新される（ステップ５４０）。

ここで、ＣＰＵＩ　１により、上記Ｎ、＝１に応じて、
減算結果データの４桁補正処理が、そのデータ長に相当
する分割数分未だ実行されてないと判断されると、ライ
トアドレスレジスタ（ＷＡ）２２で指示されるメモリア
ドレスＷＡ２がＷＡ３にアダー２３により加算更新され
る（ステップＳ４１．．５４２）。

すると、再び上記ステップＳ３７に戻り、３分割目の負
の補正処理を行なうべく、ライトアドレスレジスタ（Ｗ
Ａ）２２により指示されるメモリアドレスＷＡ、に対応
して、データＲＡＭ２０の第２アドレス領域から下位９
桁目から１２桁目の減算結果データｒ９９９９Ｊが読出
され、演算データレジスタ（Ｂ）１４に転送セットされ
る。すると、第２図におけるＡＬＵ１５の各減算回路１
５ａ〜１５ｄには、前回同様４桁の補正データと演算デ
ータとか、それぞれ１桁ずつ４ビツトデータとして与え
られ、所定の減算処理が実行される（ステップ５３８）
。そして、ＡＬＵ１５から出力される減算結果データ下
位９柘目から１２桁目の負の補正データｒ００００Ｊは
、上記ライトアドレスレジスタ（ＷＡ）２２により指示
されるメモリアドレスＷＡ３に対応して、データＲＡＭ
２０の第２アドレス領域に書込まれる（ステップ５３９
）。この時、補正回数レジスタ（Ｎ１）３１で管理され
る補正回数。Ｎ１がアダー３２により「−１」され、Ｎ
１−０に更新される（ステップ５４０）。

ここで、ステップＳ４１においてｒＹｅｓＪ、つまり、
補正回数Ｎ、−０になり補数状態で得られた減算結果デ
ータの下位桁から４桁単位の負の補正処理か、そのデー
タ長（この場合１２桁）に相当する分割数分（この場合
３分割）繰返し実行されたと判断されると、データＲＡ
Ｍ２０の第２アドレス領域には、前記被演算データ「８
×１０５」及び演算データｒｌＸ１０”Ｊの減算結果か
、絶対値状態で格納されたことになる。

すなわち、上記ステップＳ４１での補正回数Ｎ１−０の
判断時には、第６図ＣＢ）で示す負の補正減算処理が実
行されたことになり、データＲＡＭ２０においては第５
図（Ｃ）で示すように絶対値状態に補正された減算結果
データが第２アドレス領域に格納されたデータ格納状態
になる。

したがって、上記構成の可変長１０進減算装置によれば
、可変長データとして得られる被演算デ−タ及び演算デ
ータをそれぞれ下位桁から４桁単位で分割して読出し、
ＡＬＵ１５において繰返し減算処理することにより、不
要桁に対する減算処理を少なくして演算処理の高速化を
図ると共に、上記４桁単位の減算処理毎に上位桁へのボ
ローデータの有無を記憶し、減算処理の終了時において
上記ボローデータがある場合にその減算結果に対し負の
補正演算を行なうことにより、新たな補正命令を与える
ことなく、より高速に絶対値表現の減算結果が得られる
ようになる。

［発明の効果］ 以上のように本発明によれば、演算処理を所定桁単位で
繰返し実行すると共に、その演算結果が負であることの
情報を得ておき、この負情報の有無に応じて補正演算が
実行されるようにしたので、演算データの桁数が多くて
も、また、減算結果か負であっても、高速な演算処理を
行なうことが可能になる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる可変長１０進減算装
置のシステム構成を示すブロック図、第２図は上記可変
長１０進減算装置におけるＡＬＵ（演算処理装置）の内
部構成を示すブロック図、第３図は被演算データ及び演
算データが予め入力された可変長データを示す図、第４
図（Ａ）及び（Ｂ）は上記可変長１０進減算装置による
可変長データに基づく減算処理動作を示すフローチャー
ト、第５図（Ａ）〜（Ｃ）はそれぞれ上記可変長１０進
減算装置のデータＲＡＭにおける被演算データ及び演算
データの減算前、減算後、補正後における各データ格納
状態を示す図、第６図（Ａ）及び（Ｂ）はそれぞれ上記
可変長１０進減算装置のＡＬＵ　（演算処理装置）にお
ける演算処理に相当する実際の減算処理及びその減算結
果に対する負の補正演算処理を示す図である。 １１・・・ＣＰＵ　（中央処理装置）、１２・・・制御
及びデータバス、１３・・・被演算データレジスタ、１
４・・・演算データレジスタ、１５・・・ＡＬＵ　（演
算処理装置）、１５８〜１５ｄ・・・減算回路、１６・
・・ボローフラグレジスタ、１７・・・リードバッファ
、１８・・・デリミタ検出部、１９・・・データ変換部
、２０・・・データＲＡＭ、２１・・・リードアドレス
レジスタ（ＲＡ）　、２２・・・ライトアドレスレジス
タ（ＷＡ）　、２３．２８．３２・・・アダー　２４・
・・リードレジスタ（Ｒ）、２５・・・ライトレジスタ
（Ｗ）２６・・・Ｐレジスタ、２７・・・Ｑレジスタ、
２９・・比較器、３０・・・減算回数レジスタ（Ｎｏ）
、３１・・・補正回数レジスタ（Ｎ、）。

Claims (1)

1. 【特許請求の範囲】 所定桁単位で１０進減算を行なう減算回路と、この減算
   回路により得られた減算結果データの上位桁へのボロー
   の有無を記憶するボローメモリと、 １０進の被演算データ及び演算データを互いに下位桁か
   ら上記所定桁単位で順次分割する演算データ分割手段と
   、 この演算データ分割手段における上記被演算データ及び
   演算データの分割回数を記憶する分割数メモリと、 上記演算データ分割手段により所定桁単位で順次分割さ
   れた被演算データ及び演算データを上記減算回路におい
   て上記ボローメモリにおけるボロー状態に応じて上記分
   割数メモリに記憶される分割回数分繰返し減算処理させ
   る減算制御手段と、この減算制御手段に応じた繰返し減
   算処理の後上記ボローメモリにボローデータが有る場合
   には上記所定桁単位の各減算結果データに対して負の補
   正演算を行なう補正演算手段と、 を具備したことを特徴とする可変長１０進減算装置。