JPH0476631A - Cpu interruption arbitration circuit - Google Patents
Cpu interruption arbitration circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＰＵに対して要求される複数の割込信号を処
理するＣＰＵ割込調停回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a CPU interrupt arbitration circuit that processes a plurality of interrupt signals requested to a CPU.
ＣＰＬＩ （中央処理装置）は、種々のプログラムに従
って、対応する各種の処理を行うようになっている。Ｃ
ＰｔＪは、主となるプログラムによる処理を行うが、例
えば不定期に発生する処理の要求に対応するために割込
処理機能を通常備えている。The CPLI (Central Processing Unit) performs various types of processing according to various programs. C
PtJ performs processing using a main program, but usually includes an interrupt processing function in order to respond to processing requests that occur irregularly, for example.
ＣＰＵは、割込信号が入力されると現在実行している処
理プログラムを中断し、割り込みの原因を判断して該当
する割込処理プログラムの実行を開始する。割込処理プ
ログラムの実行が終了するとＣＰＵは、中断していた元
のプログラムに戻って処理を続ける。例えば原因が周辺
装置の異常である場合、その装置の切り離し等の修復を
行うための割込プログラムが実行される。When an interrupt signal is input, the CPU interrupts the currently executing processing program, determines the cause of the interrupt, and starts executing the corresponding interrupt processing program. When the execution of the interrupt processing program is completed, the CPU returns to the original program that was interrupted and continues processing. For example, if the cause is an abnormality in a peripheral device, an interrupt program is executed to perform repairs such as disconnecting the device.
ところで、例えばディジタル通信の分野のように、ＣＰ
Ｕに対して多くの割込要求が発生する場合がある。この
ように複数の割り込みの要求が発生した場合、割込回路
を使用し、この回路からＣＰＵに割込信号を入力してい
る。従来の割込回路は、複数の割込信号の論理和をとり
、これをＣＰＵに入力していた。割込回路から割込信号
が入力され割り込みの要求を認識すると、ＣＰＵは割込
信号を出力している全ての対象に対して、時分割処理（
ＴＳＳ）を行う。By the way, for example in the field of digital communications, CP
Many interrupt requests may occur to U. When multiple interrupt requests are generated in this manner, an interrupt circuit is used and interrupt signals are input to the CPU from this circuit. Conventional interrupt circuits take the logical sum of a plurality of interrupt signals and input this to the CPU. When an interrupt signal is input from the interrupt circuit and the interrupt request is recognized, the CPU performs time-sharing processing (
TSS).
このように従来の割込回路は複数の割込信号の論理和を
出力していたので、ＣＰＵは、特定の割込処理だけを行
うことができず、割込信号を出力している全ての対象に
対し時分割処理する必要があった。このため常に時分割
処理を意識しなければならず、ＣＰＵの負担が増大して
いた。In this way, conventional interrupt circuits output the logical sum of multiple interrupt signals, so the CPU is unable to perform only a specific interrupt process; It was necessary to perform time-sharing processing on the target. Therefore, the user must always be aware of time-sharing processing, which increases the burden on the CPU.
そこで本発明の目的は、割込処理を要求している対象に
ついてだけ処理を行うことのできるＣＰＵ割込調停回路
を提供することにある。SUMMARY OF THE INVENTION Therefore, it is an object of the present invention to provide a CPU interrupt arbitration circuit that can process only those objects that request interrupt processing.
本発明のＣＰＵ割込調停回路は、（ｉ）ＣＰＵに割り込
みを要求する第１から第Ｎの割込信号をそれぞれ入力し
、互いに同一周期のクロック信号でリタイミングして出
力する第１から第Ｎのフリップフロップ回路と、（ｉｉ
）第２から第Ｎのフリップフロップ回路のそれぞれに対
し、第１から第（ｎ−１）のフリップフロップ回路（ｎ
は２からＮの値）の出力をリセット信号として入力する
リセット手段と、（ｉｉｉ ）第１から第Ｎのフリップ
フロップ回路の出力の論理和を割込信号としてＣＰＵに
入力する入力手段とを具備している。The CPU interrupt arbitration circuit of the present invention has the following advantages: (i) The first to Nth interrupt signals that request an interrupt to the CPU are respectively inputted, and the first to Nth interrupt signals are retimed and outputted using clock signals having the same cycle. N flip-flop circuits, (ii
) for each of the second to Nth flip-flop circuits, the first to (n-1)th flip-flop circuits (n
(iii) input means for inputting the logical sum of the outputs of the first to Nth flip-flop circuits to the CPU as an interrupt signal. are doing.
すなわち本発明のＣＰＵ割込調停回路は、１つの割込信
号に基づく処理が終了するまで次の割込信号の出力を保
持するようにしたものである。That is, the CPU interrupt arbitration circuit of the present invention is configured to hold the output of the next interrupt signal until processing based on one interrupt signal is completed.
以下、実施例につき本発明の詳細な説明する。 Hereinafter, the present invention will be described in detail with reference to Examples.
第１図は本発明の一実施例におけるＣＰＵ割込調停回路
の回路構成を表わしたものである。FIG. 1 shows the circuit configuration of a CPU interrupt arbitration circuit in one embodiment of the present invention.
ＣＰＵ割込調停回路は、第１から第Ｎ （Ｎは整数）の
Ｄフリップフロップ１１−１．１１−２．１１−３、・
・・・・・、ｌ １−Ｎを備えている。これらＮ個のＤ
フリップフロップ１１の各クロック端子ＣＫには、図示
しないＣＰＵのクロックと同期した同一周期のクロック
信号１２が入力されている。The CPU interrupt arbitration circuit includes first to Nth (N is an integer) D flip-flops 11-1.11-2.11-3, .
..., l 1-N is provided. These N D
A clock signal 12 having the same cycle and synchronized with the clock of a CPU (not shown) is input to each clock terminal CK of the flip-flop 11.
また、Ｄフリップフロップ１１の他のデータ入力端子り
には、それぞれ第１から第Ｎの割込信号１３−１．１３
−２．１３−３、・・・・・・ １３−Ｎが入力される
ようになっている。In addition, the other data input terminals of the D flip-flop 11 are provided with first to Nth interrupt signals 13-1, 13, respectively.
-2.13-3, . . . 13-N are input.
Ｎ個のＤフリップフロップ１１のそれぞれから出力され
る、第１から第Ｎの出力信号１４−１．１４−２．１４
−３、・・・・・・、１４−Ｎは、Ｎ入力端子のＮ入力
オア回路１６の各入力端子に入力される。Ｎ入力オア回
路１６の出力信号は、割込調停信号１７として図示しな
いＣＰＵに入力されるようになっている。First to Nth output signals 14-1.14-2.14 output from each of the N D flip-flops 11
-3, . . . , 14-N are input to each input terminal of the N-input OR circuit 16 of N-input terminals. The output signal of the N-input OR circuit 16 is input as an interrupt arbitration signal 17 to a CPU (not shown).
第１のＤフリップフロップ１１−１のリセット端子ＰＲ
には、ロウレベルの信号（ＬＯＷ＞が入力されるように
なっている。第２のＤフリップフロップ１１−２のリセ
ット端子ＰＲには、第１のＤフリップフロップ１１−１
の出力信号１４−１が第２のリセット信号１９として入
力される。第３のＤフリップフロップ１１−３のリセッ
トｉ子ＰＲには、２入力オア回路２１の出力信号が第３
のリセット信号２２として入力される。２入力オア回路
２１の２つの入力端子には、第１および第２のＤフリッ
プフロップ１１−１．１１−２の出力信号１４−１．１
４−２がそれぞれ入力されるようになっている。Reset terminal PR of the first D flip-flop 11-1
A low level signal (LOW>) is input to the reset terminal PR of the second D flip-flop 11-2.
The output signal 14-1 of is input as the second reset signal 19. The output signal of the two-input OR circuit 21 is input to the reset i-chip PR of the third D flip-flop 11-3.
The reset signal 22 is inputted as the reset signal 22. The two input terminals of the two-input OR circuit 21 receive the output signals 14-1.1 of the first and second D flip-flops 11-1.11-2.
4-2 are respectively input.
第ＮのＤフリップフロップ１１−Ｎのリセット端子ＰＲ
には、（Ｎ−１）入力オア回路２３の出力信号が第Ｎの
リセット信号２４として入力される。この（Ｎ−１）入
力オア回路２３の各入力端子には、第１から第（Ｎ−１
）のＤフリップフロップ１１−１．１１−２、・・・・
・・ １ｌ−（Ｎ−１）のそれぞれの出力信号１４−１
．１４−２、・・・・・・、１４−（Ｎ−１）が入力さ
れるようになっている。Reset terminal PR of the Nth D flip-flop 11-N
, the output signal of the (N-1) input OR circuit 23 is input as the Nth reset signal 24. Each input terminal of this (N-1) input OR circuit 23 is connected to the first to (N-1) input terminals.
) D flip-flop 11-1.11-2,...
... 1l-(N-1) respective output signals 14-1
．． 14-2, . . . , 14-(N-1) are input.
このように構成されたＣＰｔＪ割込調停回路の動作につ
いて次に説明する。The operation of the CPtJ interrupt arbitration circuit configured as described above will be described next.
第２図は、ＣＰＵ割込調停回路の各部における信号を示
したものである。FIG. 2 shows signals in each part of the CPU interrupt arbitration circuit.
第２図ａからｄは、それぞれ第１から第Ｎｏ）Ｄフリッ
プフロップ１１−１．１１−２、・・・・・・１１Ｎの
各データ入力端子りに供給される割込信号１３−１１：
３−２、・・・・・・１３−Ｎを表わしたものである。FIG. 2 a to d show interrupt signals 13-11 supplied to each data input terminal of the first to No. D flip-flops 11-1, 11-2, . . . 11N, respectively:
3-2, . . . 13-N.
また第２図ｅは、第１から第ＮのＤフリップフロップ１
１のそれぞれのクロック入力端子ＣＫに入力されるクロ
ック信号を表わしたものである。In addition, FIG. 2e shows the first to Nth D flip-flops 1
1 represents a clock signal input to each clock input terminal CK of 1.
割込信号１３−１が時刻ｔ１ の後に入力されると第１
のＤフリップフロップ１１−１は、クロック信号１２
（第２図ｅ）の立ち上がり時刻ｔ２ から第１の出力信
号１４−１（同図ｆ）を出力する。When the interrupt signal 13-1 is input after time t1, the first
The D flip-flop 11-1 receives the clock signal 12.
The first output signal 14-1 (FIG. 2f) is output from the rising time t2 (FIG. 2e).
第１の出力信号１４−１はＮ入力オア回路１６に入力さ
れ、割込調停信号１７ （第２図Ｊ）として図示しない
ＣＰＵに供給される。ＣＰＵは、割込調停信号１７に従
って割込処理を行い、この割込処理の終了により第１の
割込信号１３−１の入力が終了する。第１のＤフリップ
フロップ１１−１は、第１の割込信号−１３−１の入力
終了後に入力されるクロック信号１２の立ち上がり時刻
ｔ、に第１の出力信号１４−１の出力を終了する。The first output signal 14-1 is input to the N-input OR circuit 16, and is supplied to the CPU (not shown) as an interrupt arbitration signal 17 (FIG. 2J). The CPU performs interrupt processing in accordance with the interrupt arbitration signal 17, and upon completion of this interrupt processing, the input of the first interrupt signal 13-1 ends. The first D flip-flop 11-1 finishes outputting the first output signal 14-1 at the rising time t of the clock signal 12 input after the input of the first interrupt signal -13-1 ends. .
第１の出力信号１４−１は、第２のリセット信号１９と
して時刻ｔ２からｔ４ まで第２のＤフリップフロップ
１１−２のリセット端子ＰＲに供給されている。従って
、この間に第２の割込信号１３−２が供給されても、第
２のＤフリップフロップ１１−２は第２の出力信号１４
−２を出力しない。第２のＤフリップフロップ１１−２
は、第２のリセット信号１９の入力が終了した後に入力
されるクロック信号１２の立ち上がり時刻ｔ。The first output signal 14-1 is supplied as the second reset signal 19 to the reset terminal PR of the second D flip-flop 11-2 from time t2 to t4. Therefore, even if the second interrupt signal 13-2 is supplied during this period, the second D flip-flop 11-2 will not output the second output signal 14.
-2 is not output. Second D flip-flop 11-2
is the rising time t of the clock signal 12 that is input after the input of the second reset signal 19 ends.
から第２の出力信号１４−２ （第２図ｇ）を出力する
。第２の出力信号１４−２はＮ入力オア回路１６を介し
て割込調停信号１７ （同図Ｊ）として図示しないＣＰ
Ｕに供給され、割込処理が実行される。割込処理が終了
すると第２の割込信号１３２の入力が終了する。これに
より第２のＤフリップフロップ１１−２は、その後入力
されるクロック信号１２の立ち上がり時刻ｔ、に、第２
の出力信号１４−２の出力を終了する。outputs a second output signal 14-2 (Fig. 2g). The second output signal 14-2 is output as an interrupt arbitration signal 17 (J in the figure) via an N-input OR circuit 16 to a CP (not shown).
The signal is supplied to U, and interrupt processing is executed. When the interrupt processing ends, input of the second interrupt signal 132 ends. As a result, the second D flip-flop 11-2 outputs the second
The output of the output signal 14-2 is ended.
第１および第２の出力信号１４−１．１４−２は２入力
オア回路２１に入力される。これにより２入力オア回路
２１からは、時刻ｔ、からｔ、の開および時刻ｔ、から
ｔ、の間、第３のリセット信号２２が第３のＤフリップ
フロップ１１−３のリセット端子ＰＲに入力される。従
って、この間に第３の割込信号１３−３（第２図Ｃ）が
入力されても、第３のＤフリップフロップ１１−３は第
３の出力信号１４−３ （同図ｈ）を出力しない。The first and second output signals 14-1, 14-2 are input to a two-input OR circuit 21. As a result, the third reset signal 22 is input from the two-input OR circuit 21 to the reset terminal PR of the third D flip-flop 11-3 during the period from time t to time t and from time t to time t. be done. Therefore, even if the third interrupt signal 13-3 (FIG. 2C) is input during this period, the third D flip-flop 11-3 outputs the third output signal 14-3 (FIG. 2H). do not.
また、時刻ｔ、と時刻ｔ５ の間にはクロック信号１２
が入力されないので、やはり第３のＤフリップフロップ
１１−３は第３の出力信号１４−３を出力しない。Moreover, between time t and time t5, the clock signal 12
is not input, the third D flip-flop 11-3 also does not output the third output signal 14-3.
第３のＤフリップフロップ１１−３は、第３のリセット
信号２２の入力が終了する時刻ｔ７ の後に入力される
クロック信号１２の立ち上がり時刻ｔ、から第３の出力
信号１４−３ （第２図ｈ）を出力する。第３の出力信
号１４−３はＮ入力オア回路１６を介して割込調停信号
１７として図示しないＣＰＵに供給される。ＣＰＵで割
込処理が終了すると第３の割込信号１３−３の入力が終
了する。これにより第３のＤフリップフロップ１１−３
は、その後入力されるクロック信号１２の立ち上がり時
刻ｔｌＧに、第３の出力信号１４−３の出力を終了する
。The third D flip-flop 11-3 outputs a third output signal 14-3 (see FIG. h) is output. The third output signal 14-3 is supplied to a CPU (not shown) as an interrupt arbitration signal 17 via an N-input OR circuit 16. When the CPU finishes the interrupt processing, the input of the third interrupt signal 13-3 ends. As a result, the third D flip-flop 11-3
stops outputting the third output signal 14-3 at the rising edge time tlG of the clock signal 12 inputted thereafter.
同様に、第１〜第（Ｎ−１）の出力信号１４１〜１４−
（Ｎ−１）は、（Ｎ−１）入力オア回路２３にそれぞれ
入力される。これにより（Ｎ−１〉入力オア回路２３か
ら各出力信号１４に対応して第Ｎのリセット信号２４が
、第ＮのＤフリップフロップ１１−Ｎのリセット端子Ｐ
Ｒに入力される。この第Ｎのリセット信号２４が入力さ
れている間第ＮのＤフリップフロップ１１−Ｎは、第Ｎ
の出力信号１４−Ｎを出力しない（第２図１）。Similarly, the first to (N-1)th output signals 141 to 14-
(N-1) are respectively input to the (N-1) input OR circuit 23. As a result, (N-1) the Nth reset signal 24 corresponding to each output signal 14 from the input OR circuit 23 is sent to the reset terminal P of the Nth D flip-flop 11-N.
input to R. While this N-th reset signal 24 is input, the N-th D flip-flop 11-N
does not output the output signal 14-N (FIG. 2, 1).
第ＮのＤフリップフロップ１１−Ｎは、第Ｎのリセット
信号２４−Ｎの入力が出力した後に第Ｎの出力信号をＮ
入力オア回路１６を介して図示しないＣＰＵに供給する
。ＣＰＵで割込処理が終了すると第Ｎの割込信号１３−
Ｎの入力が終了する。The N-th D flip-flop 11-N outputs the N-th output signal after the input of the N-th reset signal 24-N is output.
The signal is supplied to a CPU (not shown) via an input OR circuit 16. When the CPU finishes interrupt processing, the Nth interrupt signal 13-
The input of N is completed.
このように本発明によれば、１つの割込信号に基づく処
理が終了した後に次の割込信号を出力するように複数の
割込信号を調停する構成としたので、ＣＰＵの負荷を減
少させることが可能となる。As described above, according to the present invention, since the configuration is such that multiple interrupt signals are arbitrated so that the next interrupt signal is output after the processing based on one interrupt signal is completed, the load on the CPU is reduced. becomes possible.
図面は本発明の一実施例を説明するためのもので、この
うち第１図はＣＰＵ割込調停回路の回路図、第２図はＣ
ＰＵ割込調停回路の各部における信号の出力タイミング
を示したタイミング図である。
１１−１．１１−２〜１１−Ｎ・・・・・・第１〜第Ｎ
のＤフリップフロップ、
１２・・・・・・クロック信号、
１３−１〜１３−Ｎ・・・・・・第１〜第Ｎの割込信号
、１６・・・・・・Ｎ入力オア回路、
２１・・・・・・２入力オア回路、
２３・・・・・・（Ｎ−１）入力オア回路。The drawings are for explaining one embodiment of the present invention, of which Fig. 1 is a circuit diagram of a CPU interrupt arbitration circuit, and Fig. 2 is a circuit diagram of a CPU interrupt arbitration circuit.
FIG. 3 is a timing diagram showing the output timing of signals in each part of the PU interrupt arbitration circuit. 11-1.11-2 to 11-N...1st to Nth
D flip-flop, 12... clock signal, 13-1 to 13-N... first to Nth interrupt signals, 16... N input OR circuit, 21... 2-input OR circuit, 23... (N-1) input OR circuit.
Claims (1)
それぞれ入力し、互いに同一周期のクロック信号でリタ
イミングして出力する第１から第Ｎのフリップフロップ
回路と、 前記第２から第Ｎのフリップフロップ回路のそれぞれに
対し、前記第１から第（ｎ−１）のフリップフロップ回
路（ｎは２からＮの値）の出力をリセット信号として入
力するリセット手段と、前記第１から第Ｎのフリップフ
ロップ回路の出力の論理和を割込信号として前記ＣＰＵ
に入力する入力手段 とを具備することを特徴とするＣＰＵ割込調停回路。[Scope of Claims] First to Nth flip-flop circuits each inputting first to Nth interrupt signals requesting an interrupt to a CPU, retiming them with clock signals having the same cycle, and outputting the retiming signals; Resetting means for inputting the output of the first to (n-1)th flip-flop circuits (n is a value from 2 to N) as a reset signal to each of the second to N-th flip-flop circuits; The CPU uses the logical sum of the outputs of the first to Nth flip-flop circuits as an interrupt signal.
1. A CPU interrupt arbitration circuit comprising: input means for inputting an input to a CPU interrupt arbitration circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7206690A JPH0476631A (en) | 1990-03-23 | 1990-03-23 | Cpu interruption arbitration circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7206690A JPH0476631A (en) | 1990-03-23 | 1990-03-23 | Cpu interruption arbitration circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0476631A true JPH0476631A (en) | 1992-03-11 |
Family
ID=13478654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7206690A Pending JPH0476631A (en) | 1990-03-23 | 1990-03-23 | Cpu interruption arbitration circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0476631A (en) |
-
1990
- 1990-03-23 JP JP7206690A patent/JPH0476631A/en active Pending
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