JP2635863B2 - Central processing unit - Google Patents
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- JP2635863B2 JP2635863B2 JP3204502A JP20450291A JP2635863B2 JP 2635863 B2 JP2635863 B2 JP 2635863B2 JP 3204502 A JP3204502 A JP 3204502A JP 20450291 A JP20450291 A JP 20450291A JP 2635863 B2 JP2635863 B2 JP 2635863B2
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- instruction
- time
- instructions
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Landscapes
- Executing Machine-Instructions (AREA)
- Bus Control (AREA)
Description
【０００１】[0001]
【産業上の利用分野】この発明は、ＤＭＡ（ダイレクト
・メモリ・アクセス）によるデータ転送あるいはダイナ
ミックＲＡＭのリフレッシュを行う用途に用いて好適な
中央処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a central processing unit suitable for data transfer by DMA (Direct Memory Access) or refresh of a dynamic RAM.
【０００２】[0002]
【従来の技術】まず、ＤＭＡ（ダイレクト・メモリ・ア
クセス）、ＤＲＡＭ（ダイナッミクＲＡＭ）および当該
ＤＲＡＭのリフレッシュを制御するＤＲＡＭコントロー
ラとを用いた一般的なコンピュータシステムの構成を図
２を参照して説明する。2. Description of the Related Art First, the configuration of a general computer system using a DMA (Direct Memory Access), a DRAM (Dynamic RAM) and a DRAM controller for controlling refresh of the DRAM will be described with reference to FIG. I do.
【０００３】図において２０はＣＰＵ（中央処理装置）
であり、バス２４およびデータバス２５に接続され、デ
ータバス２５を介して供給された制御命令に基づいて動
作するように構成されている。すなわち、バス２４に必
要なアドレス情報あるいは制御情報を供給するととも
に、データバス２５を介してデータの入出力を行う。ま
た、ＣＰＵ２０は、バス２４を介して割込要求INT0〜IN
T7を受信し必要な割込処理を行うことが可能になってい
る。In FIG. 1, reference numeral 20 denotes a CPU (central processing unit).
It is connected to the bus 24 and the data bus 25 and is configured to operate based on a control command supplied via the data bus 25. That is, necessary address information or control information is supplied to the bus 24, and data is input / output via the data bus 25. Further, the CPU 20 transmits the interrupt requests INT0 to IN
It is possible to receive T7 and perform necessary interrupt processing.
【０００４】次に、２２は記憶装置であり、バス２４を
介してアドレス情報および書込み／読出し情報が供給さ
れると、これらの情報に基づいて、当該アドレスに係る
データの書込み／読出しを行う。ここで、記憶装置２２
には、リフレッシュの必要なＤＲＡＭ（ダイナッミク型
読出し／書込みメモリ）２２ａが含まれている。また、
２３は入出力装置であり、バス２４を介してポート情報
および書込み／読出し情報が供給されると、これらの情
報に基づいて、データの入出力を行う。[0004] Next, when a storage device 22 is supplied with address information and write / read information via a bus 24, it writes / reads data related to the address based on the information. Here, the storage device 22
Includes a DRAM (dynamic read / write memory) 22a that needs to be refreshed. Also,
Reference numeral 23 denotes an input / output device, which inputs and outputs data based on the information when port information and write / read information are supplied via the bus 24.
【０００５】次に、２１はＤＭＡコントローラ（ダイレ
クト・メモリ・アクセス・コントローラ）であり、適宜
ＣＰＵ２０の動作を停止させ、記憶装置２２および入出
力装置２３間のデータ伝送（ＤＭＡ）を直接制御するよ
うに構成されている。すなわち、ＤＭＡコントローラ２
１は、ＤＭＡの必要が生じた場合、まずＣＰＵ２０に供
給するバス・リクエスト信号BUSREQを“１”に設定す
る。この信号は、ＣＰＵ２０にバス２４およびデータバ
ス２５の開放を要求する信号である。[0005] Next, reference numeral 21 denotes a DMA controller (direct memory access controller) which appropriately stops the operation of the CPU 20 and directly controls data transfer (DMA) between the storage device 22 and the input / output device 23. Is configured. That is, the DMA controller 2
1 sets the bus request signal BUSREQ to be supplied to the CPU 20 to "1" when the need for DMA occurs. This signal is a signal for requesting the CPU 20 to release the bus 24 and the data bus 25.
【０００６】次に、ＣＰＵ２０はバス・リクエスト信号
BUSREQが“１”になったことを検知すると、その時点に
おいて実行中の命令が完了した後にバス２４，２５を開
放し、バス・アクノリッジ信号BUSAKを“１”に設定す
る。ＤＭＡコントローラ２１はバス・アクノリッジ信号
BUSAKが“１”になったことを検知すると、ＤＭＡに必
要な制御信号とアドレス信号とをバス２４に出力すると
ともに、データバス２５との間でデータをやりとりし、
記憶装置２２と入出力装置２３との間でデータの入出力
を行う。Next, the CPU 20 issues a bus request signal.
When detecting that BUSREQ has become "1", the buses 24 and 25 are released after the instruction being executed at that time is completed, and the bus acknowledge signal BUSAK is set to "1". DMA controller 21 receives a bus acknowledge signal
When detecting that BUSAK has become "1", it outputs a control signal and an address signal necessary for DMA to the bus 24, and exchanges data with the data bus 25.
Data is input and output between the storage device 22 and the input / output device 23.
【０００７】次に、２６はＤＲＡＭコントローラであ
り、記憶装置２２に設けられたＤＲＡＭ２２ａのリフレ
ッシュを制御するものである。すなわち、ＤＲＡＭコン
トローラ２６は、所定のタイミング毎にＣＰＵ２０にリ
フレッシュ・リクエスト信号REFREQを“１”に設定す
る。次に、ＣＰＵ２０はリフレッシュ・リクエスト信号
REFREQが“１”になったことを検知すると、その時点に
おいて実行中の命令が完了した後にバス２４，２５を開
放し、リフレッシュ・アクノリッジ信号REFAKを“１”
に設定する。Reference numeral 26 denotes a DRAM controller which controls refresh of the DRAM 22a provided in the storage device 22. That is, the DRAM controller 26 sets the refresh request signal REFREQ to “1” for the CPU 20 at each predetermined timing. Next, the CPU 20 issues a refresh request signal.
When detecting that REFREQ has become "1", the buses 24 and 25 are released after the instruction being executed at that time is completed, and the refresh acknowledge signal REFAK is set to "1".
Set to.
【０００８】ＤＲＡＭコントローラ２６はリフレッシュ
・アクノリッジ信号REFAKが“１”になったことを検知
すると、リフレッシュに必要な制御信号をバス２４に出
力し、これによってＤＲＡＭ２２ａをリフレッシュす
る。また、２７はクロック回路であり、バス２４を介し
て、各回路に所定周波数のシステムクロック信号CLKを
供給する。When the DRAM controller 26 detects that the refresh acknowledge signal REFAK has become "1", it outputs a control signal necessary for refreshing to the bus 24, thereby refreshing the DRAM 22a. A clock circuit 27 supplies a system clock signal CLK having a predetermined frequency to each circuit via a bus 24.
【０００９】ここで、上述したように、ＣＰＵ２０はバ
ス・リクエスト信号BUSREQあるいはリフレッシュ・リク
エスト信号REFREQが“１”になったこと検知すると、そ
の時点において実行中の命令が完了した後にバス２４，
２５を開放し、バス・アクノリッジ信号BUSAKまたはリ
フレッシュ・アクノリッジ信号REFAKを“１”に設定す
るのであるが、ＣＰＵ２０の内部におけるその動作の詳
細を図３を参照して説明する。As described above, when the CPU 20 detects that the bus request signal BUSREQ or the refresh request signal REFREQ has become "1", the CPU 24 completes the instruction being executed at that time, and
25 is released and the bus acknowledge signal BUSAK or the refresh acknowledge signal REFAK is set to "1". Details of the operation inside the CPU 20 will be described with reference to FIG.
【００１０】図において１６はプライオリティ回路であ
り、所定のビット数（例えば１６ビット）のＤＭＡデー
タ、メモリ制御データまたは命令データが入力される。
ここで、ＤＭＡデータとは、バス・リクエスト信号BUSR
EQが“１”になったことを示すデータであり、バス・リ
クエスト信号BUSREQを所定のコード化回路（図示せず）
に入力することによって生成される。また、メモリ制御
データとは、リフレッシュ・リクエスト信号REFREQが
“１”になったことを示すデータであり、同様にリフレ
ッシュ・リクエスト信号REFREQを所定のコード化回路
（図示せず）に入力することによって生成される。ま
た、命令データとは、ＣＰＵ２０において通常実行され
る命令（ロード命令、ストア命令、ジャンプ命令、演算
命令等）を示すデータである。In FIG. 1, reference numeral 16 denotes a priority circuit to which a predetermined number of bits (for example, 16 bits) of DMA data, memory control data, or instruction data is input.
Here, the DMA data is a bus request signal BUSR
This is data indicating that EQ has become "1", and a bus request signal BUSREQ is converted to a predetermined coding circuit (not shown).
Is generated by typing in The memory control data is data indicating that the refresh request signal REFREQ has become "1". Similarly, by inputting the refresh request signal REFREQ to a predetermined coding circuit (not shown), Generated. The instruction data is data indicating instructions normally executed by the CPU 20 (load instructions, store instructions, jump instructions, operation instructions, and the like).
【００１１】ここで、これらのデータのうち二以上のデ
ータが入力された場合には、プライオリティ回路１６は
最も優先度の高いデータを出力する。ここで、データの
優先順位は、ＤＭＡデータ、メモリ制御データ、命令デ
ータの順になっており、何れのデータが入力されている
かについては、バス・リクエスト信号BUSREQおよびリフ
レッシュ・リクエスト信号REFREQに基づいて判断され
る。次に、４は命令ラッチ回路であり、そのイネーブル
入力端４ａに入力される信号EQU（詳細は後述する）が
“１”になると、プライオリティ回路１６から供給され
たデータをラッチし、ラッチしたデータをセレクタ１５
に出力する。Here, when two or more of these data are input, the priority circuit 16 outputs the data having the highest priority. Here, the data priorities are in the order of DMA data, memory control data, and instruction data, and which data is input is determined based on the bus request signal BUSREQ and the refresh request signal REFREQ. Is done. Next, reference numeral 4 denotes an instruction latch circuit, which latches the data supplied from the priority circuit 16 when a signal EQU (to be described in detail later) input to its enable input terminal 4a becomes "1". To selector 15
Output to
【００１２】次に、３は割込処理データラッチ回路であ
り、信号EQUが“１”になると、割込処理データをラッ
チし、ラッチしたデータを出力する。ここで、割込処理
データとは、割込処理要求信号INT0〜INT7がＣＰＵ２０
に入力された際、この割込処理要求信号を所定のコード
化回路（図示せず）によってコード化して得られるデー
タである。Next, reference numeral 3 denotes an interrupt processing data latch circuit, which latches the interrupt processing data and outputs the latched data when the signal EQU becomes "1". Here, the interrupt processing data means that the interrupt processing request signals INT0 to INT7 are
, Is data obtained by coding this interrupt processing request signal by a predetermined coding circuit (not shown).
【００１３】次に、セレクタ１５の選択入力端１５ｃに
は割込処理要求信号INT0〜INT7の論理和が入力され、こ
の論理和が“１”の場合、すなわち何れかの割込処理要
求が有った場合には、セレクタ１５は入力端１５ｂに供
給された割込処理データを出力端１５ｄから出力する。
一方、割込処理要求が全く無い場合には割込処理要求信
号INT0〜INT7の論理和が“０”になり、この“０”信号
が選択入力端１５ｃに入力されると、セレクタ１５は入
力端１５ａに供給されたデータを出力端１５ｄから出力
する。そして、出力されたデータは、ＡＬＵ（論理演算
装置、Arithmetic logocal Unit ）１０、命令ステップ
デコーダ６およびその他各種の付帯回路（図示せず）に
供給される。Next, the logical sum of the interrupt processing request signals INT0 to INT7 is input to the selection input terminal 15c of the selector 15, and when this logical sum is "1", that is, there is any interrupt processing request. In this case, the selector 15 outputs the interrupt processing data supplied to the input terminal 15b from the output terminal 15d.
On the other hand, when there is no interrupt processing request, the logical sum of the interrupt processing request signals INT0 to INT7 becomes "0", and when this "0" signal is input to the selection input terminal 15c, the selector 15 The data supplied to the terminal 15a is output from the output terminal 15d. The output data is supplied to an ALU (Logic Operation Unit, Arithmetic Logocal Unit) 10, an instruction step decoder 6, and various other auxiliary circuits (not shown).
【００１４】ここで、ＡＬＵ１０は、供給されたデータ
に基づいて以下の処理を行う。命令データが入力された場合 命令データが入力された場合には、ＡＬＵ１０は当該命
令データで指示された動作（ロード、ストア、ジャン
プ、演算等）を行う。Here, the ALU 10 performs the following processing based on the supplied data. When Instruction Data is Input When instruction data is input, the ALU 10 performs an operation (load, store, jump, operation, etc.) specified by the instruction data.
【００１５】割込処理データが入力された場合 割込処理データが入力された場合には、ＡＬＵ１０は内
部レジスタ等の内容を待避させ、割込レベルINT0〜INT7
（なお、割込処理レベルはメモリ制御データのコードに
より判定される）に応じて予め設定された割込処理番地
へジャンプする。 When the interrupt processing data is input When the interrupt processing data is input, the ALU 10 saves the contents of the internal registers and the like, and sets the interrupt levels INT0 to INT7.
(The interrupt processing level is determined by the code of the memory control data.) In response to this, jump to a preset interrupt processing address.
【００１６】ＤＭＡデータが入力された場合 ＤＭＡデータが入力されると、ＡＬＵ１０はバス・アク
ノリッジ信号BUSAKを“１”に設定するとともに、以後
バス・リクエスト信号BUSREQが“０”になるまで処理を
中断する。When DMA data is input, when the DMA data is input, the ALU 10 sets the bus acknowledge signal BUSAK to “1” and suspends the processing until the bus request signal BUSREQ becomes “0”. I do.
【００１７】メモリ制御データが入力された場合 メモリ制御データが入力されると、ＡＬＵ１０はリフレ
ッシュ・アクノリッジ信号REFAKを“１”に設定すると
ともに、以後、リフレッシュ・リクエスト信号REFREQが
“０”になるまで処理を中断する。When the memory control data is input, when the memory control data is input, the ALU 10 sets the refresh acknowledge signal REFAK to "1", and thereafter, until the refresh request signal REFREQ becomes "0". Stop processing.
【００１８】次に、命令ステップデコーダ６は、セレク
タ１５から供給されたデータをデコードすることによっ
て、当該データで指定された動作を実行するのに必要な
ステップの数をデータNUMとして出力する。ここで、
「ステップ」とは、原則として当該動作が何クロックで
行なわれるかを示すデータであり、例えば、「３」クロ
ック」を要する命令データが供給された場合には、デー
タNUMは「３」に設定される。Next, the instruction step decoder 6 decodes the data supplied from the selector 15 and outputs the number of steps required to execute the operation specified by the data as data NUM. here,
The “step” is data indicating in principle how many clocks the operation is performed. For example, when instruction data requiring “3” clocks is supplied, the data NUM is set to “3”. Is done.
【００１９】次に、７は命令ステップカウンタであり、
システムクロック信号CLKをカウントしてカウントした
結果をデータCNTとして出力する。次に、８は比較器で
あり、データNUMとデータCNTとを比較して、両者の一致
を検出すると信号EQUを“１”に設定する一方、両者の
不一致を検出すると信号EQUを“０”に設定する。そし
て、信号EQUは割込処理データラッチ回路３、命令ラッ
チ回路４および命令ステップカウンタ７に供給される。
また、命令ステップカウンタ７は、信号EQUが“１”に
なると、データCNTを「０」にリセットする。Next, 7 is an instruction step counter,
The system clock signal CLK is counted and the counted result is output as data CNT. Next, reference numeral 8 denotes a comparator which compares the data NUM and the data CNT and sets the signal EQU to "1" when the coincidence between them is detected, and sets the signal EQU to "0" when the mismatch between the two is detected. Set to. Then, the signal EQU is supplied to the interrupt processing data latch circuit 3, the instruction latch circuit 4, and the instruction step counter 7.
When the signal EQU changes to "1", the instruction step counter 7 resets the data CNT to "0".
【００２０】従って、信号EQUが“１”になると、割込
処理データラッチ回路３あるいは命令ラッチ回路４にお
いて、新たなデータがラッチされ、このデータはセレク
タ１５を介して、ＡＬＵ１０および命令ステップデコー
ダ６に供給される。そして、命令ステップデコーダ６か
らはこの新たなデータに基づいてデータNUMが出力され
る。一方、命令ステップカウンタ７においては、システ
ムクロック信号CLKに同期して再度カウント動作が開始
され、１クロック毎にデータCNTの内容が「０」，
「１」，「２」，……と変化する。そして、データNUM
とデータCNTとが一致すると、再度信号EQUが“１”に設
定され、上記と同様の動作が繰返される。Therefore, when the signal EQU becomes "1", new data is latched in the interrupt processing data latch circuit 3 or the instruction latch circuit 4, and this data is passed through the selector 15 to the ALU 10 and the instruction step decoder 6 Supplied to Then, the instruction step decoder 6 outputs data NUM based on the new data. On the other hand, in the instruction step counter 7, the counting operation is started again in synchronization with the system clock signal CLK, and the content of the data CNT becomes "0",
“1”, “2”,... And data NUM
When the data and the data CNT match, the signal EQU is set to "1" again, and the same operation as described above is repeated.
【００２１】ところで、ＣＰＵ２０において実行される
各命令のステップは必ずしも１クロック毎に実行される
ばかりでなく、１ステップを実行するために複数クロッ
クを要する場合がある。例えば、記憶装置２２（図２参
照）のアクセス速度が遅い場合、あるいは割込要求、Ｄ
ＭＡ要求が有った場合（詳細は後述する）等が考えられ
る。このため、図３の構成においては、命令ステップカ
ウンタ７は信号READYを受信し、この結果に基づいて上
記カウント動作の継続／中断を行なっている。Incidentally, the steps of each instruction executed in the CPU 20 are not always executed every clock, and a plurality of clocks may be required to execute one step. For example, when the access speed of the storage device 22 (see FIG. 2) is low, or when an interrupt request or D
A case where there is an MA request (details will be described later) or the like is considered. Therefore, in the configuration of FIG. 3, the instruction step counter 7 receives the signal READY, and continues / stops the counting operation based on the result.
【００２２】すなわち、命令ステップカウンタ７は、信
号READYが“１”の場合にシステムクロック信号CLKのカ
ウント動作を行なう一方、信号READYが“０”の場合に
は、カウント動作を中断するようになっている。なお、
信号READYはバス・リクエスト信号BUSREQ、リフレッシ
ュ・リクエスト信号REFREQ、その他の信号に基づいて生
成される信号であって、周知の中央処理装置において用
いられているものと同様である。That is, the instruction step counter 7 performs the counting operation of the system clock signal CLK when the signal READY is "1", while suspending the counting operation when the signal READY is "0". ing. In addition,
The signal READY is a signal generated based on a bus request signal BUSREQ, a refresh request signal REFREQ, and other signals, and is the same as that used in a known central processing unit.
【００２３】次に、上記構成による動作を図４および図
５を参照して説明する。まず、図４は、一般の命令デー
タ（命令１、命令２）が実行される場合における各信号
およびデータのタイムチャートである。なお、同図
（ｂ）における「命令」とは、プライオリティ回路１６
から出力される命令を示す。Next, the operation of the above configuration will be described with reference to FIGS. First, FIG. 4 is a time chart of signals and data when general instruction data (instruction 1 and instruction 2) is executed. Note that the “instruction” in FIG.
Here are the instructions output by
【００２４】図において、時刻ｔ1において、データNUM
が、命令１の所用ステップ数である「３」に設定され、
データCNTが「０」に設定されている。次に、時刻ｔ3、
時刻ｔ5、時刻ｔ7においてシステムクロック信号CLKが
“１”になると、命令ステップカウンタ７においてデー
タCNTが順次インクリメントされる。そして、時刻ｔ7に
おいては、データNUMとデータCNTとが共に「３」となる
から、比較器８から出力される信号EQUが“１”に設定
される。In the figure, at time t 1 , data NUM
Is set to “3”, which is the number of steps required for the instruction 1.
Data CNT is set to “0”. Next, at time t 3 ,
Time t 5, when at time t 7 the system clock signal CLK becomes "1", the data CNT are sequentially incremented in instruction step counter 7. Then, at time t 7 , since both data NUM and data CNT become “3”, signal EQU output from comparator 8 is set to “1”.
【００２５】これにより、命令ステップカウンタ７がリ
セットされるとともに、命令ラッチ回路４において次の
命令（命令２）がラッチされ、ラッチされた命令がセレ
クタ１５を介して命令ステップデコーダ６に供給され
る。命令ステップデコーダ６においては、命令２をデコ
ードすることにより、その所用ステップ数（図示の例で
は「２」としている）を、データNUMの内容に設定す
る。そして、時刻ｔ9以降は、時刻ｔ1〜ｔ9と同様の動
作が繰返される。As a result, the instruction step counter 7 is reset, the next instruction (instruction 2) is latched in the instruction latch circuit 4, and the latched instruction is supplied to the instruction step decoder 6 via the selector 15. . The instruction step decoder 6 decodes the instruction 2 to set the required step number (in the illustrated example, “2”) to the content of the data NUM. Then, the time t 9 or later, the same operation as the time t 1 ~t 9 is repeated.
【００２６】なお、図４においては、時刻ｔ7に信号EQU
が“１”になるが、これに基づいてデータNUMおよびデ
ータCNTの値が変化するタイミングは時刻ｔ9になってい
る。これは、図３における各回路がシステムクロック信
号CLKに同期して動作することによるものである。すな
わち、時刻ｔ7においては信号EQUが“１”になるから、
命令ラッチ回路４がデータをラッチすることが可能な状
態になるが、実際にデータをラッチするタイミングは次
にシステムクロック信号CLKの立上がる時刻、すなわち
時刻ｔ9である。[0026] In FIG. 4, the signal at the time t 7 EQU
Although but becomes "1", the timing at which the value of data NUM and data CNT is changed on the basis of which has the time t 9. This is because each circuit in FIG. 3 operates in synchronization with the system clock signal CLK. That is, since the signal EQU becomes "1" at time t 7,
Although the instruction latch circuit 4 is in a state capable of latching the data, time actually timing of latching the data rises then the system clock signal CLK, and that is, the time t 9.
【００２７】また、時刻ｔ7においては、まだＡＬＵ１
０において命令１を実行中であるが、プライオリティ回
路１６からは命令２の命令コードが出力される。これ
は、ＣＰＵ２０が命令１の実行中に命令２を予め先読み
しておき、命令１の処理が終了した後に直ちに命令２を
実行することを可能にして処理速度を向上させているこ
とによるものである。なお、この手法は近年のＣＰＵに
おいて一般的に採用されている技術である。At time t 7 , ALU 1
Although the instruction 1 is being executed at 0, the instruction code of the instruction 2 is output from the priority circuit 16. This is because the CPU 20 pre-reads the instruction 2 during the execution of the instruction 1 and immediately executes the instruction 2 after the processing of the instruction 1 is completed, thereby improving the processing speed. is there. This technique is a technique generally used in recent CPUs.
【００２８】次に、図５を参照し、一般の命令データの
実行中にＤＭＡ要求が有った場合の動作を説明する。図
５において時刻ｔ1〜時刻ｔ7までの動作は図４と同様で
ある。但し、時刻ｔ6においてＤＭＡ要求があり、バス
・リクエスト信号BUSREQが“１”に設定されている。こ
れにより、次にシステムクロック信号CLKの立上がるタ
イミング（時刻ｔ7）でプライオリティ回路１６はＤＭ
Ａデータを選択してラッチする。そして、次にシステム
クロック信号CLKの立上がるタイミング（時刻ｔ9）にお
いて、ラッチしたＤＭＡデータを命令ラッチ回路４に出
力する。ここで、時刻ｔ9においては、命令１の実行が
終了するが、時刻ｔ9において命令ラッチ回路４が直ち
にＤＭＡデータをラッチすることはできない。Next, an operation when a DMA request is made during execution of general instruction data will be described with reference to FIG. Operation from time t 1 ~ time t 7 in FIG. 5 is similar to FIG. However, there is a DMA request at time t 6, the bus request signal BUSREQ is set to "1". Thus, the priority circuit 16 is then the timing of rising of the system clock signal CLK (time t 7) DM
Select and latch A data. Then, at the next rising timing of the system clock signal CLK (time t 9 ), the latched DMA data is output to the instruction latch circuit 4. Here, at time t 9 , execution of the instruction 1 ends, but at time t 9 , the instruction latch circuit 4 cannot immediately latch the DMA data.
【００２９】これは、命令ラッチ回路４の入力端におい
てＤＭＡデータが確定するまでにある程度の時間を要す
るからであり、結局、命令ラッチ回路４がＤＭＡデータ
をラッチできるのは、時刻ｔ11以降になる。従って、Ａ
ＬＵ１０がＤＭＡデータを検知して直ちにバス・アクノ
リッジ信号BUSAKを“１”に設定したとしても、バス・
アクノリッジ信号BUSAKが“１”に設定されるのは時刻
ｔ11以降になることが判る。従って、この場合には、信
号READYが一時的に“０”に設定され（同図（ｈ）参
照）、命令ステップカウンタ７におけるカウント動作が
１クロックだけ中断される。この結果、全体の処理が１
クロックだけ遅れる。[0029] This is because it takes some time to DMA data is determined at the input of the instruction latch circuit 4, after all, the instruction latch circuit 4 can latch the DMA data, after time t 11 Become. Therefore, A
Even if the LU 10 detects the DMA data and immediately sets the bus acknowledge signal BUSAK to “1”, the bus
The acknowledge signal BUSAK is set to "1" is seen to be a subsequent time t 11. Therefore, in this case, the signal READY is temporarily set to "0" (see FIG. 9H), and the counting operation in the instruction step counter 7 is interrupted by one clock. As a result, the overall processing is 1
Delay by clock.
【００３０】なお、図５における動作は、命令の実行中
にバス・リクエスト信号BUSREQが“１”に立上がる場合
について説明したが、バス・リクエスト信号BUSREQが
“０”に立下がる場合、リフレッシュ・リクエスト信号
REFREQが“１”に立上がる場合および“０”に立下がる
場合についても、全体の動作が１クロックだけ遅延する
点については同様である。すなわち、これら信号BUSRE
Q，REFREQの変化があった場合には、プライオリティ回
路１６において選択されるデータが切換えられ、次にシ
ステムクロック信号CLKの立上がるタイミングで新たな
データが出力されるのであるが、同じタイミングで当該
新たなデータを命令ラッチ回路４がラッチすることがで
きないからである。The operation in FIG. 5 has been described for the case where the bus request signal BUSREQ rises to "1" during execution of an instruction. However, when the bus request signal BUSREQ falls to "0", the refresh Request signal
The same applies to the case where REFREQ rises to “1” and the case where it falls to “0”, in that the entire operation is delayed by one clock. That is, these signals BUSRE
When there is a change in Q and REFREQ, the data selected in the priority circuit 16 is switched, and new data is output at the next rising timing of the system clock signal CLK. This is because the instruction latch circuit 4 cannot latch new data.
【００３１】[0031]
【発明が解決しようとする課題】以上のように、従来の
ＣＰＵ２０にあっては、バス・リクエスト信号BUSREQあ
るいはリフレッシュ・リクエスト信号REFREQが変化した
場合に処理が遅れるという欠点があった。この欠点によ
り、特にＤＭＡ動作およびメモリリフレッシュを頻繁に
行なうシステムにおいては、処理時間がきわめて長くな
るという問題が発生した。本発明は上述した事情に鑑み
てなされたものであり、各々処理に要する時間が異なる
複数種類の命令を処理するにあたり、ＤＭＡ動作あるい
はメモリリフレッシュを行なう際に処理時間の無駄を除
去し、これによってきわめて高速な動作を可能とする中
央処理装置を提供することを目的としている。As described above, the conventional CPU 20 has a disadvantage that the processing is delayed when the bus request signal BUSREQ or the refresh request signal REFREQ changes. Due to this drawback, particularly in a system that frequently performs DMA operation and memory refresh, there has been a problem that the processing time becomes extremely long. The present invention has been made in view of the above-described circumstances, and the time required for each process is different.
It is an object of the present invention to provide a central processing unit that eliminates waste of processing time when performing a DMA operation or a memory refresh when processing a plurality of types of instructions, thereby enabling extremely high-speed operation.
【００３２】[0032]
【課題を解決するための手段】上記課題を解決するため
本発明にあっては、種々の処理を指示する複数種類の命
令であって優先順位が予め設定された各々処理に要する
時間が異なる複数の命令が入力され、これら複数の命令
のうち最も優先度の高い命令に基づいて、その命令の処
理に要する時間で処理を行う中央処理装置において、前
記複数種類の命令の優先順位を設定する優先順位設定手
段と、前記複数種類の命令において、予め定められた順
序で処理される命令と該順序に割り込んで処理される複
数種類の命令とを、各々個別に記憶し、記憶した命令を
出力端から出力する記憶手段と、前記各記憶手段の出力
端にそれぞれ接続された複数の入力端を有し、前記優先
順位設定手段によって設定された優先順位に基づいて前
記各記憶手段から出力される命令のうち最も優先度の高
い命令を選択して出力する選択手段と、前記選択手段の
出力に接続され、選択された命令の処理に要する時間を
認識する処理時間認識手段と、該時間が経過した時点で
前記各記憶手段の記憶内容を更新する記憶更新手段とを
具備することを特徴としている。Means for Solving the Problems] In the present invention for solving the above problems, several types of life to instruct various processes
It is an order and priority is required for each process set in advance
A plurality of instructions having different times are input, and the processing of the instruction is performed based on the instruction having the highest priority among the plurality of instructions.
The central processing unit which performs time processing required for the management, and priority setting means for setting the priority of the plurality of types of instructions, the plurality of types of instructions, instructions processed in a predetermined order and that order ordinal A plurality of types of instructions which are respectively processed by interrupting the storage means, and a storage means for outputting the stored instructions from an output terminal; and a plurality of input terminals respectively connected to the output terminals of the storage means. and, selection means for selecting and outputting the highest priority instruction among the instructions outputted from the respective storage means based on the priority set by the priority setting unit, connected to the output of said selection means It is, especially in that it comprises a recognizing process time recognizing means the time required for the processing of the selected instruction, and a storage updating means for updating the stored contents of the respective storage means when said time has elapsed It is set to.
【００３３】[0033]
【作用】まず、種々の処理を指示する複数種類の命令に
おいて、予め定められた順序で処理される命令と該順序
に割り込んで処理される複数種類の命令とが対応する記
憶手段に各々個別に記憶されると、優先順位設定手段に
よって設定された優先順位に応じて、最も優先度の高い
命令が選択手段によって選択される。ここで、本発明に
おいては各記憶手段の出力端が選択手段の複数の入力端
にそれぞれ接続されているから、何れの記憶手段から命
令が伝送される場合においても、各記憶手段から選択手
段への命令伝送を短い時間で実現することが可能であ
る。また、処理時間認識手段は、上述した選択手段が選
択した命令の処理時間を認識し、記憶更新手段が、この
処理時間が経過した時点で各記憶手段の記憶内容を更新
する。これにより、各々処理に要する時間が異なる複数
種類の命令の処理を前提として、各記憶手段から選択手
段への命令伝送を短い時間で実現することが可能であ
る。[Action] First, a plurality of types of instruction <br/> Oite instructing various processing, instructions and processed in a predetermined order and a plurality of types of instructions to be interrupted by the processing in the order corresponding When individually stored in the storage unit, the highest priority is set according to the priority set by the priority setting unit.
An instruction is selected by the selection means. Here, in the present invention, since the output end of each storage means is connected to each of the plurality of input ends of the selection means, any one of the storage means outputs a command.
When the decree is also transmitted, it is possible to realize a short time the instruction transmission to the selection means from the storage means. Further, the processing time recognizing means recognizes the processing time of the instruction selected by the selecting means described above, and the storage updating means updates the storage content of each storage means when this processing time has elapsed. This makes it possible to use multiple
Assuming the processing of the types of commands, it is possible to realize the command transmission from each storage means to the selection means in a short time.
【００３４】[0034]
【実施例】Ａ．実施例の構成 以下、図面を参照してこの発明の実施例について説明す
る。なお、図において図２および図３の各部に対応する
部分には同一の符号を付し、その説明を省略する。図に
おいて１はメモリ制御データラッチ回路、２はＤＭＡデ
ータラッチ回路であり、それぞれメモリ制御データおよ
びＤＭＡデータが個別に入力される。また、命令ラッチ
回路４は、命令データのみが供給される。そして、これ
らラッチ回路１，２は、ラッチ回路３，４と同様に、イ
ネーブル入力端１ａ、２ａが設けられており、ここに入
力される信号EQUが“１”になった場合に対応するデー
タをそれぞれラッチするように構成されている。次に、
５はセレクタであり、各ラッチ回路１〜４の出力データ
が、それぞれ入力端５ａ〜５ｄに供給され、このうちの
一のデータを選択して出力端５ｆから出力する。ここ
で、セレクタ５において選択されるべきデータは、選択
入力端５ｅに供給される選択信号SELによって決定され
る。Embodiment A. Configuration examples below, with reference to the drawings will be described embodiments of the present invention. In the drawings, parts corresponding to the respective parts in FIGS. 2 and 3 are denoted by the same reference numerals, and description thereof will be omitted. In the figure, 1 is a memory control data latch circuit, and 2 is a DMA data latch circuit, to which memory control data and DMA data are individually input. The instruction latch circuit 4 is supplied with only instruction data. These latch circuits 1 and 2 are provided with enable input terminals 1a and 2a, similarly to the latch circuits 3 and 4, and the data corresponding to the case where the signal EQU input thereto becomes "1". Are respectively latched. next,
Reference numeral 5 denotes a selector, to which output data of the respective latch circuits 1 to 4 are supplied to input terminals 5a to 5d, respectively, and one of the data is selected and output from an output terminal 5f. Here, the data to be selected by the selector 5 is determined by the selection signal SEL supplied to the selection input terminal 5e.
【００３５】次に、９はプライオリティ・コントローラ
であり、割込処理要求信号INT0〜INT7の論理和、バス・
リクエスト信号BUSREQおよびリフレッシュ・リクエスト
信号REFREQが入力されると、これらの信号に基づいて、
以下のようにして選択信号SELを出力する。Reference numeral 9 denotes a priority controller, which is a logical OR of the interrupt processing request signals INT0 to INT7,
When the request signal BUSREQ and the refresh request signal REFREQ are input, based on these signals,
The selection signal SEL is output as follows.
【００３６】割込処理要求信号INT0〜INT7の論理和が
“１”である場合 この場合においては、プライオリティ・コントローラ９
は他の信号の状態にかかわらず、入力端５ｄの選択を指
示する選択信号SELを出力する。これにより、割込処理
データラッチ回路３にラッチされた割込処理データがセ
レクタ５を介して出力され、命令ステップデコーダ６お
よびＡＬＵ１０に供給される。 The logical sum of the interrupt processing request signals INT0 to INT7 is
If "1" In this case, the priority controller 9
Regardless of the state of other signals, and outputs a selection signal SEL instructing the selection of the input terminal 5 d. As a result, the interrupt processing data latched by the interrupt processing data latch circuit 3 is output via the selector 5 and supplied to the instruction step decoder 6 and the ALU 10.
【００３７】割込処理要求信号INT0〜INT7の論理和が
“０”であってバス・リクエスト信号BUSREQが“１”で
ある場合 この場合においては、プライオリティ・コントローラ９
は、入力端５ｃの選択を指示する選択信号SELを出力す
る。これにより、ＤＭＡデータラッチ回路２にラッチさ
れたＤＭＡデータがセレクタ５を介して出力される。 The logical sum of the interrupt processing request signals INT0 to INT7 is
“0” and the bus request signal BUSREQ is “1”
In some cases, in this case, the priority controller 9
Outputs a selection signal SEL instructing selection of the input terminal 5c. As a result, the DMA data latched by the DMA data latch circuit 2 is output via the selector 5.
【００３８】割込処理要求信号INT0〜INT7の論理和が
“０”、バス・リクエスト信号BUSREQが“０”であって
リフレッシュ・リクエスト信号REFREQが“１”である場
合 この場合においては、プライオリティ・コントローラ９
は、入力端５ｄの選択を指示する選択信号SELを出力す
る。これにより、メモリ制御データラッチ回路１にラッ
チされたメモリ制御データがセレクタ５を介して出力さ
れる。 The logical sum of the interrupt processing request signals INT0 to INT7 is
“0”, the bus request signal BUSREQ is “0”
When the refresh request signal REFREQ is "1"
In this case, the priority controller 9
Outputs a selection signal SEL instructing selection of the input terminal 5d. As a result, the memory control data latched by the memory control data latch circuit 1 is output via the selector 5.
【００３９】割込処理要求信号INT0〜INT7の論理和、
バス・リクエスト信号BUSREQ、およびリフレッシュ・リ
クエスト信号REFREQが全て“０”である場合 この場合においては、プライオリティ・コントローラ９
は、入力端５ａの選択を指示する選択信号SELを出力す
る。これにより、命令ラッチ回路４にラッチされた命令
データがセレクタ５を介して出力される。 The logical sum of the interrupt processing request signals INT0 to INT7,
Bus request signal BUSREQ and refresh
When the quest signal REFREQ is all "0" In this case, the priority controller 9
Outputs a selection signal SEL instructing selection of the input terminal 5a. Thereby, the instruction data latched by the instruction latch circuit 4 is output via the selector 5.
【００４０】Ｂ．実施例の動作 次に、本実施例の動作を図６を参照して説明する。な
お、本実施例においては命令データおよびＤＭＡデータ
をそれぞれ個別にラッチするラッチ回路２，４が設けら
れているから、両ラッチ回路の入力端に供給されるデー
タを図６（ｂ−１）および（ｂ−２）に示す。 B. Next, the operation of this embodiment will be described with reference to FIG. In this embodiment, since the latch circuits 2 and 4 for individually latching the instruction data and the DMA data are provided, the data supplied to the input terminals of both the latch circuits are shown in FIG. It is shown in (b-2).
【００４１】図６において時刻ｔ1〜時刻ｔ7までの動作
は図５において説明した動作と同様である。すなわち、
時刻ｔ1において、データNUMが、命令１の所用ステップ
数である「３」に設定され、データCNTが「０」に設定
される。次に、時刻ｔ3、時刻ｔ5、時刻ｔ7においてデ
ータCNTが順次インクリメントされ、時刻ｔ7において信
号EQUが“１”に設定される。また、時刻ｔ6において
は、ＤＭＡ要求によりバス・リクエスト信号BUSREQが
“１”に設定されている。このバス・リクエスト信号BU
SREQは、所定のコード化回路（図示せず）を介してＤＭ
Ａデータに変換され、割込処理データラッチ回路３に供
給される。The operation from time t 1 to time t 7 in FIG. 6 is the same as the operation described in FIG. That is,
At time t 1, data NUM is set to the number of Shoyo step instruction 1 "3", the data CNT is set to "0". Next, at time t 3, time t 5, the data CNT at time t 7 is sequentially incremented, the signal EQU at time t 7 is set to "1". At time t 6 , the bus request signal BUSREQ is set to “1” by the DMA request. This bus request signal BU
SREQ is transmitted to DM through a predetermined coding circuit (not shown).
The data is converted into A data and supplied to the interrupt processing data latch circuit 3.
【００４２】次に、時刻ｔ 7 においては、ＤＭＡデータ
ラッチ回路２の入力端において、同図（ｂ−２）に図示
するようにＤＭＡデータが確定している。従って、本実
施例においては、時刻ｔ９においてＤＭＡデータがラッ
チされ、ラッチされたＤＭＡデータがセレクタ５に供給
される。一方、バス・リクエスト信号BUSREQがプライオ
リティ・コントローラ９に供給されることによって、セ
レクタ５からは入力端５ｃの選択を指示する選択信号SE
Lが出力される。Next, at time t 7 , the DMA data is determined at the input end of the DMA data latch circuit 2 as shown in FIG. Therefore, in the present embodiment, the DMA data is latched at time t9, and the latched DMA data is supplied to the selector 5. On the other hand, when the bus request signal BUSREQ is supplied to the priority controller 9, the selector 5 outputs a selection signal SE instructing selection of the input terminal 5c.
L is output.
【００４３】これにより、セレクタ５に供給されたＤＭ
Ａデータが命令ステップデコーダ６およびＡＬＵ１０に
供給される。そして、ＡＬＵ１０においては、供給され
たＤＭＡデータに基づいてバス・アクノリッジ信号BUSA
Kが出力される。また、命令ステップデコーダ６におい
ては、ＤＭＡデータがデコードされることによって新た
なデータNUM（図示の例においては「２」）が設定され
る。また、図６に示す動作においては信号READYが
“０”に設定されることが無いから、時刻ｔ9において
命令ステップカウンタ７がリセットされ、データCNTが
「０」に設定される。Thus, the DM supplied to the selector 5
The A data is supplied to the instruction step decoder 6 and the ALU 10. In the ALU 10, the bus acknowledge signal BUSA is generated based on the supplied DMA data.
K is output. Further, in the instruction step decoder 6, new data NUM ("2" in the illustrated example) is set by decoding the DMA data. Further, in the operation shown in FIG. 6 because it is not set in the signal READY is "0", the instruction step counter 7 at time t 9 is reset, the data CNT is set to "0".
【００４４】ここで、図６と図５とを比較して明らかな
ように、本実施例においては、図３に示した回路に比較
して、バス・アクノリッジ信号BUSAKが“１”に設定さ
れるタイミングが１クロックだけ速くなることが判る。
これは、本実施例において各データをそれぞれ独立にラ
ッチするラッチ回路１〜４を設け、これらのデータを高
速に出力することが可能になったことに起因するもので
ある。従って、本実施例にあっては、命令の実行中にバ
ス・リクエスト信号BUSREQが“１”に立上がる場合に動
作の高速化が達成されるのみならず、バス・リクエスト
信号BUSREQが“０”に立下がる場合、リフレッシュ・リ
クエスト信号REFREQが“１”に立上がる場合および
“０”に立下がる場合についても、同様に動作の高速化
が達成されることが判る。Here, as is apparent from a comparison between FIG. 6 and FIG. 5, in this embodiment, the bus acknowledge signal BUSAK is set to “1” as compared with the circuit shown in FIG. It can be seen that the timing is faster by one clock.
This is due to the fact that in this embodiment, the latch circuits 1 to 4 for independently latching the respective data are provided, and these data can be output at high speed. Therefore, in this embodiment, when the bus request signal BUSREQ rises to "1" during the execution of the instruction, not only the operation is speeded up, but also the bus request signal BUSREQ becomes "0". It can be seen that the operation speed is similarly increased when the refresh request signal REFREQ rises to "1" and when it falls to "0".
【００４５】[0045]
【発明の効果】以上説明したように、この発明の中央処
理装置によれば、種々の処理を指示する複数種類の命令
において、予め定められた順序で処理される命令と該順
序に割り込んで処理される複数種類の命令とが各々個別
に各記憶手段に記憶され、これら各記憶手段の出力端が
選択手段の複数の入力端にそれぞれ接続されているの
で、各種命令の記憶が並列化され、何れの記憶手段から
命令が伝送される場合においても、各記憶手段から選択
手段への命令転送を短い時間で行なうことができ、ＤＭ
Ａ動作あるいはメモリリフレッシュ等を行なう際にきわ
めて高速な動作を行なうことが可能である。また、処理
時間認識手段が選択手段が選択した命令の処理に要する
時間を認識し、記憶更新手段が選択した命令の処理が終
了した時点で各記憶手段の記憶内容を更新するため、そ
れぞれ処理に要する時間が異なる命令の処理において、
各記憶手段から選択手段への命令伝送を短い時間で実現
することが可能である。As described above, according to the central processing unit of the present invention, among a plurality of types of instructions for instructing various processes, the instructions to be processed in a predetermined order and the order a plurality of types of instructions to be interrupted in process is stored in each individually each of the storage devices, the output terminals of the respective storage means are connected to a plurality of input terminals of the selection means, storing the various instructions Parallelized, from any storage means
Even when an instruction is transmitted, the instruction can be transferred from each storage means to the selection means in a short time, and the
It is possible to perform an extremely high-speed operation when performing the A operation or the memory refresh. Moreover, since the processing time recognizing means recognizes the time required for processing of the instruction the selection means is selected, and updates the stored contents of the storage means when the processing of instructions storing update unit selects is completed, its
In the processing of instructions that require different processing times,
The command transmission from each storage means to the selection means can be realized in a short time.
【図１】一実施例の構成を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration of an embodiment.
【図２】従来のコンピュータシステムのブロック図であ
る。FIG. 2 is a block diagram of a conventional computer system.
【図３】従来の中央処理装置の要部のブロック図であ
る。FIG. 3 is a block diagram of a main part of a conventional central processing unit.
【図４】従来の中央処理装置の動作を示すタイムチャー
トである。FIG. 4 is a time chart showing an operation of a conventional central processing unit.
【図５】従来の中央処理装置の動作を示すタイムチャー
トである。FIG. 5 is a time chart showing an operation of a conventional central processing unit.
【図６】本実施例の中央処理装置の動作を示すタイムチ
ャートである。FIG. 6 is a time chart illustrating the operation of the central processing unit of the present embodiment.
１ メモリ制御データラッチ回路（記憶手段） ２ ＤＭＡデータラッチ回路（記憶手段） ３ 割込処理データラッチ回路（記憶手段） ４ 命令ラッチ回路（記憶手段） ５ セレクタ（選択手段） ９ プライオリティ・コントローラ（優先順位設定手
段） ２０ ＣＰＵ（中央処理装置）Reference Signs List 1 memory control data latch circuit (storage means) 2 DMA data latch circuit (storage means) 3 interrupt processing data latch circuit (storage means) 4 instruction latch circuit (storage means) 5 selector (selection means) 9 priority controller (priority) Order setting means) 20 CPU (central processing unit)
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭49−130642（ＪＰ，Ａ) 特開 昭53−69557（ＪＰ，Ａ) 特開 昭49−12736（ＪＰ，Ａ) 特開 昭57−19844（ＪＰ，Ａ) 特開 昭58−222361（ＪＰ，Ａ) 特開 昭50−64683（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-49-130742 (JP, A) JP-A-53-69557 (JP, A) JP-A-49-12736 (JP, A) JP-A 57-69 19844 (JP, A) JP-A-58-222361 (JP, A) JP-A-50-64683 (JP, A)
Claims (1)
あって優先順位が予め設定された各々処理に要する時間
が異なる複数の命令が入力され、これら複数の命令のう
ち最も優先度の高い命令に基づいて、その命令の処理に
要する時間で処理を行う中央処理装置において、 前記複数種類の命令の優先順位を設定する優先順位設定
手段と、 前記複数種類の命令において、予め定められた順序で処
理される命令と該順序に割り込んで処理される複数種類
の命令とを、各々個別に記憶し、記憶した命令を出力端
から出力する記憶手段と、 前記各記憶手段の出力端にそれぞれ接続された複数の入
力端を有し、前記優先順位設定手段によって設定された
優先順位に基づいて前記各記憶手段から出力される命令
のうち最も優先度の高い命令を選択して出力する選択手
段と、 前記選択手段の出力に接続され、選択された命令の処理
に要する時間を認識する処理時間認識手段と、 該時間が経過した時点で前記各記憶手段の記憶内容を更
新する記憶更新手段とを具備することを特徴とする中央
処理装置。1. A plurality of types of instructions for instructing various processes, each of which has a priority order and is required for each process.
Is different instructions input, based on the highest priority instruction among the plurality of instructions, the processing of the instruction
The central processing unit which performs time processing required, and priority setting means for setting the priority of the plurality of types of instructions, the plurality of types of instruction, interrupts the instruction and the order in which they are processed in a predetermined order A plurality of types of instructions to be processed in, each individually stored, storage means for outputting the stored instructions from the output end, and a plurality of input terminals respectively connected to the output end of each of the storage means, a selecting means for selecting the highest priority instruction among the instructions <br/> output from the respective storage means based on the priority set by the priority setting means, an output of said selection means And processing time recognizing means for recognizing the time required for processing the selected instruction , and storage updating means for updating the storage contents of the respective storage means when the time has elapsed. Characteristic central processing unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3204502A JP2635863B2 (en) | 1991-08-14 | 1991-08-14 | Central processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3204502A JP2635863B2 (en) | 1991-08-14 | 1991-08-14 | Central processing unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05341987A JPH05341987A (en) | 1993-12-24 |
| JP2635863B2 true JP2635863B2 (en) | 1997-07-30 |
Family
ID=16491594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3204502A Expired - Lifetime JP2635863B2 (en) | 1991-08-14 | 1991-08-14 | Central processing unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2635863B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247978B2 (en) * | 1973-04-13 | 1977-12-06 | ||
| JPS5369557A (en) * | 1976-12-03 | 1978-06-21 | Fujitsu Ltd | Data processor |
-
1991
- 1991-08-14 JP JP3204502A patent/JP2635863B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05341987A (en) | 1993-12-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950124 |