JPH0473336B2 - - Google Patents
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- JPH0473336B2 JPH0473336B2 JP57078019A JP7801982A JPH0473336B2 JP H0473336 B2 JPH0473336 B2 JP H0473336B2 JP 57078019 A JP57078019 A JP 57078019A JP 7801982 A JP7801982 A JP 7801982A JP H0473336 B2 JPH0473336 B2 JP H0473336B2
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Description
【発明の詳細な説明】
本発明はデジタルビデオ信号、デジタルオーデ
イオ信号等のデジタルデータ信号から、それに含
まれている所定周期の同期信号を検出する同期検
出回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a synchronization detection circuit that detects a synchronization signal of a predetermined period contained in a digital data signal such as a digital video signal or a digital audio signal.
従来のデジタルVTRでは、同期信号パターン
が発生しないように符号変換を行なつて、同期検
出し易いように構成していたので、回路構成が複
雑、大規模となるばかりでなく、再生時に於いて
電源投入後等のリセツト期間では再生されたデジ
タルビデオ信号から同期検出回路によつて確実に
ブロツク同期信号が検出されるまでは、そのデジ
タルビデオ信号を捨てなければならず、データの
情報量の損失が大きかつた。 Conventional digital VTRs perform code conversion to prevent synchronization signal patterns from occurring and are configured to facilitate synchronization detection, which not only makes the circuit configuration complex and large-scale, but also causes problems during playback. During a reset period, such as after turning on the power, the digital video signal must be discarded until the synchronization detection circuit reliably detects a block synchronization signal from the reproduced digital video signal, resulting in a loss of data information. was big.
斯る点に鑑み、本発明はデジタルデータ記録再
生装置等より再生時等に得られたデジタルデータ
の情報量の損失を、できるだけ小さく抑えること
ができ、且つ回路構成が簡単、小規模となる同期
検出回路を提案せんとするものである。 In view of these points, the present invention provides a synchronization method that can minimize the loss of information amount of digital data obtained during reproduction from a digital data recording/reproducing device, etc., and has a simple and small-scale circuit configuration. This paper attempts to propose a detection circuit.
本発明による同期検出回路は、所定周期の同期
信号を含むデジタルビデオデータ信号が供給さ
れ、デジタルビデオデータ信号を記憶するデータ
メモリと、デジタルビデオデータ信号が供給さ
れ、同期信号を検出して同期検出信号を出力する
同期パターン検出回路と、その同期パターン検出
回路から出力される同期検出信号を順次記憶する
Ｎ−１個（Ｎ＝３，４，５，……）のメモリと、
同期パターン検出回路の出力信号と上記Ｎ−１個
のメモリの出力信号とが供給され、供給された信
号中に同期検出信号がＭ（Ｍ＜Ｎ）個以上存在す
る際に同期信号を出力する多数決回路と、多数決
回路の出力信号が供給され、多数決回路より第１
の同期信号が供給された時に、以後多数決回路
が、供給された信号中に上記同期検出信号が
M′（M′＜Ｍ）個以上存在する際に上記同期信号
を出力するように多数決回路を制御する制御回路
と、デジタルビデオデータ信号が多数決回路の応
答時間に対応する時間だけデータメモリ内に留ま
るようにデータメモリに書込みアドレス信号及び
読出しアドレス信号を供給するメモリ駆動回路
と、多数決回路の出力信号に基づいて、データメ
モリの出力信号を選択的に出力するスイツチ回路
とを備え、多数決回路から出力される同期信号と
スイツチ回路から出力されるデジタルビデオデー
タ信号を夫々出力信号として出力するようにした
ものである。 A synchronization detection circuit according to the present invention is supplied with a digital video data signal including a synchronization signal of a predetermined period, a data memory for storing the digital video data signal, and a data memory that stores the digital video data signal, and detects the synchronization signal and detects synchronization. a synchronization pattern detection circuit that outputs a signal, and N-1 (N=3, 4, 5,...) memories that sequentially store the synchronization detection signals output from the synchronization pattern detection circuit;
The output signal of the synchronization pattern detection circuit and the output signal of the N-1 memories are supplied, and a synchronization signal is output when there are M (M<N) or more synchronization detection signals in the supplied signal. The majority circuit and the output signal of the majority circuit are supplied, and the first
When the synchronization signal of
A control circuit that controls the majority circuit to output the synchronization signal when there are M'(M'<M) or more, and a control circuit that controls the majority circuit to output the synchronization signal when there are M'(M'< M) or more, and a digital video data signal that is stored in the data memory for a time corresponding to the response time of the majority circuit. a memory drive circuit that supplies a write address signal and a read address signal to the data memory so that the data memory stays in place; and a switch circuit that selectively outputs the output signal of the data memory based on the output signal of the majority circuit; The output synchronization signal and the digital video data signal output from the switch circuit are respectively output as output signals.
以下に図を参照して本発明をデジタルVTRに
適用した一実施例につき詳細に説明する。１は、
デジタルVTRにおいて再生時に再生された例え
ば並列８ビツトのNRZ変調方式のデジタルビデ
オ信号（所定周期のブロツク同期信号を含む）の
供給される入力端子である。その１ブロツクは例
えば216ビツトである。この入力端子１よりの再
生デジタルビデオ信号はデータメモリ２に供給さ
れて、書込み及び記憶される。データメモリ２よ
り読出されたデジタルビデオ信号は切換スイツチ
３を介して出力端子４に供給される。切換スイツ
チ３はその可動接点が出力端子４に接続され、そ
の一方の固定接点がデータメモリ２の出力側に接
続され、他方の固定接点が接地されている。 An embodiment in which the present invention is applied to a digital VTR will be described in detail below with reference to the drawings. 1 is
This is an input terminal to which, for example, a parallel 8-bit NRZ modulation digital video signal (including a block synchronization signal of a predetermined period) reproduced by a digital VTR is supplied. One block is, for example, 216 bits. The reproduced digital video signal from the input terminal 1 is supplied to the data memory 2, where it is written and stored. The digital video signal read from the data memory 2 is supplied to an output terminal 4 via a changeover switch 3. The changeover switch 3 has its movable contact connected to the output terminal 4, one fixed contact connected to the output side of the data memory 2, and the other fixed contact grounded.
６及び７は夫々書き込み及び読み出しアドレス
カウンタで、その出力はアドレススイツチ５を介
してデータメモリ２に供給される。１３は電源投
入時においてリセツト信号を発生するリセツト信
号発生回路であつて、これよりのリセツト信号が
カウンタ６，１４及び１６に供給される。尚、カ
ウンタ６，７及び１４は後述する同期パターン検
出回路１０より初めて同期パターンが検出された
ときクロツク信号の計数を開始する。 6 and 7 are write and read address counters, respectively, the outputs of which are supplied to the data memory 2 via the address switch 5. Reference numeral 13 denotes a reset signal generating circuit which generates a reset signal when the power is turned on, and the reset signal from this circuit is supplied to the counters 6, 14 and 16. Note that the counters 6, 7, and 14 start counting the clock signals when a synchronization pattern is detected for the first time by a synchronization pattern detection circuit 10, which will be described later.
入力端子１に供給された再生デジタルビデオ信
号はデータメモリ２のカウンタ６の計数にて決る
アドレスに書き込まれる。又、この書き込みアド
レスカウンタ６よりのアドレス信号は合成器８に
供給されて、これより定数回路９よりの所定アド
レス数Ｋが差し引かれ、その差し引き出力たるア
ドレス信号が読み出しアドレスカウンタ７に供給
される。このＫは後述する多数決回路１１よりの
同期信号の入力端子１に供給されたデジタルビデ
オ信号中の同期信号に対する遅延量に対応したサ
ンプル数に応じた値に選定される。又、読み出し
アドレスカウンタ７には多数決回路１１より得ら
れた同期信号が供給されて、カウンタ７がセツト
され、そのときの合成器８よりのアドレス信号が
カウンタ７のスタートアドレスとされる。 The reproduced digital video signal supplied to the input terminal 1 is written to an address determined by the count of the counter 6 of the data memory 2. Further, the address signal from the write address counter 6 is supplied to a synthesizer 8, from which a predetermined number of addresses K from a constant circuit 9 is subtracted, and the address signal as the subtracted output is supplied to the read address counter 7. . This K is selected to a value corresponding to the number of samples corresponding to the amount of delay with respect to the synchronization signal in the digital video signal supplied to the input terminal 1 of the synchronization signal from the majority circuit 11, which will be described later. Further, the read address counter 7 is supplied with the synchronization signal obtained from the majority circuit 11, the counter 7 is set, and the address signal from the synthesizer 8 at that time is used as the start address of the counter 7.
所定間隔で同じパターンの同期信号が挿入され
たデジタルビデオ信号は入力端子１を介して同期
パターン検出回路１０に供給される。同期パター
ン検出回路１０は、供給されたデジタルビデオ信
号から例えば16ビツトのブロツク同期信号の所定
パターンに相当する信号（同期パターンと同じパ
ターンのノイズも含む）を検出することにより同
期信号を検出したと見なし、同期検出信号を出力
する。その同期検出信号（例えば１ビツトの信
号）は多数決回路１１に供給されると共に、Ｎ−
１個（Ｎを例えば17とすれば、Ｎ−１＝16と成
る）の同期メモリ（従つてメモリ容量は１ビツト
で良い）１２1〜１２N-1に供給されて１個ずつ順
次書き込まれて記憶される。１４はこれら同期メ
モリ１２1〜１２N-1にアドレス信号を供給すると
共に、同期パターン検出回路１０から順次供給さ
れる同期検出信号を所定のタイミングで順次同期
メモリ１２1〜１２N-1に記憶させ、その後、同期
メモリ１２1〜１２N-1に記憶されているデータが
同時に多数決回路１１に供給されるように同期メ
モリ１２1〜１２N-1の書込動作及び読出動作を制
御するアドレスカウンタである。 A digital video signal into which synchronization signals of the same pattern are inserted at predetermined intervals is supplied to a synchronization pattern detection circuit 10 via an input terminal 1. The synchronization pattern detection circuit 10 detects a synchronization signal by detecting a signal corresponding to a predetermined pattern of, for example, a 16-bit block synchronization signal (including noise having the same pattern as the synchronization pattern) from the supplied digital video signal. outputs a synchronization detection signal. The synchronization detection signal (for example, a 1-bit signal) is supplied to the majority circuit 11, and the N-
One (if N is 17, for example, N-1 = 16) synchronous memory (therefore, the memory capacity only needs to be 1 bit) is supplied to 12 1 to 12 N-1 and sequentially written one by one. is memorized. 14 supplies address signals to these synchronous memories 12 1 to 12 N-1 , and sequentially stores synchronous detection signals sequentially supplied from the synchronous pattern detection circuit 10 in the synchronous memories 12 1 to 12 N-1 at a predetermined timing. and then control the write and read operations of the synchronous memories 12 1 to 12 N-1 so that the data stored in the synchronous memories 12 1 to 12 N-1 are simultaneously supplied to the majority circuit 11. It is a counter.
多数決回路１１は、供給される各信号のレベル
を判別することにより、同期メモリ１２1〜１２N
−１から同時に供給される同期検出信号の個数を検
出し、この個数が多数決数Ｍ（Ｍ＜Ｎで、Ｍは例
えば12とする）に満たないときには、同期検出不
能信号を出力し、これによりスイツチ３の可動接
点は接地側固定接点に接続される。 The majority circuit 11 determines the level of each signal supplied to the synchronous memories 12 1 to 12 N
The number of synchronization detection signals supplied simultaneously from -1 is detected, and when this number is less than the majority vote M (M<N, M is 12, for example), a synchronization detection impossible signal is output. The movable contact of the switch 3 is connected to the ground side fixed contact.
多数決回路１１は同期パターン検出回路１０及
び同期メモリ１２1〜１２N-1よりの同期検出信号
の数が初めて多数決数Ｍ（Ｍ＜Ｎ）以上になつた
時に検出出力を発生し、同期検出不能信号の発生
を停止すると共に、出力端子１７に同期信号を供
給する。即ち、多数決回路１１は、所定パターン
の信号が所定の間隔で入力端子１に供給される割
合に応じて、同期検出不能信号を出力したり、そ
の出力を停止して検出出力を発生するようになさ
れている。この検出出力によつて計数開始・停止
制御回路１５が制御され、この制御出力によつて
基準同期信号発生回路としてのカウンタ１６がク
ロツク信号の計数を開始し、これより基準同期信
号（同期パターンを有しない）が発生して、多数
決回路１１に供給され、多数決回路１１の多数決
数Ｍをそれより小さな値Ｍ（例えば４とする）に
変更される。又、同期検出不能信号の発生停止に
より、スイツチ３の可動接点はデータメモリ２側
の固定接点に切換えられ、データメモリ２よりの
デジタルデータ信号が出力端子４に供給される。 The majority decision circuit 11 generates a detection output when the number of synchronization detection signals from the synchronization pattern detection circuit 10 and the synchronization memories 12 1 to 12 N-1 exceeds the majority decision number M (M<N) for the first time, and synchronization cannot be detected. The signal generation is stopped and a synchronization signal is supplied to the output terminal 17. That is, the majority circuit 11 outputs a synchronization detection failure signal, or stops outputting the signal and generates a detection output, depending on the rate at which a predetermined pattern of signals is supplied to the input terminal 1 at predetermined intervals. being done. The counting start/stop control circuit 15 is controlled by this detection output, and by this control output, the counter 16 as a reference synchronization signal generation circuit starts counting clock signals. ) is generated and supplied to the majority decision circuit 11, and the majority decision number M of the majority decision circuit 11 is changed to a smaller value M (for example, 4). Furthermore, when the generation of the synchronization detection impossible signal is stopped, the movable contact of the switch 3 is switched to the fixed contact on the data memory 2 side, and the digital data signal from the data memory 2 is supplied to the output terminal 4.
多数決回路１１に供給される同期検出信号の数
が変更された多数決数M′より多いときは、多数
決回路１１から出力端子１７に連続して同期信号
が供給される。 When the number of synchronization detection signals supplied to the majority circuit 11 is greater than the changed majority number M', synchronization signals are continuously supplied from the majority circuit 11 to the output terminal 17.
多数決回路１１に入力された同期検出信号の個
数が上述の変更された多数決数M′に満たなくな
つたときは、多数決回路１１は同期検出不能信号
を出力し、これにより計数開始・停止制御回路１
５を制御して、基準同期信号発生回路１６よりの
基準同期信号の発生を停止せしめて多数決回路１
１の多数決数をＭに戻すと共に、データメモリ２
側であつた切換スイツチ３の可動接点を接地側に
切り換えて、出力端子４にデジタルビデオ信号が
得られないようにする。 When the number of synchronization detection signals inputted to the majority decision circuit 11 becomes less than the above-mentioned changed majority number M', the majority decision circuit 11 outputs a synchronization detection impossible signal, which causes the counting start/stop control circuit to 1
5, the generation of the reference synchronization signal from the reference synchronization signal generation circuit 16 is stopped, and the majority decision circuit 1
The majority vote of 1 is returned to M, and the data memory 2
Switch the movable contact of the changeover switch 3 on the side to the ground side so that no digital video signal is obtained at the output terminal 4.
上述においてはデジタルデータ信号としてデジ
タルビデオ信号の場合について述べたが、デジタ
ルオーデイオ信号等他のデジタルデータ信号も可
能である。 In the above description, a digital video signal is used as the digital data signal, but other digital data signals such as a digital audio signal are also possible.
上述せる本発明同期検出回路によれば、デジタ
ルデータ記録再生装置等より再生時等に得られた
デジタルデータ信号から、完全に同期信号が得ら
れなくても、ある程度以上の確率をもつて同期信
号が得られるときは、そのデジタルデータ信号を
活用するようにしたので、デジタルデータの情報
損失をできるだけ小さく抑えることができると共
に、回路構成が簡単、小規模となる。 According to the synchronization detection circuit of the present invention described above, even if a complete synchronization signal cannot be obtained from a digital data signal obtained during reproduction from a digital data recording/reproducing device, etc., a synchronization signal can be detected with a certain degree of probability. When the digital data signal is obtained, the digital data signal is utilized, so that the information loss of the digital data can be kept as small as possible, and the circuit configuration is simple and small-scale.
又、本発明によれば、同期パターン検出回路に
て検出された信号を順次記憶するＮ−１個（Ｎ＝
３，４，５，……）のメモリから供給された信号
中に同期検出信号がＭ（Ｍ＜Ｎ）個以上存在する
際に多数決回路が同期信号を出力し、この多数決
回路より第１の同期信号が供給された時に、以後
多数決回路が、供給された信号中に同期検出信号
がM′（M′＜Ｍ）個以上存在する際に同期信号を
出力するように多数決回路を制御するようにして
いるので、例えば、デジタルデータ記録再生装置
等より再生されたデジタルビデオ信号から同期信
号を検出し始める際には、ノイズを同期信号とし
て誤判別してしまうことがなく正確に同期信号を
検出して出力することができる。 Further, according to the present invention, there are N-1 (N=
When there are M (M<N) or more synchronization detection signals in the signals supplied from the memories (3, 4, 5, ...), the majority circuit outputs a synchronization signal, and the majority circuit outputs the synchronization signal. When the synchronization signal is supplied, the majority circuit is controlled to output a synchronization signal when there are M'(M'<M) or more synchronization detection signals in the supplied signal. For example, when starting to detect a synchronization signal from a digital video signal reproduced by a digital data recording/reproduction device, the synchronization signal can be detected accurately without misidentifying noise as a synchronization signal. It can be output.
又、本発明によれば、一旦同期信号が検出され
た後は、供給された信号中に同期検出信号が
M′（M′＜Ｍ）個以上存在する際に同期信号を出
力するように多数決回路を制御するようにしてい
るので、同期信号にのるノイズが多少多くても連
続してデジタルビデオ信号及び同期信号を出力す
ることができ、デジタルビデオデータの損失を小
さくできるといつた格別の効果がある。 Further, according to the present invention, once the synchronization signal is detected, the synchronization detection signal is included in the supplied signal.
Since the majority circuit is controlled to output a synchronization signal when there are M'(M'<M) or more, the digital video signal and It has the special effect of being able to output a synchronizing signal and reducing the loss of digital video data.
更に、本発明によれば、データメモリに供給さ
れたデジタルビデオデータ信号が多数決回路の応
答時間に対応する時間だけデータメモリ内に留ま
るようにデータメモリに書込みアドレス信号及び
読出しアドレス信号を供給するメモリ駆動回路を
備えているので、デジタルビデオ信号から同期信
号を検出し始める際に、多数決回路が多数決をと
るのにかかる応答時間に対応する時間にデジタル
データ記録再生装置等により再生されたデジタル
ビデオ信号はデジタルメモリ内に記憶されている
ので、デジタルビデオ信号から同期信号を検出し
始める際にもデジタルビデオデータの損失を小さ
くできるといつた格別の効果がある。 Furthermore, the invention provides a memory for providing write and read address signals to the data memory such that the digital video data signal applied to the data memory remains in the data memory for a time corresponding to the response time of the majority circuit. Since the drive circuit is equipped with a drive circuit, when starting to detect a synchronization signal from a digital video signal, the digital video signal reproduced by a digital data recording and reproducing device etc. at a time corresponding to the response time required for the majority circuit to take a majority decision. Since this is stored in the digital memory, there is a special effect in that the loss of digital video data can be reduced even when starting to detect a synchronization signal from a digital video signal.
図は本発明の一実施例を示すブロツク線図であ
る。
２はデータメモリ、６及び７は夫々書き込み及
び読み出しアドレスカウンタ、１０は同期パター
ン検出回路、１１は多数決回路、１２1〜１２Nは
同期メモリ、１３はリセツト信号発生回路、１５
は計数開始停止制御回路、１６は基準同期信号発
生回路である。
The figure is a block diagram showing one embodiment of the present invention. 2 is a data memory, 6 and 7 are write and read address counters, 10 is a synchronous pattern detection circuit, 11 is a majority decision circuit, 12 1 to 12 N are synchronous memories, 13 is a reset signal generation circuit, 15
1 is a counting start/stop control circuit, and 16 is a reference synchronization signal generation circuit.
Claims (1)
ータ信号が供給され、上記デジタルビデオデータ
信号を記憶するデータメモリと、上記デジタルビ
デオデータ信号が供給され、上記同期信号を検出
して同期検出信号を出力する同期パターン検出回
路と、該同期パターン検出回路から出力される上
記同期検出信号を順次記憶するＮ−１個（Ｎ＝
３，４，５，……）のメモリと、上記同期パター
ン検出回路の出力信号と上記Ｎ−１個のメモリの
出力信号とが供給され、供給された信号中に上記
同期検出信号がＭ（Ｍ＜Ｎ）個以上存在する際に
上記同期信号を出力する多数決回路と、上記多数
決回路の出力信号が供給され、上記多数決回路よ
り第１の同期信号が供給された時に、以後上記多
数決回路が、供給された信号中に上記同期検出信
号がM′（M′＜Ｍ）個以上存在する際に上記同期
信号を出力するように上記多数決回路を制御する
制御回路と、上記デジタルビデオデータ信号が上
記多数決回路の応答時間に対応する時間だけ上記
データメモリ内に留まるように上記データメモリ
に書込みアドレス信号及び読出しアドレス信号を
供給するメモリ駆動回路と、上記多数決回路の出
力信号に基づいて、上記データメモリの出力信号
を選択的に出力するスイツチ回路とを備え、上記
多数決回路から出力される同期信号と上記スイツ
チ回路から出力される上記デジタルビデオデータ
信号を夫々出力信号として出力するようにしたこ
とを特徴とする同期検出回路。1. A digital video data signal including a synchronization signal of a predetermined period is supplied, a data memory for storing the digital video data signal, and a data memory is supplied with the digital video data signal, detects the synchronization signal, and outputs a synchronization detection signal. A synchronization pattern detection circuit and N-1 pieces (N=
3, 4, 5, ...), the output signal of the synchronization pattern detection circuit, and the output signal of the N-1 memories are supplied, and the synchronization detection signal M( A majority circuit outputs the synchronization signal when there are M<N) or more, and the output signal of the majority circuit is supplied, and when the first synchronization signal is supplied from the majority circuit, the majority circuit , a control circuit that controls the majority voting circuit to output the synchronization signal when M'(M'<M) or more of the synchronization detection signals are present in the supplied signal; a memory drive circuit that supplies a write address signal and a read address signal to the data memory so that the data remains in the data memory for a time corresponding to the response time of the majority circuit; A switch circuit for selectively outputting an output signal of the memory is provided, and the synchronization signal output from the majority circuit and the digital video data signal output from the switch circuit are respectively output as output signals. Features a synchronization detection circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078019A JPS58195340A (en) | 1982-05-10 | 1982-05-10 | Synchronism detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078019A JPS58195340A (en) | 1982-05-10 | 1982-05-10 | Synchronism detecting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58195340A JPS58195340A (en) | 1983-11-14 |
| JPH0473336B2 true JPH0473336B2 (en) | 1992-11-20 |
Family
ID=13650082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57078019A Granted JPS58195340A (en) | 1982-05-10 | 1982-05-10 | Synchronism detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58195340A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2156189B (en) * | 1984-03-15 | 1988-01-06 | Gen Electric | Digital word synchronizing arrangements |
| JPH04192828A (en) * | 1990-11-27 | 1992-07-13 | Fujitsu Ltd | Synchronizing system in word interleave system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56119555A (en) * | 1980-02-25 | 1981-09-19 | Nippon Telegr & Teleph Corp <Ntt> | Multiprocessing type signal processing circuit |
-
1982
- 1982-05-10 JP JP57078019A patent/JPS58195340A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56119555A (en) * | 1980-02-25 | 1981-09-19 | Nippon Telegr & Teleph Corp <Ntt> | Multiprocessing type signal processing circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58195340A (en) | 1983-11-14 |
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