JPH0468885A - Time base corrector - Google Patents
Time base correctorInfo
- Publication number
- JPH0468885A JPH0468885A JP2177454A JP17745490A JPH0468885A JP H0468885 A JPH0468885 A JP H0468885A JP 2177454 A JP2177454 A JP 2177454A JP 17745490 A JP17745490 A JP 17745490A JP H0468885 A JPH0468885 A JP H0468885A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- reference clock
- time axis
- video signal
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 74
- 238000001514 detection method Methods 0.000 claims abstract description 44
- 238000012937 correction Methods 0.000 claims description 37
- 238000000926 separation method Methods 0.000 claims description 36
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 claims description 24
- 238000005070 sampling Methods 0.000 claims description 17
- 238000004364 calculation method Methods 0.000 claims description 7
- 230000003111 delayed effect Effects 0.000 description 26
- 238000010586 diagram Methods 0.000 description 26
- 239000012720 thermal barrier coating Substances 0.000 description 16
- 230000004044 response Effects 0.000 description 13
- 230000000694 effects Effects 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 239000002131 composite material Substances 0.000 description 7
- 230000006870 function Effects 0.000 description 7
- 238000012545 processing Methods 0.000 description 6
- 238000012546 transfer Methods 0.000 description 6
- 230000002238 attenuated effect Effects 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000012935 Averaging Methods 0.000 description 4
- 230000003044 adaptive effect Effects 0.000 description 3
- 238000001444 catalytic combustion detection Methods 0.000 description 3
- 238000003708 edge detection Methods 0.000 description 3
- 238000003780 insertion Methods 0.000 description 3
- 230000037431 insertion Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000011045 prefiltration Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Landscapes
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、家庭用のVTR(ビデオテープレコーダ)な
どに用いて好適な時間軸補正装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a time axis correction device suitable for use in home VTRs (video tape recorders) and the like.
[従来の技術]
VTRにおいては、ヘッドシリンダの回転むらなどに起
因して再生映像信号に時間軸変動が生ずる。放送局など
に用いられるVTRなどでは、かかる時間軸変動を補正
するために、従来から時間軸補正装置(以下、T B
C(Time Ba5e Corrector)という
)が用いられている。[Prior Art] In a VTR, fluctuations in the time axis occur in reproduced video signals due to uneven rotation of the head cylinder. In VTRs used in broadcasting stations, etc., in order to correct such time axis fluctuations, time axis correction devices (hereinafter referred to as T B
Time Ba5e Corrector (C) is used.
TBCは、一般に第17図に示すように、主としてA/
D (アナログ/ディジタル)変換器1、メモリ2、D
/A (ディジタル/アナログ)変換器3、書込みクロ
ック発生器4、読出しクロック発生器5から構成されて
いる。時間軸変動成分を有する入力映像信号AはA/D
変換器1でディジタル映像信号Bに変換され、メモリ2
に書き込まれる。また、入力映像信号Aは書込みクロッ
ク発生器4に供給され、書込みクロックEが生成される
。この書込みクロックEをサンプリンブノくルスとして
、A/D変換器1において、入力映像信号Aがディジタ
ル映像信号Bに変換され、この書込みクロックEを基準
にしてメモリ2にディジタル映像信号Bが書き込まれる
。メモリ2に書き込まれたディジタル映像信号Bは読出
しクロック発生器5が発生する読出しクロックFを基準
に読み畠される。読み出されたディジタル映像信号Cは
、読出しクロックFを用いたD/A変換器3により、ア
ナログの映像信号りに変換される。Generally, TBC is mainly A/
D (analog/digital) converter 1, memory 2, D
/A (digital/analog) converter 3, write clock generator 4, and read clock generator 5. The input video signal A having a time axis fluctuation component is an A/D
Converter 1 converts it into digital video signal B, and memory 2
will be written to. Further, the input video signal A is supplied to a write clock generator 4, and a write clock E is generated. Using this write clock E as a sampling clock, the input video signal A is converted into a digital video signal B in the A/D converter 1, and the digital video signal B is written into the memory 2 using this write clock E as a reference. The digital video signal B written in the memory 2 is read based on the read clock F generated by the read clock generator 5. The read digital video signal C is converted into an analog video signal by a D/A converter 3 using a read clock F.
ここで、書込みクロックEに入力映像信号Aと同じ時間
軸変動が生じていれば、A/D変換器1のサンプリング
パルスとしてこの書込みクロックEが用いられるから、
ディジタル映像信号Bにも同じ時間軸変動成分が存在し
ており、また、この書込みクロックEを基準としてディ
ジタル映像信号Bがメモリ2に書き込まれるから、メモ
リ2しこ導き込まれたディジタル映像信号には時間軸変
動成分は存在しない。そこで、メモリ2に1き込まれた
ディジタル映像信号を安定した周波数の読出しクロック
Fで読み出すと、読み出されたディジタル映像信号Cに
は時間軸変動成分が存在しないことになる。Here, if the write clock E has the same time axis fluctuation as the input video signal A, this write clock E is used as the sampling pulse of the A/D converter 1.
The same time axis fluctuation component exists in the digital video signal B, and since the digital video signal B is written into the memory 2 using this write clock E as a reference, the digital video signal introduced into the memory 2 There is no time axis fluctuation component. Therefore, if the digital video signal stored in the memory 2 is read out using the readout clock F having a stable frequency, the read out digital video signal C will have no time axis fluctuation component.
以上が放送用VTRに用いら九でいる一般的なTBCの
原理であり、その詳細については、たとえば、日本放送
出版協会発行 rVTR技術」昭和58年 pp、 1
07−134などに述へられている。The above is the general principle of TBC used in broadcasting VTRs. For details, see, for example, "rVTR Technology" published by Japan Broadcasting Publishing Association, 1981, pp. 1
07-134, etc.
ところで、かかる従来のTBCffi時間軸補正能力は
、書込みクロックEがいかに正確に入力映像信号Aの時
間軸変動に追従しているかにかかつている。この点を考
慮した書込みクロック発生@4の一例として、p L
L (Phase Locked 、Loop)構成の
ものが知られている。第18図はかかる書込みクロック
発生器4を示すブロック図である。By the way, the conventional TBCffi time axis correction ability depends on how accurately the write clock E follows the time axis fluctuations of the input video signal A. As an example of write clock generation @4 taking this point into consideration, p L
An L (Phase Locked, Loop) configuration is known. FIG. 18 is a block diagram showing such a write clock generator 4.
同図において、入力映像信号Aは同期分離回路6に供給
され、水平同期信号HDが分離される。In the figure, an input video signal A is supplied to a synchronization separation circuit 6, and a horizontal synchronization signal HD is separated.
二こで、この水平同期信号HDの周波数をf8とすると
、VCO(電圧制御発振器)9はnf、(但し、n〉1
)の周波数の書込みクロックEを発生している。この書
込みクロックEはn分周器1oで分周されてf9の周波
数の信号■となり、位相比較回路7で水平同期信号HD
と位相比較されて誤差信号Gが形成される。この誤差信
号GはLPF(ローパスフィルタ)8で高周波成分が除
去され、VCO9に供給される。VCO9はこのLPF
8の出力信号Hによって制御され、これにより、書込み
クロックEの周波数が変化する。Now, if the frequency of this horizontal synchronization signal HD is f8, then the VCO (voltage controlled oscillator) 9 is nf, (where n>1
) generates a write clock E with a frequency of This write clock E is frequency-divided by an n frequency divider 1o to become a signal with a frequency of f9, and a horizontal synchronizing signal HD is generated by a phase comparator circuit 7.
An error signal G is formed by comparing the phase with This error signal G has high frequency components removed by an LPF (low pass filter) 8 and is supplied to a VCO 9. VCO9 is this LPF
8, which changes the frequency of the write clock E.
ここで、位相比較回路7.LPF8.VCO9およびn
分周110がPLLを構成しており、水平同期信号HD
とn分周器10の出方信号■の位相が一致したときにV
CO9の発振周波数がnf8となるように設計し、かつ
LPF8の定数を適宜設定することにより、VCO9の
発振周波数が常に水平同期信号HDの周波数f□のn倍
となるロック状態に維持することができ、したがって、
入力映像信号Aの時間軸変動に追従した書込みクロック
Eを得ることができる。Here, phase comparator circuit 7. LPF8. VCO9 and n
The frequency divider 110 constitutes a PLL, and the horizontal synchronization signal HD
When the phases of the output signal ■ of the n frequency divider 10 match, V
By designing the oscillation frequency of the CO9 to be nf8 and appropriately setting the constant of the LPF8, it is possible to maintain the oscillation frequency of the VCO9 in a locked state where it is always n times the frequency f□ of the horizontal synchronizing signal HD. can, therefore,
It is possible to obtain a write clock E that follows the time axis fluctuations of the input video signal A.
かかる書込みクロック発生器4においては、LPF8は
PLLを安定に動作させるために不可欠なものである。In such a write clock generator 4, the LPF 8 is essential for stably operating the PLL.
しかし、この反面、LPF8は信号に位相遅れを生じさ
せるため、この書込みクロック発生器4は追従特性があ
まり良くないという問題がある。つまり、入力映像信号
Aに含まれる時間軸変動のうちの低い周波数の変動に対
してはよく追従するが、高い周波数の変動に対しては追
従できないのである。However, on the other hand, since the LPF 8 causes a phase delay in the signal, the write clock generator 4 has a problem in that its follow-up characteristics are not very good. In other words, it follows well the low frequency fluctuations of the time axis fluctuations included in the input video signal A, but cannot follow the high frequency fluctuations.
そこで、追従特性が良好な書込みクロックの発生方法に
ついて種々検討されてきたが、その−例が「テレビジョ
ン学会技術報告J VoQ、13゜N o 、 38
(1989年8月)pp、L7−22に提案されてい
る。以下、この方法を第19図によって説明する。Therefore, various methods of generating a write clock with good follow-up characteristics have been studied, and an example is given in "Technical Report of the Television Society of Japan, J VoQ, 13°No, 38.
(August 1989) pp. L7-22. This method will be explained below with reference to FIG.
同図において、基準発振器14はnf8の周波数の基準
クロックfllを発生しており、この基準クロックfs
は位相遅延回路13に供給されて周波数がnfnでΔτ
ずつ順次位相が異なるm個のサブクロックfulfi+
・・・・・、f、、が生成される。In the figure, the reference oscillator 14 generates a reference clock fll having a frequency of nf8, and this reference clock fs
is supplied to the phase delay circuit 13 and the frequency is nfn and Δτ
m subclocks fulfi+ with different phases in sequence
..., f, is generated.
但し、Δτはnf、Xmである。However, Δτ is nf and Xm.
同期分離回路6で入力映像信号Aから分離された水平同
期信号HDは位相比較回路11に供給され、サブクロッ
クf工〜f、夫々と位相比較される。The horizontal synchronization signal HD separated from the input video signal A by the synchronization separation circuit 6 is supplied to a phase comparator circuit 11, where the phase is compared with each of the subclocks f to f.
そして、位相比較回路11はサブクロックモ工〜f、の
うちの水平同期信号HDと位相差が最も小さいサブクロ
ックを検出し、クロック選択回路12を制御して水平同
期信号HDと最も位相差が小さいサブクロックを書込み
クロックEとして選択させる。この動作は位相比較回路
11に水平同期信号HDが供給される毎に行なわれる。Then, the phase comparison circuit 11 detects the subclock having the smallest phase difference from the horizontal synchronization signal HD among the subclocks mos to f, and controls the clock selection circuit 12 to detect the subclock having the smallest phase difference from the horizontal synchronization signal HD. A smaller subclock is selected as the write clock E. This operation is performed every time the horizontal synchronizing signal HD is supplied to the phase comparator circuit 11.
この書込みクロック発生方法によると、入力映像信号A
の時間軸変動に書込みクロックの応答が瞬時に応答する
ことになり、高周波の時間軸変動にも充分に追従する。According to this write clock generation method, input video signal A
The response of the write clock instantaneously responds to fluctuations in the time axis, and can sufficiently follow fluctuations in the high frequency time axis.
しかしながら、このように入力映像信号Aの時間軸変動
に瞬時に応答する書込みクロック発生回路4を備えたT
BC(以下、瞬時応答型TBCという)では、第18図
に示したPLLによる書込みクロック発生回路4を備え
たTBC(以下、PLL型TBCという)になかった問
題が生ずる7これは、入力映像信号Al7)S/Nが悪
いと、TBCから出力される映像信号りの高周波の時間
軸変動が入力映像信号Aに比へて増加することである。However, in this way, T
BC (hereinafter referred to as an instantaneous response TBC) has a problem that does not exist in a TBC (hereinafter referred to as a PLL type TBC) equipped with a PLL write clock generation circuit 4 shown in FIG. 7. This is because the input video signal Al7) If the S/N is poor, the high frequency time axis fluctuation of the video signal output from the TBC increases compared to the input video signal A.
すなわち、入力映像信号AのS/Nが悪いと、第19図
に示した書込みクロック発生回路4では。That is, if the S/N of the input video signal A is poor, the write clock generation circuit 4 shown in FIG.
同期分離回路6から出力される水平同期信号HDの時間
軸精度が悪くなり、位相比較回路11がこの精度が悪い
水平同期信号HDに応答してしまう。The time axis precision of the horizontal synchronization signal HD output from the synchronization separation circuit 6 deteriorates, and the phase comparison circuit 11 ends up responding to the horizontal synchronization signal HD with poor precision.
このために、クロック選択回路12から出力される書込
みクロックEは、入力映像信号Aの時間軸変動に加え、
ノイズによる誤った時間軸変動も含んでしまうことにな
る。このために、瞬時応答型TBCから出力される映像
信号には、ノイズによる誤った時間軸変動が現われるこ
とになる。For this reason, the write clock E outputted from the clock selection circuit 12 is affected by the time axis fluctuation of the input video signal A.
This also includes erroneous time axis fluctuations due to noise. For this reason, erroneous time axis fluctuations due to noise appear in the video signal output from the instantaneous response TBC.
もちろんPLL型TBCにおいても、その出力映像信号
にノイズによる時間軸変動が現われる。Of course, even in the PLL type TBC, time axis fluctuations due to noise appear in the output video signal.
しかし、PLL型TBCは高周波の時間軸変動に応答し
ないから、ノイズによって影響を受けても。However, since the PLL type TBC does not respond to high frequency time axis fluctuations, it can be affected by noise.
低周波の時間軸変動が現われるだけである。このため、
ノイズによって生ずる出力映像信号の時間軸変動は、P
LL型TBCの方が瞬時応答型TBCよりも小さいので
ある。Only low frequency time axis fluctuations appear. For this reason,
The time axis fluctuation of the output video signal caused by noise is P
The LL type TBC is smaller than the instantaneous response type TBC.
かかる瞬時応答型TBCの欠点を補うための1つの方法
として、上記の文献「テレビジョン学会技術報告」には
、同期分離回路6として入力映像信号Aから水平同期信
号HDのみを正確に分離する、いわゆる適応型同期分離
回路が用いられている。これを、以下、第20図によっ
て説明する。As one method for compensating for the shortcomings of such an instantaneous response type TBC, the above-mentioned document "Television Society Technical Report" describes a method for accurately separating only the horizontal synchronization signal HD from the input video signal A as a synchronization separation circuit 6. A so-called adaptive sync separation circuit is used. This will be explained below using FIG. 20.
同図において、入力映像信号AはIH遅延回路15(但
し、IHは1水平走査期間)で遅延され、1− H遅延
映像信号A′が得られる。このIH遅延映像信号A′は
IH遅延回路16でさらに遅延され、2H遅延映像信号
A′が得られる。これら入力映像信号Aと遅延映像信号
A’ 、A”は3ラインコサインフイルタ17に供給さ
れる。3ラインコサインフイルタ17はこれら入力信号
A、A’A Tlの平均化処理を行ない、周波数f、4
/4以上の周波数帯域でのノイズを減衰させる。In the figure, an input video signal A is delayed by an IH delay circuit 15 (where IH is one horizontal scanning period), and a 1-H delayed video signal A' is obtained. This IH delayed video signal A' is further delayed by an IH delay circuit 16 to obtain a 2H delayed video signal A'. These input video signal A and delayed video signals A', A'' are supplied to a 3-line cosine filter 17. The 3-line cosine filter 17 averages these input signals A, A'A Tl, 4
Attenuates noise in the frequency band of /4 or higher.
3ラインコサインフイルタ17の出力映像信号は、LP
F18でカラーサブキャリアや同期信号のオーバシュー
ト、リンギングなどが、、#!2衰憲れた後、コンパレ
ータ回路19に供給される。コンパレータ回路19では
、供給された映像信号の同期先端電位とペデスタル電位
とがサンプルホールドされてこれらの中間電位がスレシ
ョールド蹴位として検出され、このスレショールド電位
を供給された映像信号とレベル比較することにより、こ
の映像信号の複合同期信号が分離される。この複合同期
信号はAFCゲート回路20に供給される8AFCゲ一
ト回路20では、複合同期信号からAFC(自動周波数
制御)回路によってウィンドウパルスが形成され、この
ウィンドウパルスにより、この複合同期信号がその後エ
ツジを中心にゲートがかけられる。これにより、後エツ
ジを中心とする期間でのノイズや等化パルス、垂直同期
信号が除去され、水平同期信号が得られる。この水平同
期信号はノイズゲート回路21に供給され、A、 F
Cゲート回路20の出力信号のうち水平同期信号よll
も時間量の狭いパルスをノイズとして除去する。ノイズ
ゲート回路21から出力される水平同期信号はダミーシ
ンク挿入回路22に供給され、水平同期信号が正規の周
期で供給されないとき、ダミーの水平同期信号が挿入さ
れる。The output video signal of the 3-line cosine filter 17 is LP
Color subcarrier, synchronization signal overshoot, ringing, etc. with F18, #! After two decays, the signal is supplied to the comparator circuit 19. In the comparator circuit 19, the synchronization tip potential and pedestal potential of the supplied video signal are sampled and held, their intermediate potential is detected as a threshold kick, and this threshold potential is compared to the supplied video signal and level. By comparison, the composite synchronization signal of this video signal is separated. This composite synchronization signal is supplied to the AFC gate circuit 20. In the AFC gate circuit 20, a window pulse is formed from the composite synchronization signal by an AFC (automatic frequency control) circuit. A gate is placed around Edge. As a result, noise, equalization pulses, and vertical synchronization signals in a period centered on the trailing edge are removed, and a horizontal synchronization signal is obtained. This horizontal synchronization signal is supplied to the noise gate circuit 21, and A, F
Among the output signals of the C gate circuit 20, the horizontal synchronization signal
It also removes pulses with a narrow duration as noise. The horizontal synchronization signal output from the noise gate circuit 21 is supplied to a dummy sync insertion circuit 22, and when the horizontal synchronization signal is not supplied at a regular cycle, a dummy horizontal synchronization signal is inserted.
このようにして、ダミーシンク挿入回路22から、同期
分離回路6の出力として、ノイズが充分に減衰された水
平同期信号HDが得られる。In this way, the horizontal synchronization signal HD with sufficiently attenuated noise is obtained from the dummy sync insertion circuit 22 as the output of the synchronization separation circuit 6.
なお、IH遅延回路1.5から出力されるIH遅延映像
信号A′はA/D変換器1でディジタル映像信号Bに変
換され、メモリ2(第17図)に供給される。Note that the IH delayed video signal A' output from the IH delay circuit 1.5 is converted into a digital video signal B by the A/D converter 1, and is supplied to the memory 2 (FIG. 17).
ところで、第20図において、LPF18.コンパレー
タ回路19は、上記のように、同期信号のタイミング精
度を向上させるために有効であって、−船釣なTBCに
おいてもよく用いられている。また、AFCゲート回路
20.ノイズゲート回路21およびダミーシンク挿入回
路22はノイズなどによる誤動作を防止するのに有効で
あって、これらも−船釣なTBCでしばしば用いられる
。By the way, in FIG. 20, LPF18. As mentioned above, the comparator circuit 19 is effective for improving the timing accuracy of the synchronization signal, and is often used in TBCs for boat fishing. Further, the AFC gate circuit 20. The noise gate circuit 21 and the dummy sink insertion circuit 22 are effective in preventing malfunctions caused by noise, and are often used in TBCs for boat fishing.
第20図に示した同期分離回路が一般的なTBCての同
期分離回路と異なる点は3ラインコサインフイルタ17
を用いていることである。一般に、ノイズはライン間で
相関性がないので、3ラインコサインフイルタ17で映
像信号を3ラインずつ工均化を行なうと、ノイズが減衰
されてS/Nが向上する。この処理は周波数領域ではL
P Fとしての効果を生じ、上記従来技術では、周波
数fM/4以上の周波数成分を減衰させている。二のた
めに、時間軸変動のうちのf8/4以上の周波数成分も
減衰させてしまうが、家庭用VTRでは、再生映像信号
に含まれる時間軸変動は低周波成分が多いから、このよ
うに高周波成分が減衰されても、性能の劣化は小さい。The synchronous separation circuit shown in FIG.
This means that it uses Generally, noise has no correlation between lines, so when the three-line cosine filter 17 equalizes the video signal three lines at a time, the noise is attenuated and the S/N is improved. This process is L in the frequency domain.
This produces an effect as a PF, and in the above-mentioned conventional technology, frequency components of frequency fM/4 or higher are attenuated. For the second reason, the frequency components of f8/4 or higher in the time axis fluctuations are also attenuated, but in home VTRs, the time axis fluctuations included in the reproduced video signal are mostly low frequency components, so this Even if high-frequency components are attenuated, performance degradation is small.
第20図にした同期分離回路6のいま1つの重要な点は
、時間軸補正される映像信号がIH遅延回路15から出
力されるIH遅延映像信号A′であることである。これ
は、3ラインコサインフイルタ17の出力信号が入力映
像信号AよりもIH遅れ、これにより、同期分離回路6
から出力されろ水平同期信号HDが入力映像信号Aより
も1H遅れることによるものである。したがって、この
水平同期信号HDからの時間軸変動の検出は入力映像信
号AよりもIH遅れるが、時間軸補正されるへきディジ
タル映像信号Bも入力映像信号AよりもIH遅れるから
1両者のタイミングが合い、この結果5瞬時に応答して
時間軸補正が行なわれることになる。Another important point of the synchronization separation circuit 6 shown in FIG. 20 is that the video signal to be time-base corrected is the IH delayed video signal A' output from the IH delay circuit 15. This is because the output signal of the 3-line cosine filter 17 lags behind the input video signal A by IH, and as a result, the sync separation circuit 6
This is because the horizontal synchronizing signal HD output from the input video signal A is delayed by 1H from the input video signal A. Therefore, the detection of time axis fluctuations from this horizontal synchronization signal HD is delayed by IH than input video signal A, but since the digital video signal B, which is subject to time axis correction, is also delayed by IH than input video signal A, the timing of both is As a result, the time base correction is performed in response to 5 instants.
[発明が解決しようとする課題]
上記のように、第19図に示した書込みクロック発生回
路4の同期分離回路6に第20図に示した適応型同期分
離回路を用いた瞬時応答型TBCにおいては、低S/N
の入力映ll&信号に対しても、時間軸変動に瞬時にか
つノイズに影響されずに応答し、時間軸変動の補正が行
なわれるが、次のような問題が生ずる。[Problems to be Solved by the Invention] As described above, in an instantaneous response TBC using the adaptive synchronization separation circuit shown in FIG. 20 as the synchronization separation circuit 6 of the write clock generation circuit 4 shown in FIG. is low S/N
Even for the input video and signal, the time axis variation can be corrected by responding instantaneously to the time axis variation without being affected by noise, but the following problem occurs.
まず、第1に、第20図に示すように、時間軸補正され
る映像信号はIH遅延回路15で遅延されたものである
が、このIH遅延回路15によって映像信号のS/Nや
周波数特性が劣化するおそれがあることである。First, as shown in FIG. 20, the video signal to be time-axis corrected is delayed by the IH delay circuit 15, and the S/N and frequency characteristics of the video signal are There is a risk of deterioration.
すなわち、1H遅延回路としては、一般に、CCD (
Charge Coupled Device)や半導
体メモリが泪いられ、いずれを用いるにしても、映像信
号を基準となるクロックでサンプリングしてccDもし
くは半導体メモリに供給し、一定クロック数後に出力さ
せて元の連続した映像信号に戻すことにより、映像信号
を遅延させている。ところで、映像信号をサンプリング
する場合には、折返し雑音を防ぐための前置フィルタが
必要であり、また。That is, as a 1H delay circuit, CCD (
Charge coupled devices (Coupled Devices) and semiconductor memories are used.Whichever is used, the video signal is sampled using a reference clock, supplied to a CCD or semiconductor memory, and output after a certain number of clocks to create the original continuous video. By returning it to a signal, the video signal is delayed. By the way, when sampling a video signal, a pre-filter is required to prevent aliasing noise.
サンプリングされた映像信号を連続した映像信号に変換
するための補間フィルタが必要であるが、これら前置フ
ィルタ、補間フィルタが帯域内で応答1.帯域外で応答
Oとなる理想的な特性をもたなければ、映像信号のS/
Nが劣化する。An interpolation filter is required to convert the sampled video signal into a continuous video signal, but these prefilters and interpolation filters have a response of 1. If the video signal does not have ideal characteristics that result in a response of O outside the band, the S/
N deteriorates.
また、現在入手できるCCDでは、充分なS/Nがとれ
ない場合が多い。半導体メモリの場合には映像信号の量
子化が必要となり、量子化ノイズが問題となってくる。Furthermore, with currently available CCDs, it is often not possible to obtain a sufficient S/N ratio. In the case of semiconductor memory, it is necessary to quantize the video signal, and quantization noise becomes a problem.
以上のように、適応型同期分離回路を用いると、時間軸
補正処理される映像信号のS / Nや周波数特性が劣
化するおそれがある。As described above, when an adaptive synchronization separation circuit is used, there is a risk that the S/N and frequency characteristics of the video signal subjected to time axis correction processing may deteriorate.
第2に、第19図に示した書込みクロック発生回路4の
性能は回路特性のバラツキや温度変化などによって影響
を受けやすいということである。Second, the performance of the write clock generation circuit 4 shown in FIG. 19 is easily affected by variations in circuit characteristics, temperature changes, and the like.
すなわち、位相遅足回w!r13は、遅延手段により、
基準クロックf8から位相差がΔての0個のサブクロッ
クを形成するが、この遅延手段の遅延量にバラツキがあ
ったり、遅延量が温度変化などによって変動したりする
と、サブクロック間の位相差Δでが正規の値とは異なっ
てばらついてしまう。サブクロックの数が少なくて位相
差Δτが大きく設定されているときには1位相差Δτの
バラツキが大きくなる。クロック遅延回路12は、位相
比較回路11の比較結果にもとづいて、水平同期信号I
(Dに位相が最も近いサブクロックを書込みクロックE
として選択するが、上記位相差Δτに大きなバラツキが
あると、これによる時間軸変動分も書込みクロックEに
生じてしまい、D/A変換器3(第17図)から出力さ
れる映像信号りに時間軸変動が残留しでしまうことにな
る。In other words, phase lag times w! r13 is set by the delay means,
Zero subclocks with a phase difference of Δ are formed from the reference clock f8, but if there are variations in the delay amount of this delay means or the delay amount fluctuates due to temperature changes, the phase difference between the subclocks will change. Δ is different from the normal value and varies. When the number of sub-clocks is small and the phase difference Δτ is set large, the variation in one phase difference Δτ becomes large. The clock delay circuit 12 receives the horizontal synchronization signal I based on the comparison result of the phase comparison circuit 11.
(Write the subclock whose phase is closest to D.
However, if there is a large variation in the phase difference Δτ, the time axis variation due to this will also occur in the write clock E, and the video signal output from the D/A converter 3 (Fig. 17) will be affected. The time axis fluctuation will remain.
これを防止するために、サブクロックの数を増やしてこ
れら間の位相差Δτを小さく規定し1位相遅延回路13
での遅延手段の遅延量を小さくすればよいが、その分位
相比較回路11やクロック遅延回路12などの回路規模
が増大し、コストが高くなる。In order to prevent this, the number of sub-clocks is increased and the phase difference Δτ between them is defined to be small.
Although it is possible to reduce the amount of delay of the delay means, the scale of the circuits such as the phase comparison circuit 11 and the clock delay circuit 12 increases accordingly, resulting in an increase in cost.
本発明の目的は、かかる間層点を解消し、従来の瞬時応
答型TBCと同程度あるいはそれ以上の時間軸変動補正
能力を保ちながら、映像信号のS/Nや周波数特性の劣
化を抑圧し、かつ回路規模の増大化を防止してコストの
点でも有利な時間軸補正装置を提供することにある。The purpose of the present invention is to eliminate such interlayer points and suppress the deterioration of the S/N and frequency characteristics of the video signal while maintaining the same level of time axis fluctuation correction ability as the conventional instantaneous response TBC or more. It is an object of the present invention to provide a time axis correction device that prevents an increase in circuit scale and is advantageous in terms of cost.
[課題を解決するための手段]
上記目的を達成するために、本発明は単一の基準クロッ
クを発生する基準タロツク発生手段と、該映像信号の水
平同期信号を分離する同期分離手段と、該同期分離手段
で分離された水平同期信号をもとに該映像信号の各水平
走査期間の開始タイミングを設定し、該水平走査期間毎
に該開始タイミングから該基準クロックに同期して該映
像信号を該メモリに書き込む書込みタイミング発生手段
と、該映像信号の時間軸変動を検出し、該基準クロック
の周期を単位とする時間軸変動を表わす第】の誤差信号
と該基準クロックの1周期以内の時間軸変動を表わす第
2の誤差信号とを発生する時間軸誤差検出手段と、該基
準クロックに同期して該メモリから書き込まれた映像信
号を読み出し。[Means for Solving the Problems] In order to achieve the above object, the present invention includes a reference tally clock generation means for generating a single reference clock, a synchronization separation means for separating a horizontal synchronization signal of the video signal, and a synchronization separation means for separating a horizontal synchronization signal of the video signal. The start timing of each horizontal scanning period of the video signal is set based on the horizontal synchronization signal separated by the synchronization separation means, and the video signal is synchronized with the reference clock from the start timing for each horizontal scanning period. A write timing generating means for writing to the memory, a time error signal for detecting the time axis fluctuation of the video signal, and representing the time axis fluctuation in units of the period of the reference clock and a time within one cycle of the reference clock. time axis error detection means for generating a second error signal representing axis fluctuation; and reading the video signal written from the memory in synchronization with the reference clock.
該映像信号の水平走査期間毎に該第1の誤差信号をもと
に該メモリからの読出し開始タイミングを設定する読出
しタイミング発生手段と、該メモリから読み出された映
へ信号を該第2の誤r信号に応じた該基準クロックの1
周期以内の1位で時間軸シフトさせる補間フィルタとを
備える。readout timing generating means for setting readout start timing from the memory based on the first error signal every horizontal scanning period of the video signal; 1 of the reference clock according to the error r signal
and an interpolation filter that shifts the time axis at the first position within the period.
[作用コ
映像信号の時間軸変動は各水平走査期間毎に補正される
が、メモリに書き込む際の各水平走査期間の開始タイミ
ングは該映像信号から分離される水平同期信号をもとに
仮に設定される。メモリの書込みは単一の基準クロック
のタイミングで行なわれ、この基準クロックには該映像
信号がもつ時間@変動を含まないから、各水平走査期間
の開始タイミングは時間軸変動量に応じて異なる。っま
ンノ5メモリに書き込まれた各水平走査期間では、時間
軸変動が含まれている3
読出しタイミング発生手段は、第1の誤差信号に応じて
、メモリからの水平走査期間毎の読出し開始タイミング
を基準クロックの周期の整数倍だけ時間的にずらす。こ
れにより、基準クロックの周期を単位とする時間軸変動
が除か九る。[Effects] The time axis fluctuation of the video signal is corrected for each horizontal scanning period, but the start timing of each horizontal scanning period when writing to memory is temporarily set based on the horizontal synchronization signal separated from the video signal. be done. Memory writing is performed at the timing of a single reference clock, and since this reference clock does not include the time @ fluctuation of the video signal, the start timing of each horizontal scanning period differs depending on the amount of time axis fluctuation. 5. Each horizontal scanning period written in the memory includes time axis fluctuations.3 The read timing generating means determines the read start timing for each horizontal scanning period from the memory in accordance with the first error signal. is shifted in time by an integral multiple of the period of the reference clock. This eliminates time axis fluctuations in units of periods of the reference clock.
また、補間フィルタは、ディジタルフィルタと同様に基
準クロックの周期内の補間データを作成するが、第2の
誤差信号に応じてメモリから読み出されたデータの代り
に、基準クロックのタイミングで出力する。これにより
、基準クロックの1周期以内の時間軸シフトが行なわれ
、基準グロックの1周期以内の時間軸変動が除かれる。Also, the interpolation filter creates interpolated data within the period of the reference clock like a digital filter, but instead of the data read from the memory in response to the second error signal, it outputs it at the timing of the reference clock. . As a result, a time axis shift within one cycle of the reference clock is performed, and time axis fluctuations within one cycle of the reference clock are removed.
[実施例コ 以下、本発明の実施例を図面によって説明する。[Example code] Embodiments of the present invention will be described below with reference to the drawings.
第1図は本発明による時間軸補正装置の一実施例を示す
ブロック図であって、23.24は入力端子、25はカ
ラーデコーダ、26はマルチプレクサ、27は分周回路
、28.29はA/D変換器、30.31はメモリ、3
2は同期分離回路、33は書込みタイミング発生回路、
34は時間軸誤差検出回路、35は読出しタイミ〉゛グ
発生回路、36.37は補間フィルタ、38は同期信号
付加回路、39はバースト信号付加回路、40〜42は
D/A変換器、43はカラーエンコーダ、44は基準ク
ロック発生回路、45.46は出力端子である。FIG. 1 is a block diagram showing an embodiment of the time axis correction device according to the present invention, in which 23 and 24 are input terminals, 25 is a color decoder, 26 is a multiplexer, 27 is a frequency dividing circuit, and 28.29 is an A /D converter, 30.31 is memory, 3
2 is a synchronization separation circuit, 33 is a write timing generation circuit,
34 is a time axis error detection circuit, 35 is a read timing generation circuit, 36.37 is an interpolation filter, 38 is a synchronization signal addition circuit, 39 is a burst signal addition circuit, 40 to 42 are D/A converters, 43 44 is a reference clock generation circuit, and 45 and 46 are output terminals.
同図において、基準クロック発生回路44は水晶振動子
などを用い、安定した一定周期の基準クロックφ8を出
力している。入力端子23からのベースバンドの入力輝
度信号YはA/D変換器28に供給され、基準クロック
φ8をサンプリングパルスとしてディジタル輝度信号Y
Dに変換されてメモリ30に供給される。また、入力端
子24からのクロマ信号Cはカラーデコーダ25でベー
スバンドの2つの色差信号に復調される。これら色差信
号はマルチプレクサ26に供給され、分周回路27で基
準クロックφ8を分周して得られるセレクト信号により
、交互に選択されて色差信号の時分割多重信号(以下、
これを単に色信号という)が生成される。この色信号は
A/D変換器2つに供給され、基準クロックφ9を分周
回路27で分周して得られるサンプリングパルスにより
、ディジタル色信号CaOに変換されてメモリ31に供
給される。In the figure, a reference clock generation circuit 44 uses a crystal oscillator or the like and outputs a stable reference clock φ8 having a constant period. The baseband input luminance signal Y from the input terminal 23 is supplied to the A/D converter 28, which converts the digital luminance signal Y using the reference clock φ8 as a sampling pulse.
D and is supplied to the memory 30. Further, the chroma signal C from the input terminal 24 is demodulated by the color decoder 25 into two baseband color difference signals. These color difference signals are supplied to the multiplexer 26, and are alternately selected by a select signal obtained by frequency dividing the reference clock φ8 by the frequency divider circuit 27 to produce a time-division multiplexed signal (hereinafter referred to as
This is simply called a color signal). This color signal is supplied to two A/D converters, and is converted into a digital color signal CaO by a sampling pulse obtained by frequency-dividing the reference clock φ9 by a frequency dividing circuit 27, and is supplied to the memory 31.
一方、入力輝度信号Yは同期分離回路32に供給され、
水平同期信号HDが分離される。この水平同期信号HD
と基準クロックφ5とは書込みタイミング発生回路33
に供給されて書込み制御信号S、、、が生成され、この
書込み制御信号S、、により、メモリ30でディジタル
輝度信号Yoの書込みが、メモリ31でディジタル色信
号CSOの書込みが夫々行なわれる。On the other hand, the input luminance signal Y is supplied to the sync separation circuit 32,
Horizontal synchronization signal HD is separated. This horizontal synchronization signal HD
and the reference clock φ5 are the write timing generation circuit 33.
A write control signal S, . . . is generated, and the write control signal S, .
ここで、同期分離回路32には、第20図に示したよう
な遅延回路を用いたものではなく、通常のものが用いら
れる。Here, the synchronization separation circuit 32 does not use a delay circuit as shown in FIG. 20, but a normal one.
ここで、書込みタイミング発生回路33の動作を第2図
によって説明する。Here, the operation of the write timing generation circuit 33 will be explained with reference to FIG.
同期分離回路32で入力輝度信号YからH′″(高レベ
ル)のパルスとして分離された水平同期信号HDが供給
されると、その立上りエツジを検出してリセットパルス
RPを形成し、これでもって内部カウンタをリセットす
る。二の内部カウンタは、リセットが解除されると、基
準クロックφ8をカウントし、そのカウント値からディ
ジタル輝度信号YDやディジタル色信号CBDにおける
水平同期信号の輝度情報や色情報の存在期間を含み、こ
れよりも若干広い有効期間を設定し、この有効期間内に
基準クロックφ8のタイミングで順次書込み制御信号S
1をメモリ30.31に送る。これにより、ディジタル
輝度信号YDとディジタル色信号CaOのサンプルデー
タが夫々メモリ30゜31の順次のアドレスに書き込ま
れていく。When the horizontal synchronization signal HD separated from the input luminance signal Y as a H''' (high level) pulse is supplied to the synchronization separation circuit 32, the rising edge of the horizontal synchronization signal HD is detected and a reset pulse RP is formed. Reset the internal counter. When the reset is released, the second internal counter counts the reference clock φ8, and uses the count value to calculate the brightness information and color information of the horizontal synchronization signal in the digital brightness signal YD and digital color signal CBD. A valid period that includes the existing period and is slightly wider than this is set, and within this valid period, the write control signal S is sequentially transmitted at the timing of the reference clock φ8.
1 to memory 30.31. As a result, the sample data of the digital luminance signal YD and the digital color signal CaO are written to successive addresses in the memories 30 and 31, respectively.
これによると、各水平走査期間のメモリ30゜31での
最初に書き込まれるアドレスの書込みタイミングは、同
期分離回路32で分離された水平同期信号HDの立上り
エツジのタイミングで決まる。According to this, the writing timing of the first address written in the memory 30.degree. 31 in each horizontal scanning period is determined by the timing of the rising edge of the horizontal synchronization signal HD separated by the synchronization separation circuit 32.
また、同期分離回路32から出力される水平同期信号H
DとA/D変換器28から出力されるディジタル輝度信
号Yoとが時間軸誤差検出回路34に供給され、基準ク
ロックφ8を用いて、これら水平同期信号HDとディジ
タル輝度信号YDとから時間軸変動分が検出されて第1
の誤差信号ER。Further, the horizontal synchronization signal H output from the synchronization separation circuit 32
D and the digital luminance signal Yo output from the A/D converter 28 are supplied to the time axis error detection circuit 34, and using the reference clock φ8, the time axis fluctuation is detected from these horizontal synchronizing signal HD and digital luminance signal YD. The first minute is detected.
error signal ER.
と第2の誤差信号ER2とが生成される。後述するよう
に、第1の誤差信号ER1は基準クロックφ8の周期を
単位とする時間軸変動分を含んでおり、第2の誤差信号
ER,は基準タロツクφ6の1周期以内の時間軸変動分
を含んでいる。and a second error signal ER2 are generated. As will be described later, the first error signal ER1 includes a time axis variation in units of cycles of the reference clock φ8, and the second error signal ER, includes a time axis variation within one cycle of the reference clock φ6. Contains.
読出しタイミング発生回路35は読出し制御信号SRと
制御信号Scとを発生する。この読出し制御信号S2に
よってメモリ30からディジタル輝度信号Yoが読み出
され、メモリ31からディジタル色信号Caoが読み出
されるのであるが、水平走査期間毎に読出し制御信号S
Rの発生タイミングが第1の誤差信号ER工に応じて基
準クロックφ8の周期を単位とする時間(この周期の整
数倍の時間)だけ変化し、このために、メモリ30゜3
1での水平走査期間毎の先頭アドレスの読出しタイミン
グが第1の誤差信号ER□に応じて、基準クロックφ、
の周期を単位に、変化する5ここで、書込み制御信号S
いによるメモリ30゜31の書込みと読出し制御信号S
2によるメモリ30.31の読出しについて説明する。Read timing generation circuit 35 generates read control signal SR and control signal Sc. The digital luminance signal Yo is read out from the memory 30 and the digital color signal Cao is read out from the memory 31 according to the readout control signal S2.
The timing of generation of R changes according to the first error signal ER by a time unit of the cycle of the reference clock φ8 (a time that is an integral multiple of this cycle), and for this reason, the memory 30°3
1, the read timing of the first address in each horizontal scanning period is determined by the reference clock φ, according to the first error signal ER□.
5 where the write control signal S
Write and read control signal S of memory 30°31 by
2 will now be described.
基準クロック発生回路44から出力される基準タロツク
φ8の周波数は、たとえばNTSC方式の場合、4fs
c(但し、fs+cは色副搬送周波数であって、455
/2 X f□)であるように、正規の水平同期周波数
f、Iの整数倍である。For example, in the case of the NTSC system, the frequency of the reference clock φ8 outputted from the reference clock generation circuit 44 is 4fs.
c (however, fs+c is the color subcarrier frequency, 455
/2×f□), which is an integer multiple of the normal horizontal synchronization frequency f,I.
そこで、いま、時間軸変動量が異なる3個の水平走査期
間でのメモリ30.31に最初に書き込まれるサンプル
データを示すと、第3図に示すようになる。但し、同図
において、aは時間軸変動がない場合、bは時間軸変動
で時間軸が縮小した場合、Cは時間軸変動で時間軸が伸
長した場合であって、夫々差異を明確にするために、基
準クロックφ8との関係を誇張して示すとともに、夫々
の水平走査期間a、b、cでの水平同期信号HDの前エ
ツジが基準クロックφ8に位相一致させて示している。Therefore, the sample data first written in the memories 30 and 31 during three horizontal scanning periods having different amounts of time-axis variation are shown in FIG. 3. However, in the same figure, a shows the case where there is no time axis variation, b shows the case where the time axis shrinks due to time axis variation, and C shows the case where the time axis expands due to time axis variation. Therefore, the relationship with the reference clock φ8 is exaggerated, and the front edges of the horizontal synchronizing signal HD in each horizontal scanning period a, b, and c are shown in phase with the reference clock φ8.
各水平走査期間a、b、cに示すO印はメモリ30.3
1に最初に書き込まれるサンプルデータである。基準ク
ロックφ8の周期は一定であるから、時間軸変動がない
水平走査期間aに比へ、時間軸が縮小した水平走査期間
すでは、水平同期信号HDから離れたサンプルデータが
メモリ30゜31に最初に書き込まれ1時間軸が伸長し
た水平走査期間Cでは、水平同期信号HDに近いサンプ
ルデータがメモリ30.31に最初に書き込志れること
になる。このように、時間軸変動量に応じて水平同期信
号から異なるタイミングのサンプルデータがメモリ30
.31に最初に書き込まれることになる。The O marks shown in each horizontal scanning period a, b, and c are memory 30.3.
This is the sample data that is first written to 1. Since the period of the reference clock φ8 is constant, sample data far from the horizontal synchronization signal HD is stored in the memory 30°31 during the horizontal scanning period in which the time axis is reduced compared to the horizontal scanning period a where there is no time axis variation. In the horizontal scanning period C in which data is written first and the time axis is expanded by one time, sample data close to the horizontal synchronization signal HD is written into the memory 30.31 first. In this way, sample data at different timings from the horizontal synchronization signal is stored in the memory 30 depending on the amount of time axis fluctuation.
.. 31 will be written first.
時間軸誤差検出回路34から出力される第1の誤差信号
ER,を用いて生成される読出し制御信号S、、!は、
メモリ30.31からの各水平走査期間のサンプルデー
タの読出しタイミングを、時間軸誤差検出回路34で検
出される第1の誤差信号ERtに応じて、基準クロック
φ3の周期を単位とする時間だけずらせる。すなわち、
第3@において、水平走査期間aでの水平同期信号HD
に対する最初のサンプルデータの読出しタイミングを基
準にすると、水平走査期間すでは、水平同期信号HDに
対する最初のサンプルデータの読出しタイミングを基準
クロックφ5の周期の整数倍だけ遅らせ、水平走査期間
Cでは、逆に、基準クロックφ9の周期の整数倍の時間
だけ進める。このようにして、各水平走査期間において
、水平同期信号HDに対する各サンプルデータのタイミ
ング関係が揃うことになる。The read control signal S, ! is generated using the first error signal ER, output from the time axis error detection circuit 34. teeth,
The readout timing of sample data in each horizontal scanning period from the memory 30.31 is shifted by a period of the reference clock φ3 in response to the first error signal ERt detected by the time axis error detection circuit 34. Ru. That is,
In the third @, the horizontal synchronizing signal HD in the horizontal scanning period a
In the horizontal scanning period C, the timing of reading the first sample data with respect to the horizontal synchronizing signal HD is delayed by an integral multiple of the period of the reference clock φ5, and in the horizontal scanning period C, the timing of reading the first sample data with respect to the horizontal synchronizing signal HD is delayed by , the clock is advanced by an integral multiple of the period of the reference clock φ9. In this way, the timing relationship of each sample data with respect to the horizontal synchronization signal HD is aligned in each horizontal scanning period.
なお、読出しタイミング発生回路35を基準クロックφ
1を分局して複合同期信号のタイミング信号S工とカラ
ーバースト信号のタイミング信号BTも生成する。上記
の読出し制御信号S9によるメモリ30.31の読出し
タイミングはこれらタイミング信号S工、BTを時間基
準として設定される。Note that the read timing generation circuit 35 is set to the reference clock φ.
1 is divided to generate a timing signal S for a composite synchronization signal and a timing signal BT for a color burst signal. The read timing of the memories 30 and 31 by the above read control signal S9 is set using these timing signals S and BT as a time reference.
また、基準クロックφ5に対する各水平走査期間のずれ
量に応じて、水平同期信号に対して異なるタイミングの
サンプルデータがメモリ30.31に最初に書き込まれ
るサンプルデータとなる。二九を第4図で説明する。Further, depending on the amount of deviation of each horizontal scanning period with respect to the reference clock φ5, sample data having different timing with respect to the horizontal synchronization signal becomes the sample data written first in the memory 30.31. 29 will be explained using Figure 4.
同図レニおいて、説明を簡明にするために、各水平走査
期間a −dは同じ時間軸としており、水平走査期間a
では水平同期信号HDの前エツジが基準クロックφ訛位
相が一致し、水平走査期間す。In the same figure, in order to simplify the explanation, each horizontal scanning period a to d is set to the same time axis, and the horizontal scanning period a
Then, the front edge of the horizontal synchronizing signal HD has the same phase as the reference clock φ, and the horizontal scanning period begins.
c、dの順に水平同期信号HDの前エツジが基準クロッ
クφ8からその周期T8のI74ずつずれているものと
している。また、O印はメモリ30.31に最初に書き
込まれるサンプルデータを示す。It is assumed that the front edge of the horizontal synchronizing signal HD is shifted from the reference clock φ8 by I74 of the period T8 in the order of c and d. Further, the O mark indicates sample data written first to the memory 30, 31.
かかる水平走査期間を対比すると、水平同期信号HDの
基準クロックφ8からのずれ量に応じて。Comparing such horizontal scanning periods, it depends on the amount of deviation of the horizontal synchronizing signal HD from the reference clock φ8.
水平同期信号HDを時間基準としたメモリ30゜31に
最初に書き込まれるサンプルデータのタイミングが異な
る。すなわち、水平走査期間aで最初にメモリ30.3
1に書き込まれるサンプルデータが水平同期信号HDの
前エツジから8 T sのタイミングのサンプルデータ
とすると、水平走査期間すでは、水平同期信号HDを時
間基準として、(8Ts l / 4 TG)のタイ
ミングのサンプルデータが、水平走査期間Cでは(8T
s 2 / 4 Ts)のタイミングのサンプルデー
タが、水平走査期間dでは(8Ts 3 / 4 T
、l)のタイミングのサンプルデータが夫々メモリ30
.31に最初に書き込まれるサンプルデータとなる。The timing of the sample data first written to the memories 30 and 31 using the horizontal synchronization signal HD as a time reference is different. That is, the memory 30.3 is first read during the horizontal scanning period a.
If the sample data written in 1 is sample data with a timing of 8 Ts from the previous edge of the horizontal synchronization signal HD, then in the horizontal scanning period, the timing is (8Ts l / 4 TG) with the horizontal synchronization signal HD as the time reference. sample data is (8T) in the horizontal scanning period C.
The sample data at the timing of s 2 / 4 Ts) is (8Ts 3 / 4 Ts) in the horizontal scanning period d.
, l) are stored in the memory 30, respectively.
.. 31 is the sample data written first.
読出しタイミング発生回路35から出力されるタイミン
グ信号STは基準クロックφ5を分周して得られるもの
であり、これによって同期付加回路38では、メモリ3
oから読み出されたディジタル輝度信号に基準クロック
φ8と一定位相関係の複合同期信号が付加されるのであ
るが、第4図に示すように、各水平走査期間毎にメモリ
30に最初に書き込まれるサンプルデータが水平同期信
号HDからのタイミングが異なったものであると、この
タイミングの変動により5時間軸変動が生じることにな
る。The timing signal ST output from the read timing generation circuit 35 is obtained by frequency-dividing the reference clock φ5.
A composite synchronization signal having a constant phase relationship with the reference clock φ8 is added to the digital luminance signal read from o, and as shown in FIG. 4, it is first written into the memory 30 for each horizontal scanning period. If the sample data differs in timing from the horizontal synchronization signal HD, this timing variation will cause 5 time axis variations.
つまり、読出しタイミング発生回路35から出力される
読出し制御信号S2により、第3図に説明したように時
間軸変動を補正してメモリ30からディジタル輝度信号
YDを読み出しても、これは基準クロックφ8の周期T
5の整数倍の量の時間軸変動を補正するものであり、第
4図で説明した基準クロックφ9の1周期内の時間軸変
動を補正することはできない。In other words, even if the digital luminance signal YD is read out from the memory 30 by correcting the time axis fluctuation as explained in FIG. Period T
5, and cannot correct the time axis fluctuation within one period of the reference clock φ9 explained in FIG. 4.
さらに説明すると、時間軸変動は連続的でありこの時間
軸変動により、メモリ30では、第3図に示した状態と
第4図に示した状態との合成状態でもってディジタル輝
度信号YDが書き込まれ。To explain further, the time axis fluctuation is continuous, and due to this time axis fluctuation, the digital luminance signal YD is written in the memory 30 in a composite state of the state shown in FIG. 3 and the state shown in FIG. .
読出し制御信号SRによってメモリ30からディジタル
輝度信号YDが読み出される際、基準クロックφSの周
期Tyを単位とする時間軸変動は除かれるが、この周期
18以内の時間軸変動は除力1れずに残留することにな
る。When the digital luminance signal YD is read out from the memory 30 by the readout control signal SR, time axis fluctuations in units of period Ty of the reference clock φS are removed, but time axis fluctuations within this period 18 are not removed and remain. I will do it.
このことはメモリ31から読み出されるディジタル色信
号CBOについても同様であり、i期T5内の時間軸変
動は除かれずに残留する。The same applies to the digital color signal CBO read out from the memory 31, and the time axis fluctuation within the i period T5 remains without being removed.
以上のようなメモリ30. :Hから読み出されたディ
ジタル輝度信号Y D ’ +ディジタル色信号CBD
’に残留する基準クロックφ9の1周期T9内の時間軸
変動を除くために、補間フィルタ36.37が設けられ
ている。Memory 30 as described above. :Digital luminance signal YD' + digital color signal CBD read from H
Interpolation filters 36 and 37 are provided in order to remove time axis fluctuations within one period T9 of the reference clock φ9 that remain in the period T9.
すなわち、読出しタイミング発生回路35は1時間軸誤
差検出回路34からの第2の誤差信号ER2により、基
準クロックφ8の1周期Tg以内の時間軸変動に応した
制御信号SCを発生する。補間フィルタ36.37は、
後述するように、メモリ30゜31から出力されるサン
プルデータからサンプルデータ間の補間データを所定個
数作成し、制御信号Scに応じてサンプルデータの周期
(これは基準クロックφ5の周期T1に等しい)毎にサ
ンプルデータ、補間データのいずれか1つを選択して出
力する。つまり、たとえばメモリ30から出力されるサ
ンプルデータが基準クロックφ6の1八周期分進んだ時
間軸変動を有しているとすると、補間フィルタ36はこ
のサンプルデータの代りにこれより1八Ts遅れて補間
されるへき補間データを出力する。これにより、この1
へT9分の時間軸変動が除かれる。したがって、補間フ
ィルタ36.37から出力されるサンプルデータは基準
クロックφ8に同期している。That is, the read timing generation circuit 35 uses the second error signal ER2 from the one time axis error detection circuit 34 to generate a control signal SC corresponding to the time axis variation within one cycle Tg of the reference clock φ8. The interpolation filters 36 and 37 are
As will be described later, a predetermined number of interpolated data between the sample data are created from the sample data output from the memories 30 and 31, and the period of the sample data (this is equal to the period T1 of the reference clock φ5) is determined according to the control signal Sc. Each time, either sample data or interpolated data is selected and output. In other words, for example, if sample data output from the memory 30 has a time axis fluctuation that is 18 cycles ahead of the reference clock φ6, the interpolation filter 36 is used instead of this sample data with a time axis that is 18 Ts behind this. Outputs interpolated data. As a result, this 1
The time axis fluctuation of T9 minutes is removed. Therefore, the sample data output from the interpolation filters 36 and 37 is synchronized with the reference clock φ8.
補間フィルタ36から出力されるディジタル輝度信号は
、同期信号付加回路38でタイミング信号S、によって
ディジタル複合同期信号が付加された後、D/A変換器
40に供給されて、基準クロックφ8を用いて、アナロ
グ輝度信号Y′に変換され、出力端子45から出力され
る。また、補間フィルタ37から出力されるディジタル
色信号は、バースト信号付加回路39でタイミング信号
BTによってディジタルカラーバースト信号が付加され
た後、D/A変換器41.42に供給され、分周回路2
7で基準クロックφヨを分周して得られるクロックによ
り、2つのベースバンドの色差信号に変換される。これ
ら色差信号はカラーエンコーダ43に供給され、クロマ
信号C′が生成されて出力端子46から出力される。The digital luminance signal outputted from the interpolation filter 36 is added with a digital composite synchronization signal by the timing signal S in the synchronization signal addition circuit 38, and then supplied to the D/A converter 40, where it is converted using the reference clock φ8. , is converted into an analog luminance signal Y', and is output from the output terminal 45. Further, the digital color signal outputted from the interpolation filter 37 is added with a digital color burst signal by the timing signal BT in the burst signal adding circuit 39, and then supplied to the D/A converters 41 and 42, and then added to the digital color signal by the frequency dividing circuit 2.
A clock obtained by frequency-dividing the reference clock φyo by 7 is converted into two baseband color difference signals. These color difference signals are supplied to a color encoder 43, and a chroma signal C' is generated and output from an output terminal 46.
以上のように、この実施例では、入力輝度信号Y、入カ
クロマ信号Cの時間軸変動が除去されるが、同期分離回
路32はIH遅延回路を必要としない通常の同期分離回
路を用いるものであるから、メモリ30に書き込まれる
上記輝度信号Yやメモリ31に書き込まれるクロア信号
Cは、IH遅延回路で遅延する必要がなく、これら信号
のS / Nや周波数特性の劣化はない。As described above, in this embodiment, time axis fluctuations in the input luminance signal Y and the input chroma signal C are removed, but the sync separation circuit 32 uses a normal sync separation circuit that does not require an IH delay circuit. Therefore, the luminance signal Y written in the memory 30 and the black signal C written in the memory 31 do not need to be delayed by the IH delay circuit, and there is no deterioration in the S/N or frequency characteristics of these signals.
また、メモリ30.31の書込み、読出しなどの一連の
動作は、第19図のような複数個のサブクロックf工〜
f、によるものでなく、安定した単一の基準クロックφ
5のちとに行なわれる。このために、第19図に示した
書込みクロック発生回路4を用いた場合のように、部品
のバラツキや温度の変動による時間軸変動がメモリ30
.31から読み出されるディジタル信号に生ずるという
こともない。Further, a series of operations such as writing and reading of the memory 30 and 31 are performed using a plurality of sub-clocks f to f as shown in FIG.
A stable single reference clock φ, not due to f,
It will be held after 5pm. For this reason, as in the case of using the write clock generation circuit 4 shown in FIG.
.. This does not occur in the digital signal read out from 31.
次に、第1図の各部の具体例について説明する。Next, specific examples of each part shown in FIG. 1 will be explained.
第5図は第1図における時間軸誤差検出回路34の一具
体例を示すブロック図であり、45は前エツジ検出回路
、46はカウンタ、47はスレシヨールドレベル発生回
路、48はレベル比較回路、49は微小誤差検出回路で
ある。FIG. 5 is a block diagram showing a specific example of the time axis error detection circuit 34 in FIG. 1, in which 45 is a previous edge detection circuit, 46 is a counter, 47 is a threshold level generation circuit, and 48 is a level comparison circuit. , 49 is a minute error detection circuit.
同図において、A/D変換器28からのディジタル@度
信号YDはスレシヨールドレベル発生回路47に供給さ
れ、その同期先端電位とペデスタル電位とが検出されて
これらの中間電位のスレシヨールドレベルE8が生成さ
れる。レベル比較回路48はディジタル輝度信号Y。と
スレシヨールドレベルE、とをレベル比較し、ディジタ
ル輝度信号Yoにおける水平同期信号の後エツジでのス
レシヨールドレベルEsに等しくなるタイミングで狭幅
の後エツジパルスBEPを発生する。In the same figure, the digital @degree signal YD from the A/D converter 28 is supplied to a threshold level generation circuit 47, the synchronization tip potential and the pedestal potential are detected, and the threshold level of the intermediate potential is determined. E8 is generated. The level comparison circuit 48 receives the digital luminance signal Y. A narrow trailing edge pulse BEP is generated at a timing equal to the threshold level Es at the trailing edge of the horizontal synchronizing signal in the digital luminance signal Yo.
一方、同期分離回路32(第1図)から出力される水平
同期信号HDは前エツジ検出回路45に供給され、その
前エツジのタイミングでリセットパルスが発生される。On the other hand, the horizontal synchronization signal HD output from the synchronization separation circuit 32 (FIG. 1) is supplied to the previous edge detection circuit 45, and a reset pulse is generated at the timing of the previous edge.
このリセットパルスにより、カウンタ46がリセットさ
れる。また、カウンタ46は、リセットが解除されると
、基準クロック発生回路44(第1図)からの基準クロ
ックφ、をカウントし、レベル比較回路48からの後エ
ツジパルスBEPでカウントを一時停止して、その時の
カウント値よりも値1だけ小さい値のデータを第1の誤
差信号ER1として出力する。This reset pulse resets the counter 46. Further, when the reset is released, the counter 46 counts the reference clock φ from the reference clock generation circuit 44 (FIG. 1), and temporarily stops counting at the trailing edge pulse BEP from the level comparison circuit 48. Data with a value 1 smaller than the current count value is output as the first error signal ER1.
そこで、第1の誤差信号ER1は、水平同期信号HDの
前エツジの直後からこれに続く入力輝度信号Yの水平同
期信号の後エツジ(スレシヨールドレベルE8に一致し
た時点)の直前までの基準クロックφ8の個数に等しい
値をもつことになる。Therefore, the first error signal ER1 is a reference from immediately after the front edge of the horizontal synchronization signal HD to immediately before the rear edge of the horizontal synchronization signal of the input luminance signal Y that follows (the point at which it matches the threshold level E8). It has a value equal to the number of clocks φ8.
時間軸変動によって水平同期信号の時間幅も変化するか
ら、第1の誤差信号ER1の値も時間軸変動に応じて変
化する。時間軸変動がないときの水平同期信号の時間幅
に対する第1の誤差信号ER□の値を基準値とすると、
カウンタ46から得られる第1の誤差信号ERよの値と
この基準値との差が、水平走査期間での基準クロックφ
5の周期T8を単位とする時間軸変動を表わしている。Since the time width of the horizontal synchronization signal also changes due to the time axis fluctuation, the value of the first error signal ER1 also changes according to the time axis fluctuation. If the value of the first error signal ER□ with respect to the time width of the horizontal synchronization signal when there is no time axis variation is taken as the reference value,
The difference between the value of the first error signal ER obtained from the counter 46 and this reference value is the reference clock φ in the horizontal scanning period.
5 represents the time axis fluctuation in units of period T8.
後エツジパルスBEPおよびスレシヨールドレベルE8
は、また、A/D変換器28からのディジタル輝度信号
YDとともに、微小誤差検出回路49に供給され、これ
らから基準クロックφ8の1周期Ts以内の時間軸変動
を表わす第2の誤差信号ER,が生成されるが、この微
小誤差検出回路49の構成および動作を第6図、第7図
により説明する。但し、第6図において、50はデータ
保持回路、51は補間回路、52〜54はレベル比較回
路、55はエンコーダである、
第6図において、データ保持回路50では、ディジタル
輝度信号YDのサンプルデータのうち後エツジパルスB
EPの直前のサンプルデータ(以下、直前サンプルデー
タという)と二の後エツジパルスBEPの直後のサンプ
ルデータ(以下、直後サンプルデータという)とが保持
され、これらサンプルデータが補間回路51に供給され
る。補間回路51では、これらサンプルデータからこれ
らの値開を4等分する3個の中間レベルy0.v2゜■
、を生成する。Rear edge pulse BEP and threshold level E8
is also supplied to the minute error detection circuit 49 together with the digital luminance signal YD from the A/D converter 28, from which a second error signal ER, representing a time axis variation within one period Ts of the reference clock φ8, is output. The configuration and operation of this minute error detection circuit 49 will be explained with reference to FIGS. 6 and 7. However, in FIG. 6, 50 is a data holding circuit, 51 is an interpolation circuit, 52 to 54 are level comparison circuits, and 55 is an encoder. Of which, rear edge pulse B
Sample data immediately before EP (hereinafter referred to as "immediate sample data") and sample data immediately after the second edge pulse BEP (hereinafter referred to as "immediate sample data") are held, and these sample data are supplied to the interpolation circuit 51. The interpolation circuit 51 calculates three intermediate levels y0 . v2゜■
, generates.
ここで、ディジタル輝度信号YDが第2図に示す負極性
同期信号を含む入力輝度信号Yをディジタル化したもの
とすると、この入力輝度信号Yの水平同期信号の立上り
、立下りエツジは傾斜しているから、データ保持回路5
0で保持されるサンプルデータは直前サンプルデータの
値〈直後サンプルデータである。そこで、直前サンプル
データの値をVF、直後サンプルデータの値をv8とす
ると、中間レベルV工<V、<V3としたとき、これら
中間レベルv1〜V、は次のように表わされる。Here, if the digital luminance signal YD is obtained by digitizing the input luminance signal Y including the negative polarity synchronization signal shown in FIG. 2, the rising and falling edges of the horizontal synchronization signal of this input luminance signal Y are inclined. Therefore, the data holding circuit 5
The sample data held as 0 is the value of the immediately preceding sample data (the immediately preceding sample data). Therefore, assuming that the value of the immediately preceding sample data is VF and the value of the immediately following sample data is v8, and the intermediate levels V<V and <V3, these intermediate levels v1 to V are expressed as follows.
8 VF
■・=VF+4
B−vF
■2=vF+4×2
V g−V F
V、=Vp+ 4 x3
中間値V□はレベル比較回路52でスレシヨールドレベ
ルE9と比較され、同様に、中間値v2がレベル比較回
路53で、中間値V、がレベル比較回路54で夫々スレ
ショールごレベルE8と比較される。レベル比較回路5
2の出力は、■よ< E sのとき“0′ (低レベル
)、■よ≧Esのとき“1“(高レベル)である。また
、レベル比較回路53の出力は、v2<Esのとき1′
0”、v2≧Esのとき1”であり、レベル比較回路5
4の出力はv3<E、のとき“0”、■、≧Esのとき
“1nである。8 VF ■・=VF+4 B−vF ■2=vF+4×2 V g−V F V,=Vp+ 4 x3 The intermediate value V□ is compared with the threshold level E9 in the level comparison circuit 52, and similarly, the intermediate value V2 is compared with the threshold level E8 by the level comparison circuit 53, and the intermediate value V by the level comparison circuit 54, respectively. Level comparison circuit 5
The output of level comparison circuit 53 is "0" (low level) when ■ y<E s, and "1" (high level) when ■ y ≧ Es. time 1'
0", 1" when v2≧Es, and the level comparison circuit 5
The output of 4 is "0" when v3<E, and "1n" when ≧Es.
エンコーダ55はレベル比較回路52〜54の出力レベ
ルに応じた2ビツトE R2a、 E R,−の第2の
誤差信号ER,を生成する。ここで、ER,□ビットを
下位ビット、E R2bビットを上位ビットとすると、
−例として、中間レベルV□〜■、に対するスレシヨー
ルドレベルE6と第2の誤差潜号ER2の値との関係は
次表1のように表わされる。The encoder 55 generates a second error signal ER of 2 bits ER2a, ER, - in accordance with the output levels of the level comparison circuits 52-54. Here, if the ER, □ bit is the lower bit and the ER2b bit is the upper bit, then
- As an example, the relationship between the threshold level E6 and the value of the second error latent signal ER2 for the intermediate levels V□ to ■ is expressed as shown in Table 1 below.
〈表1〉
ところで、第7図に示すように、中間値V工は直前サン
プルデータの値VFから基準クロックφ9の周期T、の
1八だけ遅れた仮想レベルであり、同様に、中間値V、
、V□は夫々値V、から2へTg11八T9だけ遅れた
仮想レベルである。したがって、第2の誤差信号ER2
はスレシヨールドレベルEgが直前、直後サンプルデー
タ間を中間(直■、〜■、で区分したどの時間領域にあ
るかを示している。<Table 1> By the way, as shown in FIG. 7, the intermediate value V is a virtual level that is delayed by 18 of the period T of the reference clock φ9 from the value VF of the immediately preceding sample data, and similarly, the intermediate value V ,
, V□ are virtual levels delayed by Tg118T9 from the value V, respectively. Therefore, the second error signal ER2
indicates in which time region the threshold level Eg is divided between the immediately preceding and immediately following sample data by an intermediate section (direct 2, .about.2).
一方、ディジタル輝度信号Y。のサンプルデータの周期
は基準クロックφ9の周期T3に等しく、同期信号の振
幅が変動してもその中間値をスレシヨールドレベルE8
としているから、ディジタル輝度信号Y、に時間軸変動
が全くないときには、あるいは時間軸変動が基準クロッ
クφ8の周期T9の整数倍であるときには、各水平走査
期間において。On the other hand, the digital luminance signal Y. The period of the sample data is equal to the period T3 of the reference clock φ9, and even if the amplitude of the synchronization signal fluctuates, the intermediate value is set as the threshold level E8.
Therefore, when there is no time axis variation in the digital luminance signal Y, or when the time axis variation is an integral multiple of the period T9 of the reference clock φ8, in each horizontal scanning period.
第7図でのレベルVF、VBを結ぶ直線状のレベル線り
とスレシヨールドレベルE6とが交差するタイミングは
、レベルVF、VB間で常に一定であるが、上記時間軸
変動が基準クロックφ9の1周期T6以内であるときに
は、水平走査期間毎にレベル線りとスレシヨールドレベ
ルE8とが交差するタイミングがレベルvF、VB間で
変動する。The timing at which the linear level line connecting levels VF and VB in FIG. Within one cycle T6, the timing at which the level line intersects the threshold level E8 varies between levels vF and VB for each horizontal scanning period.
以上のことから、第2の誤差信号ER2は、たとえば上
記表1の値をとることにより、基準クロックφ9の1周
期Ts以内の時間軸変動を表わしていることになる。第
2の誤差信号ER2の値と時間軸変動量との関係の一例
を示すと、次の表2のようになる。From the above, the second error signal ER2, for example, by taking the values shown in Table 1 above, represents the time axis fluctuation within one cycle Ts of the reference clock φ9. An example of the relationship between the value of the second error signal ER2 and the amount of time-axis fluctuation is shown in Table 2 below.
〈表2〉
このようにして、第5図に示した時間軸誤差検出回路3
4から第1の誤差信号ER□と第2の誤差信号ER2と
が得られる。なお、第2図における時間T、は、これら
第1の誤差信号ER1の値と第2の誤差信号ER,の値
とが表わす時間の合計である。<Table 2> In this way, the time axis error detection circuit 3 shown in FIG.
4, a first error signal ER□ and a second error signal ER2 are obtained. Note that the time T in FIG. 2 is the total time represented by the value of the first error signal ER1 and the value of the second error signal ER.
また、この具体例では、直前、直後サンプルデータを得
るために、ディジタル輝度信号Y0を用いたが、入力輝
度信号Yを用いても同様であることはいうまでもない。Further, in this specific example, the digital luminance signal Y0 is used to obtain the immediately preceding and immediately following sample data, but it goes without saying that the same effect can be achieved even if the input luminance signal Y is used.
但し、この場合には、第6図のデータ保持回路50には
、この入力輝度信号Yを基準クロックφ9でサンプリン
グして得られるデータが供給されることはいうまでもな
い7第8図は第1図における時間軸誤差検出回路34の
他の具体例を示すブロック図であって、56はデータ保
持回路、57は演算回路であり、第5図に対応する部分
には同一符号をつけて重複する説明を省略する。However, in this case, it goes without saying that the data holding circuit 50 in FIG. 6 is supplied with data obtained by sampling this input luminance signal Y at the reference clock φ9. 5 is a block diagram showing another specific example of the time axis error detection circuit 34 in FIG. 1, in which 56 is a data holding circuit, 57 is an arithmetic circuit, and parts corresponding to those in FIG. 5 are given the same reference numerals and are duplicated. Omit the explanation.
同図において、カウンタ46からは、第5図のカウンタ
46から得られる第1の誤差信号ER1と同し内容の誤
差データER工°が得られ、微小誤差検出回路49から
は、同しく第5図の微小誤差検出回路49から得られる
第2の誤差信号ER2と同じ内容の誤差データE R,
’が得られる。これら誤差データER□″、ER2’
が表わす時間の合計が、第2図で示した水平走査期間の
時間軸変動量を含む時間T、である。In the figure, the counter 46 obtains error data ER1 having the same content as the first error signal ER1 obtained from the counter 46 in FIG. Error data E R having the same content as the second error signal ER2 obtained from the minute error detection circuit 49 in the figure.
' is obtained. These error data ER□'', ER2'
The total time represented by is the time T that includes the amount of time axis variation in the horizontal scanning period shown in FIG.
ところで、第5図に示した時間軸誤差検出回路34は、
水平同期信号H5の前エツジを時間基準としたレベル比
較回路48から出力される後エツジパルスBEPの時刻
をし、とすると、各水平走査期間毎にこの時刻し、を検
出し、この時刻し、に応して時間軸補正を行なわせるも
のであったが。By the way, the time axis error detection circuit 34 shown in FIG.
If the time of the rear edge pulse BEP output from the level comparison circuit 48 with the front edge of the horizontal synchronization signal H5 as the time reference is the time of the rear edge pulse BEP output from the level comparison circuit 48, this time is detected for each horizontal scanning period. However, the time axis correction was made accordingly.
第8図においては1時間軸補正しようとする水平走査期
間の時刻tpとこれと前後する2つの水平走査期間の時
刻し、との平均値に応じて時間軸補正を行なわせるもの
である。In FIG. 8, the time axis correction is performed according to the average value of the time tp of the horizontal scanning period for which one time axis correction is to be performed and the times tp of two horizontal scanning periods before and after this.
そこで、第9図において、水平走査期間H2の第1の誤
差信号ER□、第2の誤差信号ER2を形成する場合に
ついて説明すると、演算回路57はこの水平走査期間H
2の時刻t 、 +2を、この水平走査期間H2におけ
る第2図での時間T。(第9図で時間T8□)で決まる
時刻t□とこの水平走査期間H2の前後の水平走査期間
H□、H1での同様の時刻し、□、t21との平均とし
て求め、この時刻iP’ 2から基準クロックφ9の周
期Tllを単位とする第1の誤差信号ER工と基準クロ
ックφ8の1周期T5以内の第2の誤差信号ER2とを
形成する。この平均化による時刻jP’2は次のように
表わされる。Therefore, in FIG. 9, the case where the first error signal ER□ and the second error signal ER2 in the horizontal scanning period H2 are formed will be described.
The time t +2 of 2 is the time T in FIG. 2 during this horizontal scanning period H2. This time iP' 2, a first error signal ER having a period Tll of the reference clock φ9 as a unit and a second error signal ER2 within one period T5 of the reference clock φ8 are formed. The time jP'2 obtained by this averaging is expressed as follows.
1、2=1八tp1+ ”/2 t、2+ ’へjPi
・・・・・(1)ここで、第9図に示すように、水
平走査期間H2でのカウンタ46(第8図)の基準クロ
ックψ6のカウント開始時点を基準時点とし、前エツジ
検出回路45からのリセットパルスにょるカウンタ46
のリセット期間を5丁、水平走査期間HL IHlでの
誤差データE R’、、E R’2による時間T9を夫
々T 、8. T、、、水平走査期間H工l H,のカ
ウンタ46がカウントを開始してがらりセットされるま
での時間を夫々T1.T2とすると、基準時刻t0を基
準とした時刻1.□+P2+tP3は、し
tp□=−ΔT −T、 + T8□
1、□=T@2
t p3= T 2+ΔT+T@。1, 2 = 18 tp1+ ”/2 t, 2+ ’ to jPi
(1) Here, as shown in FIG. 9, the count start time of the reference clock ψ6 of the counter 46 (FIG. 8) during the horizontal scanning period H2 is taken as the reference time, and the previous edge detection circuit 45 Counter 46 according to the reset pulse from
The reset period is set to 5, and the time T9 based on the error data E R', ER'2 in the horizontal scanning period HL IH1 is set to T, 8. T, . . . The time from when the counter 46 starts counting until it is completely set during the horizontal scanning period H is T1. Assuming T2, time 1.0 is based on reference time t0. □+P2+tP3 is tp□=-ΔT -T, + T8□ 1, □=T@2 t p3= T 2+ΔT+T@.
と表わされ、これらを上記式(1)に代入すると、tP
’2 = 1/2T 、2+ ”八(’r2−T□+T
、□+T、3)・・(2)となる。この時刻t、′2は
基準時点t。を基準としたものであり、水平走査期間H
2での時間t。2の修正時間t02ということになる。When these are substituted into the above equation (1), tP
'2 = 1/2T, 2+ "8 ('r2-T□+T
, □+T, 3)...(2). This time t,'2 is the reference time t. is based on the horizontal scanning period H
Time t at 2. This means that the correction time t02 is 2.
この時間tQ′2は、式(2)から明らかなように、基
準クロックφSの周期T8の整数倍の時間とこの周期T
s以下の時間とからなり、前者が水平走査期間H2ての
第1の誤差信号ER4、後者が同しく第2の誤差信号E
R2である。As is clear from equation (2), this time tQ'2 is a time that is an integral multiple of the period T8 of the reference clock φS and this period T
The former is the first error signal ER4 during the horizontal scanning period H2, and the latter is the second error signal E.
It is R2.
第8図において、演算回路57は上記式(2)の、jj
算を行ない、第1の誤差信号ER,と第2の誤差信号E
R2とを生成する。式(2)でのT81゜T@2+TQ
3は夫々水平走査期間H□、H2,H,でカウンタ46
と微小誤差検出回路49から得られる誤差データER’
2.ER’2から求められ、また、式(2)の時間T、
、T2は夫々水平走査期間H4゜H2でカウンタ46の
リセット解除から次のリセットまでのカウント値から得
られる。これらカウント値はデータ保持回路56で一旦
保持され、上記式(2)の演算を行なうときに演算回路
57に取り込まれる。In FIG. 8, the arithmetic circuit 57 calculates jj of the above equation (2).
The first error signal ER and the second error signal E are calculated.
R2 is generated. T81°T@2+TQ in formula (2)
3 is the counter 46 during the horizontal scanning period H□, H2, H, respectively.
and error data ER' obtained from the minute error detection circuit 49.
2. It is obtained from ER'2, and the time T of equation (2),
, T2 are obtained from the count value from the reset release of the counter 46 to the next reset during the horizontal scanning period H4°H2. These count values are temporarily held in the data holding circuit 56, and taken into the arithmetic circuit 57 when calculating the above equation (2).
以上の演算は各水平走査期間毎に行なわれ、各水平走査
期間毎に演算回路57から第1の誤差信号ER1と第2
の誤差信号ER2とが出力される5このように、この具
体例では、順次続く3つの水平走査期間で得られるデー
タの平均化によって時間軸変動分が算出されるので、入
力映像信号のS/Nが低くとも、ノイズが低減されて時
開軸誤差検出の精度が劣rヒすることはない。The above calculation is performed for each horizontal scanning period, and the calculation circuit 57 outputs the first error signal ER1 and the second error signal ER1 for each horizontal scanning period.
In this way, in this specific example, since the time axis variation is calculated by averaging the data obtained in three successive horizontal scanning periods, the S/R of the input video signal is output. Even if N is low, noise is reduced and the accuracy of time-opening axis error detection does not deteriorate.
但し、この具体例では、第9図から明らかなように、水
平走査期間H2の第1の誤差信号ER,。However, in this specific example, as is clear from FIG. 9, the first error signal ER during the horizontal scanning period H2.
第2の誤差信号ER2は次の水平走査期間H7の時間T
1が検出されてから得られ、その生成にIH程度の遅れ
が生ずる。したがって1時間軸補正すべき映像信号もこ
れに合わせてIH程度遅らせる必要があるが、これは第
1図におけるメモリ30゜31の容量を本来時間軸補正
に必要な容量よりもL H分程度大きくし、読出しタイ
ミング発生回路35(第1図)の制御によってこれらメ
モリ30゜31からの読出しタイミングをIH程度を遅
らせるようにすればよい。The second error signal ER2 is at time T of the next horizontal scanning period H7.
It is obtained after 1 is detected, and there is a delay of about IH in its generation. Therefore, the video signal to be corrected for one time axis must be delayed by about IH, but this requires the capacity of the memory 30°31 in Figure 1 to be about LH larger than the capacity originally required for time axis correction. However, the read timing from these memories 30 and 31 may be delayed by approximately IH under the control of the read timing generating circuit 35 (FIG. 1).
ところで、(2)式は演算処理の一例を示すものであり
、演算回路57の処理を限定するものではない。次に、
別の演算処理による別の効果について説明する。By the way, equation (2) shows an example of arithmetic processing, and does not limit the processing of the arithmetic circuit 57. next,
Another effect resulting from different arithmetic processing will be explained.
本発明の装置においては、単一の基準クロック午用いて
メモリへの書込み、読出しを行っているため、IHごと
に信号の時間軸をずらして補正することはできるが、I
H内の信号の伸び縮みを補正することはできない。した
かって、いままで述へたように、水平同期信号を基準に
して時間軸を補正した場合、画面の左端では時間軸の補
正が正しく行われるが、画面の右に行くにしたがって補
正残りが多くなる。この補正残りは一般にベロシティエ
ラーと呼ばれ、その発生原理の詳細は航述の日本放送協
会発行rVTR技術j昭和58年pp、107−134
などに述へられている。In the device of the present invention, writing to and reading from memory is performed using a single reference clock, so it is possible to correct the time axis of the signal by shifting it for each IH.
It is not possible to correct the expansion and contraction of the signal within H. Therefore, as mentioned above, when the time axis is corrected based on the horizontal synchronization signal, the time axis is corrected correctly at the left edge of the screen, but as you move to the right of the screen, more correction remains. Become. This residual correction is generally called a velocity error, and the details of its generation principle can be found in Saijo's RVTR Techniques, published by Japan Broadcasting Corporation, pp. 107-134, 1982.
It is mentioned in the following.
ところが、第8図における演算回路57での演算を工夫
することにより、このベロシティエラーを低減すること
が可能となる。たとえば、時刻の平均化の式を
、IIT。However, by devising the calculation in the calculation circuit 57 in FIG. 8, it is possible to reduce this velocity error. For example, the formula for time averaging is IIT.
1P′:2 t、、“2 jP)”−2田(ここで、T
、は標準的な水平走査新期)とすれば、シ、2′は水平
走査期間H2の中点の時刻をH/2ずらしたものである
から、(1)′式に従って演算を行い、時間軸の補正を
すれば2画面の中央でベロシティエラーがゼロになり、
画面の両端でのベロシティエラーは(1)式で演算を行
った場合のほぼ半分になる。1P': 2 t,, "2 jP)" - 2 fields (here, T
, is the standard new horizontal scanning period), and 2' is the time at the midpoint of the horizontal scanning period H2 shifted by H/2, so calculate according to equation (1)' and calculate the time If you correct the axis, the velocity error will be zero at the center of the two screens,
The velocity error at both ends of the screen is approximately half that of when calculation is performed using equation (1).
第10図は第1図における補間フィルタ36の一具体例
を示すブロック図であって、58〜61はラッチ回路、
62〜69は係数回路、70〜73はマルチプレクサ、
74は加算回路である。FIG. 10 is a block diagram showing a specific example of the interpolation filter 36 in FIG. 1, and 58 to 61 are latch circuits;
62 to 69 are coefficient circuits, 70 to 73 are multiplexers,
74 is an adder circuit.
同図において、ラッチ回路58〜61は直列接続されて
おり、基準クロックφ8をラッチパルスとしてメモリ3
0(第1図)から読み出されたディジタル輝度信号YD
’のサンプルデータを順次基準クロックφ8の1周期T
5分ずつ遅延する。In the figure, latch circuits 58 to 61 are connected in series, and a reference clock φ8 is used as a latch pulse to
Digital luminance signal YD read from 0 (Fig. 1)
' sample data sequentially for one period T of the reference clock φ8
Delay by 5 minutes.
ラッチ回路58の出力データは係数回路62で−1への
係数が乗ぜられてマルチプレクサ70のc、d接点に供
給される。ラッチ回路59の出力データは係数回路63
,64.65で夫々1八、′八。The output data of the latch circuit 58 is multiplied by a coefficient of -1 in a coefficient circuit 62 and then supplied to the c and d contacts of the multiplexer 70. The output data of the latch circuit 59 is transmitted to the coefficient circuit 63.
, 64.65, respectively 18 and '8.
7への係数が乗ぜられ、マルチプレクサ71のす。7 is multiplied by a coefficient to multiplexer 71.
c、d接点に供給される。ラッチ回路60の出力データ
は、マルチプレクサ72のa接点に供給されるとともに
、係数回路66.67.68で夫々7八l’/911へ
の係数が乗ぜられ、マルチプレクサ72のす、c、d接
点に供給される。ラッチ回路61の出力データは係数回
路69で一17′、の係数が乗ぜられてマルチプレクサ
73のす、c接点に供給される。Supplied to c and d contacts. The output data of the latch circuit 60 is supplied to the a contact of the multiplexer 72, and is multiplied by coefficients to 78 l'/911 in coefficient circuits 66, 67, and 68, respectively, and the output data of the multiplexer 72 is supplied to the a, c, and d contacts. is supplied to The output data of the latch circuit 61 is multiplied by a coefficient of -17' in a coefficient circuit 69 and then supplied to the contacts C and C of the multiplexer 73.
マルチプレクサ70〜73は、読出しタイミング発生回
路35(第1図)からの制御信号Scにより、時間軸誤
差検出回路34(第1図)で生成される第2の誤差信号
ER,に応じて切換え制御されるが、互いに同じ符号の
接点を選択するように連動する。マルチプレクサ70〜
73の出力データは加算回路74で加算され、時間軸補
正されたサンプルデータとして同期信号付加回路38(
第1図)に供給される。The multiplexers 70 to 73 are switched and controlled in accordance with a second error signal ER generated by the time axis error detection circuit 34 (FIG. 1) and a control signal Sc from the read timing generation circuit 35 (FIG. 1). However, they are linked so that contacts with the same sign are selected. Multiplexer 70~
The output data of 73 is added in an adder circuit 74, and the synchronization signal addition circuit 38 (
Figure 1).
かかる構成の補間フィルタ36はディジタルフィルタを
時間軸シフト手段として用いたものである。ここで、ま
ず、ディジタルフィルタについて説明するが、ディジタ
ルフィルタの設計方法や周波数特性の算出方法について
はその一般的な文献に述べられているので、要点のみを
説明する。The interpolation filter 36 having such a configuration uses a digital filter as time axis shifting means. First, the digital filter will be explained. Since the design method of the digital filter and the calculation method of the frequency characteristic are described in the general literature, only the main points will be explained.
周波数帯域がW以下に制限された信号g(し)を時間T
=’/2Wの間隔でサンプリングした、・・・・・、g
(−2T)、g(−T)、g(0)、g(T)。Signal g (shi) whose frequency band is limited to W or less is transmitted over time T
='/2W sampled at intervals,...,g
(-2T), g(-T), g(0), g(T).
g(2T)、 ・・・・のサンプルデータからなる信
号は5標水化定理により、次式(3)でもって元の信号
g (t)が復元される二とが知られている。It is known that the signal consisting of sample data g(2T), .
で表わされる。It is expressed as
ところで、式(3)によって元の信号g (t)が復元
されるということは、式(3)の計算により、上記サン
プルデータ間の元の信号g (t)を表わすデータが得
られ、これらデータがサンプルデータ間に補間されると
いうことである。以下、サンプルデータ間に補間される
データを補間データという。By the way, the fact that the original signal g (t) is restored by equation (3) means that by calculating equation (3), data representing the original signal g (t) between the above sample data is obtained, and these data are That is, the data is interpolated between sample data. Hereinafter, data interpolated between sample data will be referred to as interpolated data.
上記の時間Tの間隔でサンプリングする場合、サンプリ
ング周波数f、は1/T = 2 Wとなるが、たとえ
ばサンプリング周波数fgでサンプリングされた信号に
対し、4f、で補間して元の信号g(t)を復元する場
合、上記式(3)にし= T/4 、2/4T 。When sampling at the interval of time T mentioned above, the sampling frequency f is 1/T = 2 W. For example, a signal sampled at the sampling frequency fg is interpolated at 4f to obtain the original signal g(t ), use the above equation (3) as = T/4, 2/4T.
3/・2T、 ・・・・などを代入することにより、
これらの時点での補間データを求めることができる。こ
れを第11図によって説明する。By substituting 3/・2T, etc.,
Interpolated data at these points in time can be obtained. This will be explained with reference to FIG.
同図において、0印で示すQ。+ Q4+ Q9!・・
・・はサンプリング周波数をfgとするサシプルデータ
であり、サンプルデータQ。で1=0としている。この
ようにサンプリングされた信号に対し、上記式(3)を
用いて4f、で元の信号gcL>の復元を行なうと、サ
ンプルデータQ。、Q、間に1/4f、(= T/4
) の等時間間隔で・印で示す補間データqII q2
1 qlが補間され、同様に、サンプルデータQ、、
Q、間に補間データqsy qGI q7が補間され、
以下同様にして、各サンプルデータ間に3個ずつ補間デ
ータが等時間間隔で補間される。In the figure, Q is indicated by a 0 mark. + Q4+ Q9!・・・
... is sasiple data whose sampling frequency is fg, and is sample data Q. So, 1=0. When the original signal gcL> is restored at 4f using equation (3) above for the signal sampled in this way, sample data Q is obtained. , Q, between 1/4f, (= T/4
) at equal time intervals, interpolated data qII q2 indicated by
1 ql is interpolated, and similarly, sample data Q, ,
Interpolated data qsy qGI q7 is interpolated between Q and
Thereafter, in the same manner, three pieces of interpolated data are interpolated at equal time intervals between each sample data.
なお、上記式(3)を忠実に演算すれば、補間データは
元の信号g (t)の値に一致するが、無限の項の和を
求めることになるので、実際には、誤差が許容できる程
度に上記式(3)の項の数を打ち切り、さらに、櫟本化
関数S (t)も近似してディジタルフィルタの回路構
成を簡略化するのが一般的である。Note that if the above equation (3) is calculated faithfully, the interpolated data will match the value of the original signal g (t), but since the sum of infinite terms is calculated, in reality, the error is within the allowable range. It is common to simplify the circuit configuration of the digital filter by cutting off the number of terms in equation (3) to the extent possible, and further approximating the square-shaped function S (t).
また、信号帯域Wに対してサンプリング周波数f6が充
分大きいとき(すなわち、f、>2w)には、単なる直
線補間であっても実用上問題はない。Further, when the sampling frequency f6 is sufficiently large with respect to the signal band W (ie, f, >2w), there is no problem in practical use even if the sampling frequency is simply linear interpolation.
ところで、第11図のように補間が行なわれるディジタ
ルフィルタにおいて、QIl、q工、q2゜qit Q
lt ’TSI・・・・・・の順にデータを出力するの
ではなく、あくまでも1/fs=Tの時間でデータを出
力するようにした場合+ t=Q、 T、2T、・・・
・・・でサンプルデータQo l Q41 Ql ?・
・・・・・の代りに、サンプルデータよりもT八だけ遅
れて補間すべき補間データqxr qsr qsr・
・・・・・を出力したとすると、サンプリング周波数f
11でサンプリングされた信号はT八だけ時間軸シフト
(進み)されたことになる、同様にして、t=o、T、
2T、・・・・・・でサンプルデータQ。+ 041
Q、、・・・・・の代りに補間データqz+ qsr
’T工。、−・・・を出力すると、′へTだけ時間軸シ
フトされたことになり、補間データq] r q71
’T 1□2・・・ を出力すると、3八Tだけ時間軸
シフトされたことになる。By the way, in a digital filter in which interpolation is performed as shown in FIG. 11, QIl, q, q2゜qit Q
Instead of outputting data in the order of 'TSI...', if you output data at a time of 1/fs=T + t=Q, T, 2T,...
...and the sample data Qo l Q41 Ql?・
...Instead of, interpolated data qxr qsr qsr, which should be interpolated with a delay of T8 behind the sample data.
If we output..., then the sampling frequency f
The signal sampled at 11 has been shifted (advanced) in time by T8. Similarly, t=o, T,
Sample data Q at 2T,... +041
Interpolated data qz+ qsr instead of Q,...
'T engineering. , -..., the time axis has been shifted by T to ', and the interpolated data q] r q71
When 'T 1□2... is output, the time axis has been shifted by 38T.
このように、ディジタルフィルタで入力信号の時間軸シ
フトが可能となり、この原理に基づくものが第1図での
補間フィルタ36.37であり、第10図はその一具体
例を示すものである。In this way, it is possible to shift the input signal in the time axis using a digital filter, and the interpolation filters 36 and 37 shown in FIG. 1 are based on this principle, and FIG. 10 shows a specific example thereof.
第10図において、供給されるディジタル輝度信号Y0
′のサンプリング周波数fsは基準クロックφ9の周波
数に等しく、一般には、上記のように、4fgcである
。In FIG. 10, the supplied digital luminance signal Y0
The sampling frequency fs of ' is equal to the frequency of the reference clock φ9, and is generally 4fgc as described above.
マルチプレクサ70〜73を基準クロックφ8に同期し
て基準クロックφ9の周期Tsの1への周期で3−*
l) −) C→d→a→・・・・・・の順に切り換え
ると、加算回路74から、第11図に示すように、サン
プルデータ間に3個ずつ補間データが補間された信号が
得られるように、係数回路62〜69の係数が選ばれる
。The multiplexers 70 to 73 are synchronized with the reference clock φ8, and the period Ts of the reference clock φ9 is changed to 1 by 3-*.
l) -) When switching in the order of C→d→a→..., a signal in which three interpolated data are interpolated between sample data is obtained from the adder circuit 74, as shown in FIG. The coefficients of coefficient circuits 62-69 are selected so that
いま、T、/4(=’八へs)を遅延単位とすると、点
Aでのサンプルデータに対し、点Bではサンプルデータ
がT5、点Cではサンプルデータが2Ts、点りではサ
ンプルデータが3T、だけ夫々遅れることになり、Ts
/4の時間を経る毎に、さらに点A、B、C,Dのサン
プルデータはT y/4ずっ時間的に遅れたものとなる
。そこで、このT5/4の時間遅れを単位遅延演算子2
−”とし、マルチプレクサ70〜73をT5/4毎に1
唄次a−+b−+c−+d→a→・・・・の順に切り換
えたとすると、このときのディジタルフィルタの伝達関
数H(z)は、H(z)= z−”
+ (1/4 z −’ + 7/@ z −’ ”
7Hz−”)+(−1八十5八z−’十’へZ1−1へ
z−42)+(−1八z−”+7八z−5+”へZ−g
)・・・(5)で表わされる。これはカットオフ周波数
がf8/2で応答が約1へのローパスフィルタである。Now, if T,/4 (='8 to s) is the delay unit, for the sample data at point A, the sample data at point B is T5, the sample data at point C is 2Ts, and the sample data at point A is T5. There will be a delay of 3T, Ts
Every time /4 time elapses, the sample data at points A, B, C, and D are further delayed in time by T y/4. Therefore, the time delay of T5/4 is calculated using the unit delay operator 2
-” and multiplexers 70 to 73 are set to 1 for every T5/4.
Assuming that the song order is changed in the order of a-+b-+c-+d→a→..., the transfer function H(z) of the digital filter at this time is H(z)=z-"+(1/4 z −' + 7/@ z −' ”
7Hz-") + (-1858z-'0' to Z1-1 to z-42) + (-18z-"+78z-5+" to Z-g
)...Represented by (5). This is a low pass filter with a cutoff frequency of f8/2 and a response of approximately 1.
式(5)において、右辺第1項はマルチプレクサ70〜
73がa接点を選択したときの伝達関数であり、同様に
、右辺第2項、第3項、第4項は夫々マルチプレクサ7
0〜73がboc、d接点を選択したときの伝達関数で
ある。そして、ラッチ回路58〜61でディジタル輝度
信号Y9′のサンプルデータQ、、Q、、Q、、・・・
がラッチされる時点、すなわち基準クロックΦ8のタ
イミングで、〕接点が選択されるように、マルチプレク
サ70〜73が切り換え制御されると2上記式(5)の
右辺第1項がサンプルデータQ。、Q、、Q、。In equation (5), the first term on the right side is the multiplexer 70~
73 is the transfer function when the a contact is selected, and similarly, the second, third, and fourth terms on the right side are the transfer functions of the multiplexer 7, respectively.
0 to 73 are transfer functions when boc and d contacts are selected. Then, the latch circuits 58 to 61 collect sample data Q, , Q, , Q, . . . of the digital luminance signal Y9'.
When the multiplexers 70 to 73 are switched and controlled so that the contact point is selected at the time when is latched, that is, at the timing of the reference clock Φ8, the first term on the right side of the above equation (5) becomes the sample data Q. ,Q,,Q,.
・−・に対する伝達関数となり、同じく右辺第2項はこ
れらサンプルデータがらT8/4だけ遅れる補間データ
’TL、’TS、q、+ −・を生ずる伝達関数。. . . Similarly, the second term on the right side is a transfer function that generates interpolated data 'TL, 'TS, q, + -. which are delayed by T8/4 from these sample data.
同じく右辺第3項がさらにT5/4だけ遅れる補間デー
タ9□+ ’r*+ q、。、・・・を生ずる伝達関数
、同じく右辺第4項がさらにT9/4だけ遅れる補間デ
ータワ3.qフ、q工4.・・・を生ずる伝達関数とな
る。Similarly, the third term on the right side is interpolated data 9□+ 'r*+ q, which is further delayed by T5/4. , . . . Similarly, the fourth term on the right side is an interpolated data word whose fourth term is further delayed by T9/4. 3. q fu, q engineering 4. It becomes a transfer function that produces...
たとえば、ラッチ回路58,59,60.61に夫々サ
ンプルデータQ、、Q、、Qo、(1,がラッチされて
いるとき、マルチプレクサ70〜73がa接点に閉じて
いると、加算回路74からサンプルデータQ、が出力さ
れ、T g/4後にマルチプレクサ70〜73がb接点
に切り換わると、上記式(5)の右辺第2項により。For example, when the sample data Q, , Q, , Qo, (1) are latched in the latch circuits 58, 59, 60, and 61, respectively, and the multiplexers 70 to 73 are closed to the a contact, When the sample data Q is output and the multiplexers 70 to 73 are switched to b contacts after T g/4, according to the second term on the right side of the above equation (5).
1八Q4+7八Q。−1八Q。18Q4+78Q. -18 Q.
なる補間データq、が得られる。Interpolated data q is obtained.
そこで、マルチプレクサ70〜73を上記のように切り
換えず、a = d接点のいずれかに固定しておくと、
サンプルデータもしくは3種の補間データのうちのいず
れか1種補間データが得られる。Therefore, if multiplexers 70 to 73 are not switched as described above but fixed to one of the a = d contacts,
Sample data or any one of three types of interpolated data is obtained.
たとえばマルチプレクサ70〜73をb接点側に閉じた
ままとしておくと、ディジタル輝度信号Y。For example, if the multiplexers 70 to 73 are left closed to the b contact side, the digital luminance signal Y will be generated.
のサンプルデータが入力される毎に、これらと同期して
これらサンプルデータに次いで補間されるへき補間デー
タqx+ qSI q9+・・・・・・が順次加算回1
874から出力されることになる。Every time sample data of
874.
そこで、補間フィルタ36としては、マルチプレクサは
読出しタイミング発生回路35(第1図)からの制御信
号S。によって制御されるようにし、時間軸誤差検出回
路34(第1図)から発生される第2の誤差信号ER,
が表わす基準クロックφ8の1周期T5内の時間軸変動
量に応じてa −d接点のいずれかを選択するようにす
る。Therefore, as the interpolation filter 36, the multiplexer receives the control signal S from the read timing generation circuit 35 (FIG. 1). The second error signal ER, which is generated from the time axis error detection circuit 34 (FIG. 1), is controlled by
One of the contacts a and d is selected according to the amount of time axis variation within one cycle T5 of the reference clock φ8, which is represented by the reference clock φ8.
たとえば、第2の誤差信号ER2が、第7図に示すよう
に1時間軸変動量が27.TSの遅れであることを表わ
しているときには、マルチプレクサ70〜73がC接点
を選択する。これにより、ディジタル輝度信号Y。′の
サンプルデータが入力されるタイミングで、これらサン
プルデータの代りに、これらよりも2八T5たけ遅れて
補間されるへき補間データqz+ qGI qxa+・
・・・・・が加算回路74がら出力されることになる。For example, as shown in FIG. 7, the second error signal ER2 has a one-time axis fluctuation amount of 27. When the TS is delayed, multiplexers 70 to 73 select the C contact. This results in a digital luminance signal Y. At the timing when sample data of ' is input, instead of these sample data, interpolated data qz+ qGI qxa+・
... will be output from the adder circuit 74.
このことは、加算回路74から出力されるディジタル輝
度信号が入力されるディジタル輝度信号YD′ に対し
て2八Tsだけ進む時間シフトがなされたことになり、
上記の2八Tカの遅れの時間軸変動が除去されることに
なる。This means that the digital luminance signal output from the adder circuit 74 is time-shifted by 28 Ts with respect to the input digital luminance signal YD'.
The time axis fluctuation of the 28 T delay described above will be eliminated.
このように、時間軸誤差検出回路34で水平走査期間の
水平同期信号から第2の誤差信号ER2が検出される毎
に、これに応じてマルチプレクサ70〜73の接点選択
が行なわれ、基準クロックφSのIRNTg内の時間軸
変動が補正される。In this way, each time the time axis error detection circuit 34 detects the second error signal ER2 from the horizontal synchronization signal during the horizontal scanning period, the contacts of the multiplexers 70 to 73 are selected accordingly, and the reference clock φS The time axis variation within IRNTg of is corrected.
以上のことは、第1図におけるM間フィルタ37につい
ても同様である。The above also applies to the M-interval filter 37 in FIG.
以上が第1図に示した実施例の説明である、この実施例
においては、同期分離回路32で分離される水平同期信
号HDを時間基準としてメモリ30゜31への入力映像
信号の書込み制御を行なっているが、この書込みは入力
映像信号の各水平走査期間の開始タイミングを仮に設定
するものである。The above is a description of the embodiment shown in FIG. 1. In this embodiment, writing control of input video signals to the memories 30 and 31 is performed using the horizontal synchronization signal HD separated by the synchronization separation circuit 32 as a time reference. However, this writing is to temporarily set the start timing of each horizontal scanning period of the input video signal.
この仮の開始タイミングは第3図、第4図に示したよう
な誤差を含むものである。この仮の開始タイミングの誤
差を補正して真の開始タイミングを設定するために、時
間軸誤差検出回路34でこの誤差を検出して第1の誤差
信号ER□と第2の誤差信号ER,とを生成し、第1の
誤差信号ER□に応じてメモリ30.31の読出しタイ
ミングを制御するとともに、第2の誤差信号ER,に応
じて補間フィルタ36.37の時間軸シフト量を制御す
るのである。This provisional start timing includes errors as shown in FIGS. 3 and 4. In order to correct the error in this provisional start timing and set the true start timing, the time axis error detection circuit 34 detects this error and outputs a first error signal ER□ and a second error signal ER. , and controls the readout timing of the memory 30.31 according to the first error signal ER□, and also controls the time axis shift amount of the interpolation filter 36.37 according to the second error signal ER. be.
この実施例によれば、同期分離回路32で分離される水
平同期信号HDは、各水平走査期間の仮の開始タイミン
グを設定するためのものであるから、時間軸精度をあま
り高くする必要はなく、シたがって、同期分離回路32
としては、第20図に示したような構成とする必要がな
く、簡単な構成の従来から用いられているものを使用す
ることができる。この結果、入力映像信号もメモリに書
き込む前にL H遅延回路で遅延する必要がなく、周波
数特性の劣化は生じない。According to this embodiment, the horizontal synchronization signal HD separated by the synchronization separation circuit 32 is used to set the temporary start timing of each horizontal scanning period, so there is no need to make the time axis accuracy very high. , therefore, the synchronization separation circuit 32
Therefore, it is not necessary to use the configuration shown in FIG. 20, and a conventionally used configuration with a simple configuration can be used. As a result, the input video signal does not need to be delayed by the LH delay circuit before being written into the memory, and no deterioration of frequency characteristics occurs.
また、メモリ30.31での書込み、読出しのためのク
ロックや補間フィルタ36.37を動作させるクロック
も安定した基準クロックφ5だけでよく、第19図で示
したように複数のサブタロツクを用いた場合の問題を回
避できる。In addition, the clock for writing and reading in the memory 30.31 and the clock for operating the interpolation filter 36.37 need only be the stable reference clock φ5, and when multiple sub-tallocks are used as shown in FIG. This problem can be avoided.
なお、時間軸誤差検出回路34で検出される基準クロッ
クφ9の1周期Ts内の時間軸変動の最小単位(上記説
明ではT、/4)と補間フィルタ36゜37の最小の時
間軸シフト量とは一致しなければならないが、これらは
上記説明でのT5/4に限定されるものではなく、T、
7B、T、/16など他の量としてもよく、小さい程時
間軸補正精度が高まることはいうまでもない。Note that the minimum unit of time axis fluctuation within one period Ts of the reference clock φ9 detected by the time axis error detection circuit 34 (T, /4 in the above explanation) and the minimum time axis shift amount of the interpolation filter 36° 37 are must match, but these are not limited to T5/4 in the above explanation; T,
It goes without saying that other amounts such as 7B, T, and /16 may be used, and the smaller the value, the higher the time axis correction accuracy.
第12図は本発明による時間軸補正装置の他の実施例を
示すブロック図であって、34′は時間軸誤差検出回路
、75は増II器であり、第1図に対応する部分には同
一符号をつけて重複する説明を省略する。FIG. 12 is a block diagram showing another embodiment of the time base correction device according to the present invention, in which 34' is a time base error detection circuit, 75 is an amplifier II, and the parts corresponding to FIG. The same reference numerals are used to omit duplicate explanations.
同図において、入力端子23からの入力輝度信号Yは、
増幅器75で増幅された後、A/D変換器28でディジ
タル輝度信号YDに変換される。In the figure, the input luminance signal Y from the input terminal 23 is
After being amplified by an amplifier 75, it is converted into a digital luminance signal YD by an A/D converter 28.
一方、時間軸誤差検出回路34′は、第1図における時
間軸誤差検出回路34と同様、第1の誤差信号ER□と
第2の誤差信号ER,とを生成するが、さらに、ディジ
タル輝度信号Y。のペデスタルレベルを検出し、これに
応した制御信号SPを発生する。増幅器75は、この制
御信号S、により、入力輝度信号Yの直流レベルを調整
してそのペデスタルレベルを一定にする。On the other hand, the time axis error detection circuit 34' generates a first error signal ER□ and a second error signal ER, similar to the time axis error detection circuit 34 in FIG. Y. Detects the pedestal level of the pedestal and generates a control signal SP corresponding to the detected pedestal level. The amplifier 75 adjusts the DC level of the input luminance signal Y using the control signal S to keep its pedestal level constant.
時間軸誤差検出回路34′は、基本的には、第1図にお
ける時間軸誤差検出回路34と同様に、第5図、第8図
に示した構成をなすものであるが、スレシヨールドレベ
ル発生回路47で上記の制御信号S、も生成される点が
異なっている。The time axis error detection circuit 34' basically has the configuration shown in FIGS. 5 and 8, similar to the time axis error detection circuit 34 in FIG. The difference is that the above control signal S is also generated by the generation circuit 47.
第13図はこの時間軸誤差検出回路34′でのスレシヨ
ールドレベル発生回路47゛の一具体例を示すブロック
図であって、77.78はデータ保持回路、78はLP
F、79は基準ペデスタルレベル発生回路、80は演算
回路、81はレベル比較回路、82はLPFである。FIG. 13 is a block diagram showing a specific example of the threshold level generation circuit 47' in this time axis error detection circuit 34', in which 77 and 78 are data holding circuits, and 78 is an LP
F, 79 is a reference pedestal level generation circuit, 80 is an arithmetic circuit, 81 is a level comparison circuit, and 82 is an LPF.
同図において、ディジタルミt信号Yr、はデータ保持
回路76.77に供給され、たとえば同期分離回路32
(第12図)で分離された水平同期信号HDから形成さ
れるペデスタルタイミング信号p、により、データ保持
回路76にディジタル輝度信号VDのペデスタルレベル
が保持され、同シく同期先端タイミング信号htにより
、データ保持回路77にディジタル輝度信号YDの同期
先端レベルが保持される。In the same figure, the digital signal Yr is supplied to data holding circuits 76 and 77, and is, for example, a synchronization separation circuit 32.
The pedestal level of the digital luminance signal VD is held in the data holding circuit 76 by the pedestal timing signal p formed from the horizontal synchronization signal HD separated in FIG. The data holding circuit 77 holds the synchronization leading edge level of the digital luminance signal YD.
データ保持回路76で保持されたペデスタルレベルはレ
ベル比較回路81で基準ペデスタル発生回路79が出力
する基準ペデスタルレベルと比較され、これらの誤差信
号が、LPF82で平均化さ、れた後、制御信号S、と
して増幅器75に供給される。これにより、ディジタル
輝度信号Y1、のペデスタルレベルは基準ペデスタル発
生回路79が出力する基準ペデスタルに常に等しくなる
。The pedestal level held by the data holding circuit 76 is compared with the reference pedestal level output by the reference pedestal generation circuit 79 in the level comparison circuit 81, and after these error signals are averaged by the LPF 82, the control signal S , are supplied to the amplifier 75 as . As a result, the pedestal level of the digital luminance signal Y1 is always equal to the reference pedestal output from the reference pedestal generating circuit 79.
一方、データ保持回177の出方は、LPF78により
、入力輝度信号YのS/Nが低くとも安定した同期先端
レベルを表わすようになされた後、演算回路80で基準
ペデスタル発生回路79が出力する基準ペデスタルレベ
ルと演算処理され、これらの中間レベルであるスレシヨ
ールドレベルE8が生成される。On the other hand, the data holding circuit 177 is outputted by the LPF 78 so that it represents a stable synchronization tip level even if the S/N of the input luminance signal Y is low, and then the reference pedestal generation circuit 79 outputs it in the arithmetic circuit 80. Arithmetic processing is performed with the reference pedestal level to generate a threshold level E8 which is an intermediate level between these levels.
この実施例においては、入力輝度信号Yにレベル変動が
あっても、増幅器75でそのペデスタルレベルが一定と
されるので1時間軸誤差検出回路34′において、検出
されるスレシヨールドレベルが入力輝度信号Yのレベル
変動に影響されることがなく、したがって、常に高精度
で時間軸変動が検出される。In this embodiment, even if there is a level fluctuation in the input luminance signal Y, the pedestal level is kept constant by the amplifier 75, so that the detected threshold level in the 1-time axis error detection circuit 34' is equal to the input luminance. It is not affected by level fluctuations of the signal Y, and therefore, time axis fluctuations are always detected with high accuracy.
第14図は本発明による時間軸補正装置のさらに他の実
施例を示すブロック図であって、83はA / D変換
器、84はディジタルカラーデコーダ。FIG. 14 is a block diagram showing still another embodiment of the time axis correction device according to the present invention, in which 83 is an A/D converter and 84 is a digital color decoder.
85は基準クロック発生回路であり、第1図、第12図
に対応する部分には同一符号をっけて重複する説明を省
略する。Reference numeral 85 denotes a reference clock generation circuit, and parts corresponding to those in FIGS. 1 and 12 are designated by the same reference numerals and redundant explanations will be omitted.
第14図において、基準りニック発生回路85はPLL
回路からなり、入力端子−24から人力される入力クロ
マC3号Cに位相同期した周波数がf sCの色副搬送
波FsI:を4逓倍し、周波数が4 Fs+Hの基準ク
ロックφ9を発生する。In FIG. 14, the reference nick generation circuit 85 is a PLL.
It consists of a circuit that multiplies by four the color subcarrier FsI: whose frequency is fsC, which is phase-synchronized with the input chroma C3 No. C input manually from the input terminal -24, and generates a reference clock φ9 whose frequency is 4Fs+H.
一方、入力端子24がら入力された人力クロマ信号Cは
A/D変換器83に供給され、基準クロック発生回路8
5からの基準クロックφ5をサンプリングパルスとして
ディジタルクロマ信号CDに変換される。このディジタ
ルクロマ信号C。はディジタルカラーデコーダ84に供
給され、分周回路27で基準クロックφ5を4分周して
得られる周波数が4f、ECの搬送波φ5.:にょって
交互に2つのベースバンドのディジタル化された色信号
成分に復調され、これら色信号成分の時分割多重信号で
あるディジタル色信号cBDが得られる。このディジタ
ル色信号CBDが、先の実施例と同様、メモリ31に書
き込まれ、読み出される。On the other hand, the human-powered chroma signal C input from the input terminal 24 is supplied to the A/D converter 83, and the reference clock generation circuit 8
The reference clock φ5 from 5 is converted into a digital chroma signal CD as a sampling pulse. This digital chroma signal C. is supplied to the digital color decoder 84, and the frequency obtained by dividing the reference clock φ5 by 4 in the frequency dividing circuit 27 is 4f, the carrier wave φ5. : The color signal components are alternately demodulated into two baseband digitized color signal components, and a digital color signal cBD which is a time division multiplexed signal of these color signal components is obtained. This digital color signal CBD is written into and read out from the memory 31 as in the previous embodiment.
ディジタルカラーデコーダについては、たとえば「テレ
ビジョン学会誌J Vo12.33 No、4(1
979) pp、35−39など多くの文献で述べら
れているが、この実施例のディジタルカラーデコーダ8
4もこれを応用したものである。以下、第15図により
、このディジタルカラーデコーダの一具体例を説明する
8但し、86は符号反転回路、87はマルチプレクサで
ある。Regarding digital color decoders, for example, "Television Society Journal J Vo12.33 No. 4 (1
979) pp. 35-39, the digital color decoder 8 of this embodiment
4 is also an application of this. Hereinafter, a specific example of this digital color decoder will be explained with reference to FIG. 15. However, 86 is a sign inverting circuit, and 87 is a multiplexer.
同図において、サンプリング周波数を4fsCとするデ
ィジタルクロマ信号Coのサンプルデータは、直接マル
チプレクサ87に供給されるとともに、符号反転回路8
6で正、負の符号が反転されてマルチプレクサ87に供
給される。マルチプレクサ87は周波数f scの搬送
波φscであるセレクト信号によって制御され、供給さ
れるディジタルクロマ信号CDのサンプルデータと符号
反転回路86からのサンプルデータとを”i2 f s
cの周期で交互に選択する。In the figure, sample data of a digital chroma signal Co with a sampling frequency of 4 fsC is directly supplied to a multiplexer 87, and is also supplied to a sign inverting circuit 8.
6, the positive and negative signs are inverted and supplied to the multiplexer 87. The multiplexer 87 is controlled by a select signal which is a carrier wave φsc having a frequency fsc, and converts the sample data of the supplied digital chroma signal CD and the sample data from the sign inverting circuit 86 into “i2 f s
They are selected alternately with a period of c.
これにより、ディジタルクロマ信号CDの2つの色信号
成分がディジタル化されたまま交互に復調され、マルチ
プレクサ87からはこれら色信号成分が時分割多重され
たディジタル色信号csnが得られる。As a result, the two color signal components of the digital chroma signal CD are alternately demodulated while being digitized, and the multiplexer 87 obtains a digital color signal csn in which these color signal components are time-division multiplexed.
このディジタルカラーデコーダ84での復調軸は、入力
クロマ信号Cと色副搬送波F、、、(したがって、基準
クロックψ、と搬送波ΦSC)との位相関係を調整する
ことにより、B−Y/?!、−Y@、r / Q@など
の任意に設定することができる。LかL、時間軸補正に
際しては、特にこの復″A軸を特別なものに限定する必
要がなく2 したがって、上記の位相関係の調整は必須
のものではない7以上のように、この実施例では、ディ
ジタル色信号CEIDの生成に第15図に示したような
簡単な構成のディジタルカラーデコーダ84を用いるだ
けでよく、アナログのカラーデコーダ25やマルチプレ
クサ26を用いた第1図、第12図の実施例に比べ、回
路構成が簡略化されて安価となり、しかもこれら実施例
と同等の時間軸補正効果が得られる。The demodulation axis in this digital color decoder 84 is determined by adjusting the phase relationship between the input chroma signal C and the color subcarriers F, . . . (therefore, the reference clock ψ and the carrier wave ΦSC). ! , -Y@, r/Q@, etc. can be set arbitrarily. When correcting the L or L time axis, there is no need to limit the A-axis to a special one.2 Therefore, the adjustment of the phase relationship described above is not essential.7 As mentioned above, this embodiment Now, to generate the digital color signal CEID, it is sufficient to use the digital color decoder 84 with a simple configuration as shown in FIG. Compared to the embodiments, the circuit configuration is simplified and the cost is reduced, and the same time axis correction effect as those embodiments can be obtained.
なお、この実施例において、基準クロック発生回路85
として基準クロックφ3が久方色刷搬送波F3.−を4
逓倍するPLL回路を用いたが、入力クロマ信号Cのバ
ースト信号に位相ロックした4fscの基準グロックφ
5を直接発生させる発振器を用いてもよい。Note that in this embodiment, the reference clock generation circuit 85
, the reference clock φ3 is the Kugata color print carrier wave F3. -4
A multiplication PLL circuit is used, but a 4fsc reference clock φ whose phase is locked to the burst signal of the input chroma signal C is used.
An oscillator that directly generates 5 may also be used.
また、第1図において、カラーデコーダ25゜マルチプ
レクサ26.A/D変換IFi29の代りに、第14図
のA / D変換器83.ディジタルカラーデコーダ8
4を用いてもよい。Further, in FIG. 1, a color decoder 25° multiplexer 26 . In place of the A/D conversion IFi 29, the A/D converter 83. in FIG. Digital color decoder 8
4 may be used.
第16図は本発明による時間軸補正装置のさらに他の実
施例を示すブロック図であって、88はディジタルカラ
ーエンコーダ、89はD/A変換器であり、前出図面に
対応する部分には同一符号をつけて重複する説明を省略
する。FIG. 16 is a block diagram showing still another embodiment of the time axis correction device according to the present invention, in which 88 is a digital color encoder, 89 is a D/A converter, and the parts corresponding to the previous drawings are The same reference numerals are used to omit duplicate explanations.
同図において、補間フィルタ37から出力されるディジ
タル色信号CHD’はディジタルカラーエンコーダ88
に供給され、分周回路27がらの搬送波φ9cを用いて
、ディジタルクロマ信号CP′に変換される。このディ
ジタルクロマ信号Cp ’ はD / A変換器89で
アナログ化され、出方端子、16に時間軸補正されたり
a?信号C′が得られる9デインタルカラーエンコーダ
についても、先に挙げた「テレビジョン学会誌J V
oQ、33゜No、4 (1979) pp、35
−39などで述べられており、この実施例におけるディ
ジタルカラーエンコーダ88もこれを応用したものであ
って、ディジタルカラーデコート84の逆処理を行なう
。In the figure, the digital color signal CHD' output from the interpolation filter 37 is sent to the digital color encoder 88.
and is converted into a digital chroma signal CP' using the carrier wave φ9c from the frequency dividing circuit 27. This digital chroma signal Cp' is converted into an analog signal by a D/A converter 89, and sent to an output terminal 16 for time axis correction and a? Regarding the 9-digital color encoder that can obtain signal C', the above-mentioned ``Journal of the Television Society JV
oQ, 33° No. 4 (1979) pp, 35
39, etc., and the digital color encoder 88 in this embodiment is also an application of this, and performs inverse processing of the digital color decoding 84.
以上のように、この実施例においては、第1図。As mentioned above, in this embodiment, FIG.
第12図および第14図に示した実施例に比へ時間軸補
正されたディジタル色信号をアナログのクロマ信号に変
換するに際し、アナログのカラーエンコーダ43に比へ
て構成が簡単なディジタルカラーエンコーダ88を用い
、かつD/A変換器も1個ですむことになるから1回路
構成が簡単となって安価なものとなる。In the embodiments shown in FIGS. 12 and 14, a digital color encoder 88 having a simpler configuration than the analog color encoder 43 is used to convert a digital color signal that has been time-base corrected into an analog chroma signal. Since only one D/A converter is required, the single circuit configuration becomes simple and inexpensive.
以上、本発明の詳細な説明したが、本発明はこれら実施
例のみに限定されるものではない。Although the present invention has been described in detail above, the present invention is not limited only to these examples.
たとえば、上記実施例の説明では、映像信号をNTSC
方式によるものとしたが、他のテレビジョン方式による
ものであってもよい。For example, in the description of the above embodiment, the video signal is NTSC.
However, other television systems may be used.
また、同期分離回路32は入力輝度信号Yの水平同期信
号を分層するものであったが、A/D変換器28からの
ディジタル輝度信号YDの水平同期信号を分離するよう
にしてもよい。この場合の同期分離回路32としては、
第5図におけるスレシヨールドレベル発生回路47のよ
うに、ペデスタルレベルと同期先端レベルとからスレシ
ヨールドレベルを生成し、これとディジタル輝度信号Y
。Further, although the synchronization separation circuit 32 separates the horizontal synchronization signal of the input luminance signal Y, it may also separate the horizontal synchronization signal of the digital luminance signal YD from the A/D converter 28. In this case, the synchronous separation circuit 32 is as follows:
Like the threshold level generation circuit 47 in FIG. 5, a threshold level is generated from the pedestal level and the synchronization tip level, and this and the digital luminance signal Y
.
とをレベル比較することによって水平同期信号を分離す
るように構成してもよい。The horizontal synchronization signal may be separated by comparing the levels of the two signals.
[発明の効果コ
以上説明したように、本発明によれば、(1)メモリの
書込み、読出しが単一の基準クロックのタイミングで行
なわれるから、基準クロック発生手段も構成が簡単で小
型のものを使用することができ、装置の小型化、低コス
ト化が図れる。[Effects of the Invention] As explained above, according to the present invention, (1) memory writing and reading are performed at the timing of a single reference clock, so the reference clock generation means is also simple and compact; can be used, making it possible to reduce the size and cost of the device.
(2)水平同期信号を分離する同期分離回路も、1H遅
延回路を用いて分離精度を高ぬる複雑な構成のものを用
いる必要がなく、低S/Nの入力映像信号に対しても1
時間軸平均化の効果により。(2) The synchronization separation circuit that separates the horizontal synchronization signal does not need to have a complicated configuration that uses a 1H delay circuit to increase separation accuracy, and it can also be used for low S/N input video signals.
Due to the effect of time axis averaging.
高い時間軸補正精度が得られる。High time axis correction accuracy can be obtained.
(3)このため、メモリへの書込みに際し、入力映像信
号を遅延回路で遅延させる必要がなく、二の分映像信号
のS/Nや周波数特性の劣化を回避できる。(3) Therefore, when writing to the memory, there is no need to delay the input video signal with a delay circuit, and deterioration of the S/N and frequency characteristics of the video signal can be avoided.
(4)入力映像信号のペデスタルレベルと同期先端レベ
ルとの中間レベルをスレシヨールドレベルとし、該スレ
シヨールドレベルから該映像信号の水平同期信号の後エ
ツジを除去し、該後エツジをもとに時間軸変動を検出し
ているから、入力映像信号のレベルが変動しても、時間
軸変動が高精度で検出できてその補正精度が高い。(4) Set the intermediate level between the pedestal level and the synchronization tip level of the input video signal as the threshold level, remove the trailing edge of the horizontal synchronization signal of the video signal from the threshold level, and use the trailing edge as the threshold level. Since the time axis fluctuations are detected at the same time, even if the level of the input video signal fluctuates, the time axis fluctuations can be detected with high accuracy and the correction accuracy is high.
(5)クロマ信号のメモリへの書込みに際しては、基準
クロックを用いた簡単な構成のディジタルカラーデコー
ダを用いることができ、また、該メモリの読出しに際し
ては、同じく基準クロックを用いた簡単な構成のディジ
タルカラーエンコーダを用いることができるので、it
を小型、低コスト化できる。(5) When writing chroma signals into memory, a digital color decoder with a simple configuration using a reference clock can be used, and when reading from the memory, a digital color decoder with a simple configuration using the same reference clock can be used. Since a digital color encoder can be used, it
can be made smaller and lower cost.
(6)基準クロックの発生手段としても、色副搬送波に
同期する安価な手段を用いることができ、装置の低コス
ト化が図れる
などの優れた効果が得られる。(6) An inexpensive means that synchronizes with the color subcarrier can be used as a reference clock generating means, and excellent effects such as a reduction in the cost of the device can be obtained.
第1図は本発明による時間軸補正精度の一実施例を示す
ブロック図、第2図は第1図におけるメモリでの書込み
動作を示す図、第3図および第4図は夫々第1図におけ
るメモリへの書込みに際しての時間軸変動による水平走
査期間の開始タイミングを示す図、第5図は第1図にお
ける時間軸誤差検出回路の一具体例を示すブロック図、
第6図は第5図における微小誤差検出回路の一具体例を
示すブロック図、第7図はその動作説明図、第8図は第
1図における時間軸誤差検出回路の他の具体例を示すブ
ロック図、第9図はその動作説明図、第10図は第1図
における補間フィルタの一具体例を示すブロック図、第
11図はその原理説明図、第F2図は本発明による時間
軸補正装置の他の実施例を示すブロック図、第13図は
第12図におけシ時間軸誤差検出回路でのスレシヨール
ドレベル発主回路の一具体例を示すブロック図、第1・
1図は本発明による時間軸補正装置のさらに他の実施例
を示すブロック図、第15図は第14図におけるディジ
タルカラーエンコーダの一具体例を示すブロック図、第
16図は本発明による時間軸補正装置のさらに他の実施
例を示すブロック図、第17図は従来の時間軸補正精度
を示すブロック図、第18図および第19図は夫々第1
7図における害込みタロツク発生回路の例を示すブロッ
ク図、第20図は第17図における書込みクロック発生
回路に用いられる同期分離回路の例を示すブロック図で
ある。
23・・・・輝度信号の入力端子、24・・・・・クロ
マ信号の入力端子、25・・・・・カラーデコーダ、2
6・・・・マルチプレクサ、28.29= −A /
D変換器、30.31・・メモリ、32・・・・・同期
分離回路、 34.34’ ・・・・時間軸誤差検出
回路、36.37・・・−・・補間フィルタ、4゜〜・
12・・・・・D/A変換器、43・ ・カラーエンコ
ーダ、44・・・・基準クロック発生回路545・・・
・・輝度信号の出力端子、・16・・・・・・クロマ信
号の出力端子、75・増幅器、83・ A/D変換器、
84・・・ディジタルカラーデコーダ、85・・・・基
準クロック発生回路、88・・ディジタルカラーエンコ
ーダ、89・ ・・D/A変換器。
第2図
第3図
φ5
HL)
第4図
s
第5図
り一−
一画−」
第6図
第7図
c
h間−
第10図
第
図
aim −を
第8図
第9図FIG. 1 is a block diagram showing one embodiment of time axis correction accuracy according to the present invention, FIG. 2 is a diagram showing a write operation in the memory in FIG. 1, and FIGS. 3 and 4 are respectively the same as in FIG. FIG. 5 is a block diagram showing a specific example of the time axis error detection circuit in FIG. 1;
6 is a block diagram showing a specific example of the minute error detection circuit in FIG. 5, FIG. 7 is an explanatory diagram of its operation, and FIG. 8 is a block diagram showing another specific example of the time axis error detection circuit in FIG. 1. A block diagram, FIG. 9 is a diagram explaining its operation, FIG. 10 is a block diagram showing a specific example of the interpolation filter in FIG. 1, FIG. 11 is a diagram explaining its principle, and FIG. F2 is a time axis correction according to the present invention. FIG. 13 is a block diagram showing another embodiment of the device; FIG.
FIG. 1 is a block diagram showing still another embodiment of the time axis correction device according to the present invention, FIG. 15 is a block diagram showing a specific example of the digital color encoder in FIG. 14, and FIG. A block diagram showing still another embodiment of the correction device, FIG. 17 is a block diagram showing conventional time axis correction accuracy, and FIGS. 18 and 19 respectively show the first embodiment.
FIG. 7 is a block diagram showing an example of the interfering tarlock generation circuit, and FIG. 20 is a block diagram showing an example of the synchronization separation circuit used in the write clock generation circuit shown in FIG. 17. 23...Input terminal for luminance signal, 24...Input terminal for chroma signal, 25...Color decoder, 2
6...Multiplexer, 28.29=-A/
D converter, 30.31...Memory, 32...Synchronization separation circuit, 34.34'...Time axis error detection circuit, 36.37...--Interpolation filter, 4°~・
12...D/A converter, 43...Color encoder, 44...Reference clock generation circuit 545...
・・Output terminal for luminance signal, ・16・・Output terminal for chroma signal, 75・Amplifier, 83・A/D converter,
84...Digital color decoder, 85...Reference clock generation circuit, 88...Digital color encoder, 89...D/A converter. Fig. 2 Fig. 3 φ5 HL) Fig. 4 s Fig. 5 - One stroke - Fig. 6 Fig. 7 c Between h - Fig. 10 Fig. aim - Fig. 8 Fig. 9
Claims (1)
み出すことにより、該映像信号の時間軸変動を補正する
ようにした時間軸補正装置において、 単一の基準クロックを発生する基準クロック発生手段と
、 該映像信号の水平同期信号を分離する同期分離手段と、 該同期分離手段で分離された水平同期信号をもとに該映
像信号の各水平走査期間の開始タイミングを設定し、該
水平走査期間毎に該開始タイミングから該基準クロック
に同期して該映像信号を該メモリに書き込む書込みタイ
ミング発生手段と、 該映像信号の時間軸変動を検出し、該基準クロックの周
期を単位とする時間軸変動を表わす第1の誤差信号と該
基準クロックの1周期以内の時間軸変動を表わす第2の
誤差信号とを発生する時間軸誤差検出手段と、 該基準クロックに同期して該メモリから書き込まれた映
像信号を読み出し、該映像信号の水平走査期間毎に該第
1の誤差信号をもとに該メモリからの読出し開始タイミ
ングを設定する読出しタイミング手段と、 該メモリから読み出された映像信号を該第2の誤差信号
に応じた該基準クロックの1周期以内の単位で時間軸シ
フトさせる補間フィルタとを有することを特徴とする時
間軸補正装置。 2、請求項1において、前記時間軸誤差検出手段は、 前記映像信号のペデスタルレベルと同期先端レベルとの
中間レベルであるスレシヨールドレベルを発生するスレ
シヨールドレベル発生手段と、 前記映像信号と該スレシヨールドレベルとをレベル比較
し、前記映像信号の水平同期信号の前エッジまたは後エ
ッジを表わすエッジパルスを発生するレベル比較手段と
、 前記映像信号の水平同期信号をもとに形成した水平開始
タイミングから該エッジパルスの直前までの前記基準ク
ロックのカウント値を出力するカウント手段と、 前記映像信号における該エッジパルスの直前および直後
の前記基準クロックのタイミングでのレベルと該スレシ
ヨールドレベル発生手段で発生されるスレシヨールドレ
ベルとから、前記映像信号の水平同期信号での前エッジ
または後エッジのレベルと該スレシヨールドレベルとが
一致するタイミングの前記基準クロックからの時間ずれ
を検出する微小誤差検出手段と を備え、該カウント手段の該出力カウント値を前記第1
の誤差信号とし、該微小誤差検出手段の検出出力を前記
第2の誤差信号とすることを特徴とする時間軸補正装置
。 3、請求項1において、前記時間軸誤差検出手段は、 前記映像信号のペデスタルレベルと同期先端レベルとの
中間レベルであるスレシヨールドレベルを発生するスレ
シヨールドレベル発生手段と、 前記映像信号と該スレシヨールドレベルとをレベル比較
し、前記映像信号の水平同期信号の前エッジまたは後エ
ッジを表わすエッジパルス、を発生するレベル比較手段
と、 前記映像信号の水平走査期間毎に水平同期信号をもとに
作成した水平開始タイミングから前記基準クロックをカ
ウント開始し、該エッジパルス直前までの第1のカウン
ト値と次の該水平開始タイミングまでの第2のカウント
値とを出力するカウント手段と、 前記映像信号における該エッジパルスの直前および直後
の前記基準クロックのタイミングでのレベルと該スレシ
ヨールドレベル発生手段で発生されるスレシヨールドレ
ベルとから、前記映像信号の水平同期信号での前エッジ
または後エッジのレベルと該スレシヨールドレベルとが
一致するタイミングの前記基準クロックからの時間ずれ
を検出する微小誤差検出手段と、 連続する複数の水平走査期間での該カウント手段の第1
、第2のカウント値および該微小誤差検出手段の検出出
力を演算して前記第1、第2の誤差信号を生成する演算
手段と を備えたことを特徴とする時間軸補正装置。 4、請求項1、2または3において、前記補間フィルタ
は、 前記メモリから読み出された映像信号のサンプルデータ
間に補間可能な補間データを生成する手段と、 前記第2の誤差信号に応じて該サンプルデータ、該補間
データのいずれか1つを前記基準クロックのタイミング
で選択し出力する手段とからなることを特徴とする時間
軸補正装置。 5、請求項1、2、3または4において、 入力される前記映像信号のペデスタルレベルの変動量を
検出する手段と、 該手段の検出出力に応じて入力される前記映像信号の直
流レベルを調整する手段と を設け、入力される前記映像信号のペデスタルレベルを
一定レベルにすることを特徴とする時間軸補正装置。 6、請求項1、2、3、4または5において、前記映像
信号は輝度信号とクロマ信号とからなつて、前記メモリ
および前記補間フィルタを該輝度信号、該クロマ信号毎
に設け、 該クロマ信号は該クロマ信号の2つの復調色信号成分が
時分割多重されかつディジタル化されたディジタル色信
号として該メモリに書き込まれることを特徴とする時間
軸補正装置。 7、請求項6において、前記ディジタル色信号を生成す
る手段は、 入力された前記クロマ信号を2つの色信号成分に復調す
るデコーダと、 該色信号成分を時分割多重するマルチプレクサと、 該マルチプレクサの出力信号をディジタル化するアナロ
グ/ディジタル変換器と からなることを特徴とする時間軸補正装置。 8、請求項6において、前記ディジタル色信号を生成す
る手段は、 入力される前記クロマ信号を、前記基準クロックをサン
プリングパルスとして、ディジタル化するアナログ/デ
ィジタル変換器と、 ディジタル化された該クロマ信号を前記基準クロックの
分周パルスで2つのディジタル化された色信号成分に交
互に復調するデコーダとからなることを特徴とする時間
軸補正装置。 9、請求項8において、 前記基準クロック発生手段は色副搬送波を入力信号とし
、該色刷搬送波に位相同期した前記基準クロックを発生
することを特徴とする時間軸補正装置。 10、請求項8または9において、 前記補間フィルタから出力される前記ディジタル色信号
をディジタル化されたクロマ信号に変換するエンコーダ
と、 該エンコーダの出力信号をアナログ化するディジタル/
アナログ変換器と を備えたことを特徴とする時間軸補正装置。[Scope of Claims] 1. In a time axis correction device that corrects time axis fluctuations of a video signal by digitizing the video signal, writing it to a memory, and reading it out, a standard for generating a single reference clock: a clock generating means; a synchronization separation means for separating a horizontal synchronization signal of the video signal; setting a start timing of each horizontal scanning period of the video signal based on the horizontal synchronization signal separated by the synchronization separation means; write timing generating means for writing the video signal into the memory in synchronization with the reference clock from the start timing for each horizontal scanning period; time axis error detection means for generating a first error signal representing a time axis fluctuation within one period of the reference clock and a second error signal representing a time axis fluctuation within one cycle of the reference clock; read timing means for reading a video signal written from the memory and setting a read start timing from the memory based on the first error signal for each horizontal scanning period of the video signal; A time axis correction device comprising: an interpolation filter that shifts the time axis of a video signal in units of one cycle or less of the reference clock according to the second error signal. 2. In claim 1, the time axis error detection means includes: threshold level generation means for generating a threshold level that is an intermediate level between the pedestal level and the synchronization tip level of the video signal; Level comparison means for comparing the level with the threshold level and generating an edge pulse representing a leading edge or a trailing edge of the horizontal synchronizing signal of the video signal; a counting means for outputting a count value of the reference clock from a start timing to immediately before the edge pulse; and generation of the threshold level and the level at the timing of the reference clock immediately before and after the edge pulse in the video signal. From a threshold level generated by the means, detect a time shift from the reference clock at a timing when the level of the front edge or the rear edge of the horizontal synchronization signal of the video signal matches the threshold level. minute error detection means, the output count value of the counting means is detected by the first
, and a detection output of the minute error detection means is used as the second error signal. 3. In claim 1, the time axis error detection means includes: threshold level generation means for generating a threshold level that is an intermediate level between the pedestal level and the synchronization tip level of the video signal; Level comparison means for comparing the level with the threshold level and generating an edge pulse representing a leading edge or a trailing edge of a horizontal synchronizing signal of the video signal; Counting means that starts counting the reference clock from the originally created horizontal start timing and outputs a first count value up to immediately before the edge pulse and a second count value up to the next horizontal start timing; The leading edge of the horizontal synchronizing signal of the video signal is determined from the level at the timing of the reference clock immediately before and after the edge pulse in the video signal and the threshold level generated by the threshold level generating means. or minute error detection means for detecting a time shift from the reference clock at the timing when the trailing edge level and the threshold level match, and a first count of the counting means in a plurality of consecutive horizontal scanning periods
, a calculation means for calculating the second count value and the detection output of the minute error detection means to generate the first and second error signals. 4. In claim 1, 2 or 3, the interpolation filter comprises: means for generating interpolation data that can be interpolated between sample data of the video signal read from the memory; A time axis correction device comprising means for selecting and outputting either the sample data or the interpolated data at the timing of the reference clock. 5. Claims 1, 2, 3, or 4, further comprising: means for detecting the amount of variation in the pedestal level of the input video signal; and adjusting the DC level of the input video signal according to the detection output of the means. A time axis correction device comprising means for adjusting the pedestal level of the input video signal to a constant level. 6. In claim 1, 2, 3, 4 or 5, the video signal is composed of a luminance signal and a chroma signal, and the memory and the interpolation filter are provided for each of the luminance signal and the chroma signal, and the chroma signal A time axis correction device characterized in that two demodulated color signal components of the chroma signal are time-division multiplexed and written into the memory as a digitized digital color signal. 7. In claim 6, the means for generating the digital color signal includes: a decoder that demodulates the inputted chroma signal into two color signal components; a multiplexer that time-division multiplexes the color signal components; A time axis correction device comprising an analog/digital converter that digitizes an output signal. 8. In claim 6, the means for generating the digital color signal includes: an analog/digital converter that digitizes the inputted chroma signal using the reference clock as a sampling pulse; and the digitalized chroma signal. and a decoder that alternately demodulates the reference clock into two digitized color signal components using frequency-divided pulses of the reference clock. 9. The time axis correction device according to claim 8, wherein the reference clock generation means receives a color subcarrier as an input signal and generates the reference clock phase-synchronized with the color printing carrier. 10. Claim 8 or 9, further comprising: an encoder that converts the digital chrominance signal output from the interpolation filter into a digitized chroma signal; and a digital chroma signal that converts the output signal of the encoder into an analog signal.
A time axis correction device characterized by comprising an analog converter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2177454A JPH0468885A (en) | 1990-07-06 | 1990-07-06 | Time base corrector |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2177454A JPH0468885A (en) | 1990-07-06 | 1990-07-06 | Time base corrector |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0468885A true JPH0468885A (en) | 1992-03-04 |
Family
ID=16031230
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2177454A Pending JPH0468885A (en) | 1990-07-06 | 1990-07-06 | Time base corrector |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0468885A (en) |
-
1990
- 1990-07-06 JP JP2177454A patent/JPH0468885A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5335074A (en) | Phase locked loop synchronizer for a resampling system having incompatible input and output sample rates | |
EP0591970B1 (en) | Approximating sample rate conversion system | |
US4376291A (en) | Method of compensating time faults in a digital color television signal | |
US5063437A (en) | Method and apparatus for processing a color video signal | |
US5923377A (en) | Jitter reducing circuit | |
JPH0468885A (en) | Time base corrector | |
JPH07177536A (en) | Digital time base corrector | |
JP3880177B2 (en) | Time axis correction device | |
JP3133288B2 (en) | Time base collector | |
WO2006067879A1 (en) | Video signal processing apparatus | |
JP2579775B2 (en) | Clock switching device | |
JPH07274208A (en) | Time base correction circuit | |
JP3253482B2 (en) | Color signal demodulation circuit | |
JPH0666771B2 (en) | Phase synchronization circuit | |
JPH09205656A (en) | Video signal sampling rate converter | |
JP3129866B2 (en) | Aspect ratio converter | |
JP2530655Y2 (en) | Scan line conversion circuit | |
JPH09261687A (en) | Video signal sampling rate conversion device | |
JPH03145291A (en) | Video signal reproduction circuit | |
JPS62140591A (en) | Clock generating circuit | |
JPS62140557A (en) | Signal separating circuit in video signal reproducing device | |
JPH01137790A (en) | Color video signal synthesizing circuit | |
JPH01212992A (en) | Time base correcting device | |
JPH0870463A (en) | Circuit for processing video signal | |
JPS63169190A (en) | Digital drop-out compensation circuit |