JPH0468733A - Cell multiplex system - Google Patents

Cell multiplex system

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Publication number
JPH0468733A
JPH0468733A JP2179027A JP17902790A JPH0468733A JP H0468733 A JPH0468733 A JP H0468733A JP 2179027 A JP2179027 A JP 2179027A JP 17902790 A JP17902790 A JP 17902790A JP H0468733 A JPH0468733 A JP H0468733A
Authority
JP
Japan
Prior art keywords
cell
highway
input
output
identification information
Prior art date
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Pending
Application number
JP2179027A
Other languages
Japanese (ja)
Inventor
Tsugio Kato
次雄 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Publication of JPH0468733A publication Critical patent/JPH0468733A/en
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Abstract

PURPOSE:To improve the economy of a 1st first-in first-out storage means by extracting identification information stored in a 2nd first-in first-out storage means in the first-come order and sending a cell stored in the first-in first-out storage means represented by the identification information to an outgoing highway in the first-come order. CONSTITUTION:The order of the arrival of each cell Xik reached in incoming highways 4-1-4-4 is stored in a queue buffer 5-i. Then the order of the arrival among the incoming highways 4-1-4-4 is identified by a queue number ci stored in a queue buffer 62. Then the cell is extracted sequentially from the queue buffer 5-i according to the order of the queue number ci and sent to an outgoing highway 8, then each cell is sent in the first-come order. Since the queue number ci is made up of at minimum 2-bit when four lines are used for the incoming highways 4, a multiplexer circuit 61 is sufficiently realized at an operating speed almost similar to the speed of the incoming highways 4 and the outgoing highways 8.

Description

【発明の詳細な説明】 〔概要〕 ・非同期転送モード伝達網におけるセル多重方式複数の
入力ハイウェイから到着する各セルを、先着順に出力ハ
イウェイに送出可能とし、且つ入力ハイウェイおよび出
力ハイウェイの速度と、同程度の動作速度を要求される
セル多重方式を実現することを目的とし、 複数の入力ハイウェイに対応して、各入力ハイウェイか
ら到着するセルをそれぞれ先着順に蓄積する第一の先入
先出蓄積手段と、各館−の先入先出蓄積手段にセルが蓄
積される度に、第一の先入先出蓄積手段の識別情報を送
出する識別情報送出手段とを設け、各入力ハイウェイに
共通に、各識別情報送出手段から送串される各識別情報
を先着順に蓄積する第二の先入先出蓄積手段と、□第二
の先入先出蓄積手段に蓄積されて、いる識別情報を先着
順に抽出し、抽出された識別情報が示す第一の先入先出
蓄積手段に蓄積されているセルを一個宛先着順に抽出し
、各人力ハイウェイに共通に設けられた出力ハイウェイ
に送出する出力決定手段とを設ける様に構成する。
[Detailed Description of the Invention] [Summary] - A cell multiplexing system in an asynchronous transfer mode transmission network, which enables each cell arriving from a plurality of input highways to be sent to an output highway on a first-come, first-served basis, and the speed of the input highway and the output highway, A first first-in, first-out storage means that stores cells arriving from each input highway on a first-come, first-served basis in response to multiple input highways, with the aim of realizing a cell multiplexing system that requires similar operating speeds. and identification information sending means for sending identification information of the first first-in, first-out storage means each time a cell is accumulated in the first-in, first-out storage means of each library. a second first-in, first-out storage means for accumulating each piece of identification information sent from the identification information sending means on a first-come, first-served basis; Output determining means is provided for extracting one cell stored in the first first-in, first-out storing means indicated by the extracted identification information in order of destination and sending it to an output highway provided in common to each human-powered highway. Configure.

〔産業上の利用分野〕[Industrial application field]

本発明は、非同期転送モード伝達網におけるセル多重方
式に関する。
The present invention relates to a cell multiplexing method in an asynchronous transfer mode transmission network.

〔従来の技術〕[Conventional technology]

第4図は本発明の対象となるセルスイッチの一例を示す
図であり、第5図は本発明の対象となるセルの一例を示
す図である。
FIG. 4 is a diagram showing an example of a cell switch to which the present invention is applied, and FIG. 5 is a diagram showing an example of a cell to which the present invention is applied.

非同期転送モード(Asynchronous  Tr
ansferMode : A T M )伝達網にお
いては、伝達対象とする音声、画像、データ等の特性の
異なる情報を固定長のブロックに分割し、各ブロックに
伝達先等を示すヘッダを付加して第5図に示す如きセル
を構成する。
Asynchronous transfer mode
answerMode: ATM) In the transmission network, the information to be transmitted, such as voice, image, data, etc., with different characteristics is divided into blocks of fixed length, and a header indicating the transmission destination etc. is added to each block. Construct a cell as shown in the figure.

第5図においては、48オクテツト長を有する情報部I
に、5オクテツト長を有するヘッダ部Hが付加されて、
セルを構成してる。
In FIG. 5, the information section I has a length of 48 octets.
A header part H having a length of 5 octets is added to
It makes up a cell.

第4図に示されるセルスイッチは、9本の入力ハイウェ
イ1〔個々の入力ハイウェイを1−iで示し、i (=
1乃至n)は入力ハイウェイ番号と称する〕と、9本の
出力ハイウェイ2〔個々の出力ハイウェイを1−jで示
し、j(=1乃至n)は入力ハイウェイ番号と称する〕
とが、それぞれスイッチ素子3(個々のスイッチ素子を
3−ijで示す)を介してマトリックス状に結合されて
いる。
The cell switch shown in FIG. 4 has nine input highways 1 [individual input highways are denoted by 1-i, i (=
1 to n) are referred to as input highway numbers] and nine output highways 2 [individual output highways are designated as 1-j, and j (=1 to n) are referred to as input highway numbers].
are coupled in a matrix through switch elements 3 (individual switch elements are indicated by 3-ij).

各入力ハイウェイ1−iからは、第5図に示される如き
セルが時系列的に到着し、それぞれn個のスイッチ素子
3−11乃至3−inに伝達される。
Cells as shown in FIG. 5 arrive in time series from each input highway 1-i and are transmitted to n switch elements 3-11 to 3-in, respectively.

各スイッチ素子3−11乃至3jnは、入力ハイウェイ
1−iから到着した各セル゛のヘッダ部Hを分析し、伝
達先に該当する出力ハイウェイ2jとの交点に位置する
スイッチ素子3−ijが、該当するセルを入力ハイウェ
イ1から抽出し、対応する出力ハイウェイ2−jに伝達
する。
Each switch element 3-11 to 3jn analyzes the header part H of each cell arriving from the input highway 1-i, and the switch element 3-ij located at the intersection with the output highway 2j corresponding to the transmission destination, The corresponding cell is extracted from the input highway 1 and transmitted to the corresponding output highway 2-j.

その結果、多入力ハイウェイ1〜1乃至1−nから到着
するセルが、それぞれスイッチ素子3−1j乃至3−n
jに対して統計的に1/nに分配された後、各出力ハイ
ウェイ2−jに対して統計的にn多重されて伝達される
為、各出力ハイウェイ2−jのセル伝送効率は、各入力
ハイウェイ1−iの伝送効率と等しくなる。
As a result, cells arriving from multi-input highways 1 to 1 to 1-n are connected to switch elements 3-1j to 3-n, respectively.
After being statistically distributed 1/n to each output highway 2-j, the cells are statistically multiplexed and transmitted to each output highway 2-j, so the cell transmission efficiency of each output highway 2-j is It becomes equal to the transmission efficiency of input highway 1-i.

次に第6図は従来あるセル多重回゛路の一例を示す図で
あり、第7図は第6図におけるタイムチャートの一例を
示す図である。
Next, FIG. 6 is a diagram showing an example of a conventional cell multiplex circuit, and FIG. 7 is a diagram showing an example of the time chart in FIG. 6.

第6図に示されるセル多重回路は、四本(n=4)の入
力ハイウェイ4から到着するセルを、−本の出力ハイウ
ェイ8にセル多重して出力する。
The cell multiplexing circuit shown in FIG. 6 multiplexes cells arriving from four (n=4) input highways 4 onto - output highways 8 and outputs the cells.

即ち入力ハイウェイ4が第5図におけるスイッチ素子3
−1j乃至3−4jの出力側に相当し、出力ハイウェイ
8が第5図における出力ハイウェイ2−jに相当する。
That is, the input highway 4 is the switch element 3 in FIG.
-1j to 3-4j, and output highway 8 corresponds to output highway 2-j in FIG.

また各入力ハイウェイ4に対応してそれぞれキューバッ
ファ5が設けられ、また各入力ハイウェイ4に共通に競
合回路6が設けられている。
Further, a queue buffer 5 is provided corresponding to each input highway 4, and a competition circuit 6 is provided in common to each input highway 4.

第6図および・第7図において、各入力ハイウェイ4−
1′からそれぞれ時点th ’(但しに=o、1.2、
・・・)に、セルXikが到着したとする〔第7図(a
)〕。
In Figures 6 and 7, each input highway 4-
1' to time th' (however, = o, 1.2,
...) [Fig. 7 (a)
)].

各入力ハイウェイ4−iから到着したセルXikは、そ
れぞれ対応するキューバッファ5−iに、先着順に蓄積
される〔第7図(b)・〕。なお第7図(ロ)における
大括弧(例えば[X+O] )は、蓄積中を示す。
Cells Xik arriving from each input highway 4-i are accumulated in the corresponding queue buffer 5-i on a first-come, first-served basis [FIG. 7(b)]. Note that square brackets (for example, [X+O]) in FIG. 7(b) indicate that storage is in progress.

セルXikが蓄積された各キューバッフ□ア5−iは、
それぞれ出力要求信号a、を出力し、競合回路6に伝達
する。
Each queue buffer □A5-i in which cells Xik are accumulated is
Each output request signal a is output and transmitted to the competition circuit 6.

競合回路6は、各キューバッファ5−iから伝達された
出力要求信号a、を、一定の順序(例えばiの昇順)で
繰返し選択し、選択した出力要求信号a4に対応する出
力許可信号b、を出力し、対応するキューバッファ5−
iに伝達する〔第7図(C)〕。
The competition circuit 6 repeatedly selects the output request signals a transmitted from each queue buffer 5-i in a certain order (for example, in ascending order of i), and selects the output permission signals b, corresponding to the selected output request signals a4. and output the corresponding queue buffer 5-
i [Figure 7(C)].

出力許可信号b、を伝達されたキューバッファ5−iは
、蓄積中のセルXikを先着順に一個宛抽出し、出カバ
スフを経由して出力ハイウェイ8に送出する〔第7図(
d)〕。なお第7図(ロ)における小括弧(例えば(X
+o) )は、抽出中を示す。
The queue buffer 5-i, which has received the output permission signal b, extracts the stored cells Xik one by one on a first-come, first-served basis and sends them out to the output highway 8 via the output bus flow (see FIG. 7).
d)]. Note that the parentheses (for example, (X
+o) ) indicates extraction in progress.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

以上の説明から明らかな如く、従来あるセル多重回路に
おいては、競合回路6は出力要求信号a、を出力中のキ
ューバッファ5−iを一定の順序で繰返し選択し、出力
許可信号す、を伝達している、即ち各キューバッファ5
−1乃至5−4に均等に抽出の機会を与えている為、名
入力ハイウエイ4−1乃至4−4から到着するセルXi
kは、個々の入力ハイウエイ4−iに着目すれば先着順
に出力ハイウェイ8に送出されているが、入力ハイウェ
イ4−1乃至4−4相互間では先着したセルXikが必
ずしも先に出力ハイウェイ8に送出されるとは限らず、
例えば第7図(d)においても、時点tlに到着したセ
ルC1およびDl、並びに時点t2に到着したセルA2
が、時点t3に到着したセルB3より後に送出されるこ
ととなる。
As is clear from the above description, in a conventional cell multiplexing circuit, the competition circuit 6 repeatedly selects the queue buffers 5-i that are outputting the output request signal a, in a fixed order, and transmits the output permission signal S. i.e. each queue buffer 5
-1 to 5-4 are given equal extraction opportunities, so cells Xi arriving from name input highways 4-1 to 4-4
If we focus on each input highway 4-i, cell Xik is sent to output highway 8 on a first-come, first-served basis, but between input highways 4-1 to 4-4, cell Xik that arrives first is not necessarily sent to output highway 8 first. It does not necessarily mean that it will be sent,
For example, in FIG. 7(d), cells C1 and Dl arrive at time tl, and cell A2 arrives at time t2.
is transmitted after cell B3, which arrives at time t3.

従って、各セルXikが入力ハイウエイ4−iから到着
してから、出力ハイウェイ8に送出される迄の遅延時間
が、入力ハイウエイ4−i毎に不均一、即ちセルの到着
頻度の高い入力ハイウエイ41程長くなるのみならず、
セルの到着頻度の高い入力ハイウェイ4−iにおいては
、対応するキューバッファ5−i内で送出待ちのセルX
 ikが増大し、遂にはキューバッファ5−iのセル蓄
積容量を越えることとなり、到着するセルが廃棄される
こととなる問題があった。
Therefore, the delay time from when each cell Xik arrives from the input highway 4-i until it is sent to the output highway 8 is non-uniform for each input highway 4-i. Not only will it be longer,
On the input highway 4-i where cells arrive frequently, cells X waiting to be sent out in the corresponding queue buffer 5-i
There was a problem in that ik increased and eventually exceeded the cell storage capacity of the queue buffer 5-i, resulting in arriving cells being discarded.

かかる問題点を解決する為に、第8図に示される如きセ
ル多重回路が考慮されている。
In order to solve this problem, a cell multiplex circuit as shown in FIG. 8 has been considered.

第8図は従来あるセル多重回路の他の一例を示す図であ
り、第9図は第8図におけるタイムチャートの一例を示
す図である。
FIG. 8 is a diagram showing another example of a conventional cell multiplexing circuit, and FIG. 9 is a diagram showing an example of a time chart in FIG. 8.

第8図および第9図において、時点t0に名入力ハイウ
ェイ4−1乃至4−4から到着する各セルXIO乃至X
4゜は〔第9図(a))、時分割多重回路9により時点
t、迄の間に時分割多重され〔第9図(ハ)〕、一定の
順序(例えば入力ハイウェイ番号iの昇順)で多重ハイ
ウェイ10に送出され、キューバッファ11に蓄積され
る〔第9図(C)〕。
In FIGS. 8 and 9, each cell XIO to
4° is time-division multiplexed by the time-division multiplexing circuit 9 up to time t [FIG. 9(c)] in a certain order (for example, in ascending order of the input highway number i). The data is sent to the multiplex highway 10 and accumulated in the queue buffer 11 [FIG. 9(C)].

以下同様に、時点tlに各入力ハイウェイ4−1.4−
3および4−4から到着した各セルXll、X31およ
びX41は、時点t2迄の間に受信されてキューバッフ
ァ11に蓄積され、また時点t2に入力ハイウェイ4−
1に到着したセルX+Zは、時点t3迄の間に受信され
てキューバッファ11に蓄積され、更に時点t2に入力
ハイウェイ4−1.4−2および4−3に到着した各セ
ルXI3、X113およびX33は、時点t3迄の間に
受信されてキューバッファ11に蓄積される。
Similarly, each input highway 4-1.4-
3 and 4-4 are received and stored in the queue buffer 11 up to time t2, and the cells Xll, X31 and X41 arriving from the input highway 4-
Cells X+Z arriving at input highways 4-1, 4-2 and 4-3 are received and accumulated in queue buffer 11 up to time t3, and cells X+Z arriving at input highways 4-1, 4-2 and 4-3 at time t2 are X33 is received and accumulated in the queue buffer 11 up to time t3.

キューバッファ11は、蓄積された各セルX+o、XZ
O,X30、X40、Xll、X 3+、X 、、、 
X、、、X、3、XZZ、X’12を、各時点tl、・
・・ tllに一個宛、先着順に抽出し、出力ハイウェ
イ8に送出する。
The queue buffer 11 stores each accumulated cell X+o, XZ
O, X30, X40, Xll, X 3+, X ,,
Let X,,,X,3,XZZ,X'12 be at each time point tl,・
... Extract one piece to tll on a first-come, first-served basis and send it to output highway 8.

第8図に例示されるセル多重回路においては、名入力ハ
イウエイ4−1乃至1−4から到着する各セルは、総て
先着順にキューバッファ11に蓄積される為、名入力ハ
イウェイ4−1乃至4−4毎の遅延時間は平均化され、
またキューバッファ11は入力ハイウェイ4−1乃至4
−4に共通に設けられている為、第6図に示されるキュ
ーバッファ5−1乃至5−4の蓄積容量の合計よりも効
率的に使用されると共に、キューバッファ11が送出待
ちのセルX i kにより満杯となり、廃棄される機会
も名入力ハイウェイ4−1乃至4−4に対して均等に発
生する。
In the cell multiplex circuit illustrated in FIG. 8, each cell arriving from the input highways 4-1 to 1-4 is accumulated in the queue buffer 11 on a first-come, first-served basis. The delay times for each 4-4 are averaged,
In addition, the queue buffer 11 is connected to input highways 4-1 to 4-4.
-4, it is used more efficiently than the total storage capacity of the queue buffers 5-1 to 5-4 shown in FIG. i k , the input highways 4-1 to 4-4 have an equal chance of becoming full and being discarded.

然し、時分割多重回路9は時点to乃至t1の間に四個
のセルX1゜、X2゜、X30およびX4゜を時分割多
重し、多重ハイウェイ・10を経由してキューバッファ
11に蓄積せねばならず、入力ハイウェイ4および出力
ハイウェイ8の四倍の速度で動作する必要がある為、元
来高速な入力ハイウェイ4および出力ハイウェイ8を対
象とするセル多重回路を実現することが困難となる問題
があった。
However, the time division multiplexing circuit 9 must time division multiplex the four cells X1°, X2°, X30 and This problem makes it difficult to realize a cell multiplex circuit that targets the input highway 4 and output highway 8, which are originally high-speed, because the input highway 4 and output highway 8 need to operate at four times the speed of the input highway 4 and the output highway 8. was there.

本発明は、複数の入力ハイウェイから到着する各セルを
、先着順に出力ハイウェイに送出可能とし、且つ入力ハ
イウェイおよび出力ハイウェイの速度と、同程度の動作
速度を要求されるセル多重方式を実現することを目的と
する。
The present invention enables cells arriving from a plurality of input highways to be sent to an output highway on a first-come, first-served basis, and to realize a cell multiplexing system that requires an operation speed comparable to the speed of the input highway and the output highway. With the goal.

〔課題を解決するための手段〕[Means to solve the problem]

第1図は本発明の原理を示す図である。 FIG. 1 is a diagram showing the principle of the present invention.

第1図において、4は複数の入力ハイウェイ、8は単一
の出力ハイウェイである。
In FIG. 1, 4 is a plurality of input highways, and 8 is a single output highway.

100は、本発明により各入力ハイウェイ4に対応して
設けられた第一の先入先出蓄積手段である。
100 is a first first-in first-out storage means provided corresponding to each input highway 4 according to the present invention.

200は、本発明により各入力ハイウェイ4に対応して
設けられた識別情報送出手段である。
200 is identification information sending means provided corresponding to each input highway 4 according to the present invention.

300は、本発明により各入力ハイウェイ4に対して共
通に設けられた第二の先入先出蓄積手段である。
Reference numeral 300 denotes a second first-in first-out storage means provided in common for each input highway 4 according to the present invention.

400は、本発明により各入力ハイウェイ4に対して共
通に設けられた出力決定手段である。
Reference numeral 400 denotes an output determining means provided in common for each input highway 4 according to the present invention.

〔作用〕[Effect]

第一の先入先出蓄積手段100は、対応する入力ハイウ
ェイ4から到着するセルをそれぞれ先着順に蓄積する。
The first first-in, first-out storage means 100 stores cells arriving from the corresponding input highway 4 in a first-come, first-served order.

識別情報送出手段200は、対応する第一の先入先出蓄
積手段100にセルが蓄積される度に、該第一の先入先
出蓄積手段100の識別情報を送出する。
The identification information sending means 200 sends the identification information of the first first-in, first-out storing means 100 each time a cell is stored in the corresponding first first-in, first-out storing means 100.

第二の先入先出蓄積手段300は、各識別情報送出手段
200から送出される各識別情報を先着順に蓄積する。
The second first-in, first-out storage means 300 stores each identification information sent from each identification information sending means 200 on a first-come, first-served basis.

出力決定手段400は、第二の先入先出蓄積手段300
に蓄積されている識別情報を先着順に抽出し、抽出され
た識別情報が示す第一の先入先出蓄積手段100に蓄積
されているセルを一個宛先着順に抽出し、出力ハイウェ
イ8に送出する。
The output determining means 400 is the second first-in first-out accumulating means 300
One cell stored in the first first-in, first-out storage means 100 indicated by the extracted identification information is extracted in order of destination and sent to the output highway 8.

各識別情報送出手段200から送出される識別情報の情
報量は、セルに比して遥かに少ない為、第二の先入先出
蓄積手段300は各第一の先入先出蓄積手段100と同
程度の動作速度で、各識別情報送出手段200から送出
される識別情報を充分蓄積可能である。
Since the amount of identification information sent out from each identification information sending means 200 is much smaller than that of a cell, the second first-in first-out storage means 300 has the same amount as each first first-in first-out storage means 100. It is possible to sufficiently accumulate the identification information sent from each identification information sending means 200 at the operating speed of .

従って、各入力ハイウェイから到着した各セルは、先着
順に各第一の先入先出蓄積手段から抽出され、出力ハイ
ウェイに送出される為、各入力ハイウェイに対するサー
ビス性も均等化され、また第一の先入先出蓄積手段の使
用状況も均等化されるので、第一の先入先出蓄積手段の
経済的な実現が可能で、然も入力ハイウェイおよび出力
ハイウェイと同程度の動作速度で実現可能となる為、大
規模化にも適する。
Therefore, each cell arriving from each input highway is extracted from each first first-in, first-out storage means on a first-come, first-served basis and sent to the output highway, so that the serviceability for each input highway is equalized, and the first Since the usage of the first-in, first-out storage means is also equalized, the first first-in, first-out storage means can be realized economically, and at the same operating speed as the input highway and the output highway. Therefore, it is suitable for large scale.

〔実施例〕〔Example〕

以下、本発明の一実施例を図面により説明する。 An embodiment of the present invention will be described below with reference to the drawings.

第2図は本発明の一実施例によるセル多重回路を示す図
であり、第3図は第2図におけるタイムチャートの一例
を示す図である。なお、全図を通じて同一符号は同一対
象物を示す。
FIG. 2 is a diagram showing a cell multiplexing circuit according to an embodiment of the present invention, and FIG. 3 is a diagram showing an example of a time chart in FIG. 2. Note that the same reference numerals indicate the same objects throughout the figures.

第2図においても、四本の入力ハイウェイ4から到着す
るセルを、−本の出力ハイウェイ8にセル多重して送出
するものとし、第1図における第一の先入先出蓄積手段
100としてキューバッファ5が、また第1図における
識別情報送出手段200としてキュ一番号送出回路12
が、それぞれ各入力ハイウェイ4に対応して設けられ、
また第1図における第二の先入先出蓄積手段300およ
び出力決定手段400として、多重回路61、キューバ
ッファ62および変換回路63から構成される競合回路
6が、各入力ハイウェイ4に対して共通に設けられてい
る。
In FIG. 2 as well, it is assumed that cells arriving from four input highways 4 are multiplexed onto - output highways 8 and sent out, and a queue buffer is used as the first first-in, first-out storage means 100 in FIG. 5 is also the queue number sending circuit 12 as the identification information sending means 200 in FIG.
are provided corresponding to each input highway 4, respectively,
Furthermore, as the second first-in first-out storage means 300 and output determining means 400 in FIG. It is provided.

第2図および第3図において、入力ハイウェイ4−1か
ら、セルX、。、Xll、X12およびX13が、それ
ぞれ時点io、L+ 、Lzおよびt3に到着すると〔
第3図(a)Lキューバッファ5−1はセルx1゜、X
o、Xl□およびXllを先着順に蓄積する〔第3図(
b)〕。
In FIGS. 2 and 3, from input highway 4-1, cell X. , Xll, X12 and X13 arrive at time io, L+, Lz and t3, respectively [
FIG. 3(a) L queue buffer 5-1 has cells x1°,
o, Xl□ and Xll are accumulated on a first-come, first-served basis [Figure 3 (
b)].

その他の入力ハイウェイ4−2.4−3および4−4か
ら到着した各セルX2゜、XZS、X、。、X31%X
33およびX4゜、X41も、それぞれ対応するキュー
バッファ5−2.5−3および5−4に先着順に蓄積さ
れる〔第3図(a)および第3図[有])〕。
Each cell X2°, XZS, X, arriving from other input highways 4-2.4-3 and 4-4. ,X31%X
33, X4°, and X41 are also accumulated in the corresponding queue buffers 5-2, 5-3, and 5-4 on a first-come, first-served basis [FIGS. 3(a) and 3].

一方、入力ハイウエイ4−1に対応して設けられたキュ
一番号送出回路12−1は、入力ハイウェイ4−1から
到着したセルX1゜、Xll、XIxおよびX13が蓄
積される時点t0、1、t2およびt3に、キューバッ
ファ5−1を識別する為のキュ一番号C+  (例えば
「1」)をそれぞれ出力し、競合回路6内の多重回路6
1に伝達する。
On the other hand, the queue number sending circuit 12-1 provided corresponding to the input highway 4-1 stores the cells X1°, Xll, XIx, and X13 arriving from the input highway 4-1 at times t0, 1, A queue number C+ (for example, "1") for identifying the queue buffer 5-1 is output at t2 and t3, and the multiplex circuit 6 in the competition circuit 6
1.

同様に、入力ハイウェイ4−2に対応して設けられてい
るキュ一番号送出回路12−2も、入力ハイウェイ4−
2からセルX2゜およびX23が到着する時点t0およ
びt3にキュ一番号Cz  (−「2」)をそれぞれ出
力し、また入力ハイウェイ4−3に対応して設けられて
いるキュ一番号送出回路12−3も、入力ハイウェイ4
−3からセルX 30. X 31およびX33  到
着する時点Lo、L+およびt、にキュ一番号C3(=
’3J)をそれぞれ出力し、更に入力ハイウエイ4−4
に対応して設けられているキュ一番号送出回路12−4
も、入力ハイウェイ4−4からセルX4゜およびXat
が゛到着する時点t0およびtlにキュ一番号c4(=
’4」)をそれぞれ出力し、それぞれ多重回路61に伝
達する。
Similarly, the queue number sending circuit 12-2 provided corresponding to the input highway 4-2 is also connected to the input highway 4-2.
The queue number sending circuit 12 which is provided corresponding to the input highway 4-3 outputs the queue number Cz (-"2") at the time points t0 and t3 when cells X2° and X23 arrive from the input highway 4-3. -3 also input highway 4
-3 to cell X 30. X 31 and X 33 At the arrival times Lo, L+ and t, queue number C3
'3J) respectively, and input highway 4-4.
A queue number sending circuit 12-4 provided corresponding to
Also, from input highway 4-4, cell X4° and Xat
Queue number c4 (=
'4') and transmit them to the multiplex circuit 61, respectively.

多重回路61は、各キュ一番号送出回路121乃至12
−4から伝達されるキュ一番号C1乃至C4を、各時点
to乃至t3に時分割多重化し、キューバッファ62に
先着順に蓄積する〔第3図(C)〕。
The multiplex circuit 61 includes each queue number sending circuit 121 to 12.
The queue numbers C1 to C4 transmitted from -4 are time-division multiplexed at each time point to to t3, and stored in the queue buffer 62 on a first-come, first-served basis [FIG. 3(C)].

なおキュ一番号c、乃至c4は、四個のキューバッファ
5−1乃至5−4を識別する為には最低2ピントで構成
可能である為、多重回路61の動作速度は入力ハイウェ
イ4および出力ハイウェイ8の速度の同程度で充分であ
る。
Note that cue numbers c to c4 can be configured with at least 2 pins in order to identify the four queue buffers 5-1 to 5-4, so the operating speed of the multiplex circuit 61 is the same as that of the input highway 4 and output highway 4. A speed similar to that of Highway 8 is sufficient.

キューバッファ62は、時点tIに最初に蓄積済みのキ
ュ一番号c+(=’l」)を抽出し、変換回路63に伝
達する〔第3図(d)〕。
The queue buffer 62 first extracts the accumulated queue number c+ (='l') at time tI and transmits it to the conversion circuit 63 [FIG. 3(d)].

変換回路63は、キューバッファ62から伝達されたキ
ュ一番号CI(=「lJ)を、キュ一番号CI  (=
’lJ)が識別するキューバッファ51に対する出力許
可信号b1に変換し、キューバッファ5−1に伝達する
〔第3図(e)〕。
The conversion circuit 63 converts the queue number CI (=“lJ)” transmitted from the queue buffer 62 into the queue number CI (=
'lJ) is converted into an output permission signal b1 for the queue buffer 51 identified by the signal b1, and transmitted to the queue buffer 5-1 [FIG. 3(e)].

キューバッファ5−1は、変換回路63から出力許可信
号b1を伝達されると、最初に蓄積済みのセルX、。を
抽出し、出カバスフを経由して出力ハイウェイ8に送出
する〔第3図げ)〕。
When the queue buffer 5-1 receives the output permission signal b1 from the conversion circuit 63, it first selects the stored cells X,. is extracted and sent to the output highway 8 via the output bus flow [Figure 3].

以下同様に、キューバッファ62は時点11乃至tll
に\キュ一番号C2\C3sC4sCIsC3、C4、
CI 、C1,% CzおよびC1を先着順に抽出して
変換回路63に伝達し〔第3図(d)〕、変換回路63
は伝達された各キュ一番号Cz、C3+、 C41C1
%  C3%  C4%  CI  X CI  \ 
C2およびC3を対応する出力許可信号b2、bl、b
4、bl、b8、b4、b3、bl、b2およびす、に
変換してそれぞれ対応するキューバッファ5−2.5−
3.5−4.5−1.5−3.5−4.5−1.5−1
.5−2および5−3に順次伝達し〔第3図(e)L出
力許可信号bz、bzb4、bt 、ba、ba、bt
 、bt 、btおよびb3を伝達された各キューバッ
ファ5−2.5−3.5−4.5−1.5−3.5−4
.5−1.5−1.5−2および5−3は、それぞれセ
ルXzo、X36、x4゜、X8、X31、X als
 XIx、X13、L3およびχ、3を順次抽出し、出
カバスフを経由して出力ハイウェイ8から送出する〔第
3図(f)〕。
Similarly, the queue buffer 62 is stored from time 11 to tll.
To\Q1 number C2\C3sC4sCIsC3, C4,
CI, C1, % Cz and C1 are extracted on a first-come, first-served basis and transmitted to the conversion circuit 63 [FIG. 3(d)], and the conversion circuit 63
is each transmitted queue number Cz, C3+, C41C1
% C3% C4% CI X CI \
Output permission signals b2, bl, b corresponding to C2 and C3
4, bl, b8, b4, b3, bl, b2 and s, respectively corresponding queue buffers 5-2.5-
3.5-4.5-1.5-3.5-4.5-1.5-1
.. 5-2 and 5-3 [Fig. 3(e) L output permission signals bz, bzb4, bt, ba, ba, bt]
, bt , bt and b3 each queue buffer 5-2.5-3.5-4.5-1.5-3.5-4
.. 5-1.5-1.5-2 and 5-3 are cells Xzo, X36, x4°, X8, X31, X als, respectively
XIx, X13, L3 and χ,3 are sequentially extracted and sent out from the output highway 8 via the output bus flow [FIG. 3(f)].

以上の説明から明らかな如く、本実施例によれば、入力
ハイウェイ4−1乃至4−4から到着する各セルx11
.は、各入力ハイウェイ4−i内の到着順序はキューバ
ッファ5−iにより維持され、入力ハイウェイ4−1乃
至4−4相互間の到着順序はキューバッファ62に蓄積
されるキュ一番号C8により識別され、キュ一番号C8
の順序に従ってキューバッファ5−iから順次抽出され
て出力ハイウェイ8に送出される為、各セルが先着順に
送出されることとなる。
As is clear from the above description, according to this embodiment, each cell x11 arriving from the input highways 4-1 to 4-4
.. The arrival order within each input highway 4-i is maintained by the queue buffer 5-i, and the arrival order between the input highways 4-1 to 4-4 is identified by the queue number C8 stored in the queue buffer 62. and cue number C8
Since the cells are sequentially extracted from the queue buffer 5-i and sent to the output highway 8 in accordance with the order of , each cell is sent out on a first-come, first-served basis.

またキュ一番号C’i は、入力ハイウェイ4が四本の
場合には最低2ビツトで構成される為、多重回路61は
入力ハイウェイ4および出力ハイウェイ8の速度と同程
度の動作速度で充分実現可能となる。
In addition, since the queue number C'i is composed of at least 2 bits when there are four input highways 4, the multiplex circuit 61 can be sufficiently realized at an operating speed comparable to that of the input highways 4 and output highways 8. It becomes possible.

なお、第2図および第3図はあく迄本発明の一実施例に
過ぎず、例えば各入力ハイウェイ4−1乃至4−4から
のセルの到着状況は図示されるものに限定されることは
無く、他に幾多の変形が考慮されるが、何れの場合にも
本発明の効果は変わらない。また入力ハイウェイ4の数
は四本に限定されることは無く、他に幾多の変形が考慮
されるが、何れの場合にも本発明の効果は変わらない。
Note that FIGS. 2 and 3 are only one embodiment of the present invention, and the arrival status of cells from each of the input highways 4-1 to 4-4 is not limited to what is shown in the figures. Although many other modifications may be considered, the effects of the present invention remain the same in any case. Further, the number of input highways 4 is not limited to four, and many other modifications may be considered, but the effects of the present invention remain the same in any case.

更にセル多重回路の適用対象は、図示されるセルスイッ
チに限定されぬことは言う迄も無い。
Furthermore, it goes without saying that the application of the cell multiplex circuit is not limited to the illustrated cell switch.

〔発明の効果〕〔Effect of the invention〕

以上、本発明によれば、各入力ハイウェイから到着した
各セルは、先着順に多筒−の先入先出蓄積手段から抽出
され、出力ハイウェイに送出される為、各入力ハイウェ
イに対するサービス性も均等化され、また第一の先入先
出蓄積手段の使用状況も均等化されるので、第一の先入
先出蓄積手段の経済的な実現が可能で、然も入力ハイウ
ェイおよび出力ハイウェイと同程度の動作速度で実現可
能となる為、大規模化に適する。
As described above, according to the present invention, each cell arriving from each input highway is extracted from the multi-tube first-in, first-out storage means on a first-come, first-served basis and sent to the output highway, so that the serviceability for each input highway is also equalized. In addition, since the usage of the first FIFO storage means is equalized, it is possible to economically realize the first FIFO storage means, while operating at the same level as the input highway and the output highway. Since it can be realized quickly, it is suitable for large scale.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の原理を示す図、第2図は本発明の一実
施例によるセル多重回路を示す図、第3図は第2図にお
けるタイムチャートの一例を示す図、第4図は本発明の
対象となるセルスイッチの一例を示す図、第5図は本発
明の対象となるセルの一例を示す図、第6図は従来ある
セル多重回路の一例を示す図、第7図は第6図における
タイムチャートの一例を示す図、第8図は従来あるセル
多重回路の他の一例を示す図、第9図は第8図における
タイムチャートの一例を示す図である。 図において、1および4は入力ハイウェイ、2および8
は出力ハイウェイ、3はスイッチ素子、5.11および
62はキューバソファ、6は競合回路、7は出力バス、
9は時分割多重回路、10は多重ハイウェイ、12はキ
ュ一番号送出回路、61は多重回路、63は変操回路、
100は第一の先入先出蓄積手段、200は識別情報送
出手段、300は第二の先入先出蓄積手段、400は出
力不発BRf)厚理口 薯 1 記 本発明IZ上るでル汐申囮路 12 ロ 升 旧 、fシ4器aF4iQt#$Σ二てJ〕う1ニル75旧 b 従来2PlろEルタ参口路 署 b 記 悄を米hつ4ff/if/ン珍申ロy谷署 8 記 1b記1;おけろタイム4ヤード 77 旧 第8N違;゛おけうタイA今ヤード 冨   q  展]
FIG. 1 is a diagram showing the principle of the present invention, FIG. 2 is a diagram showing a cell multiplexing circuit according to an embodiment of the present invention, FIG. 3 is a diagram showing an example of the time chart in FIG. 2, and FIG. FIG. 5 is a diagram showing an example of a cell switch to which the present invention applies, FIG. 6 is a diagram showing an example of a conventional cell multiplex circuit, and FIG. 7 is a diagram showing an example of a cell to which the present invention applies. 6 is a diagram showing an example of the time chart, FIG. 8 is a diagram showing another example of a conventional cell multiplexing circuit, and FIG. 9 is a diagram showing an example of the time chart in FIG. 8. In the figure, 1 and 4 are input highways, 2 and 8
is the output highway, 3 is the switch element, 5.11 and 62 are the Cuban sofas, 6 is the competition circuit, 7 is the output bus,
9 is a time division multiplex circuit, 10 is a multiplex highway, 12 is a queue number sending circuit, 61 is a multiplex circuit, 63 is a variable circuit,
100 is the first first-in-first-out storage means, 200 is the identification information sending means, 300 is the second first-in-first-out storage means, and 400 is the output failure BRf) welfare mouth. Route 12 ro sho old, fshi 4 equipmentaF4iQt #$Σ2teJ] U1 nil 75 old b conventional 2PlroErutasankou road station b record 4ff/if/nchinshinro y valley Station 8 Record 1b Record 1; Okero Time 4 Yard 77 Old No. 8N difference;

Claims (1)

【特許請求の範囲】 複数の入力ハイウェイ(4)に対応して、該各入力ハイ
ウェイ(4)から到着するセルをそれぞれ先着順に蓄積
する第一の先入先出蓄積手段(100)と、 前記各第一の先入先出蓄積手段(100)にセルが蓄積
される度に、該第一の先入先出蓄積手段(100)の識
別情報を送出する識別情報送出手段(200)とを設け
、 前記各入力ハイウェイ(4)に共通に、前記各識別情報
送出手段(200)から送出される各識別情報を先着順
に蓄積する第二の先入先出蓄積手段(300)と、 前記第二の先入先出蓄積手段(300)に蓄積されてい
る前記識別情報を先着順に抽出し、抽出された識別情報
が示す前記第一の先入先出蓄積手段(100)に蓄積さ
れている前記セルを一個宛先着順に抽出し、前記各入力
ハイウェイ(4)に共通に設けられた出力ハイウェイ(
8)に送出する出力決定手段(400)とを設けること
を特徴とするセル多重方式。
[Scope of Claims] First first-in, first-out storage means (100) for storing cells arriving from each input highway (4) on a first-come, first-served basis in correspondence with a plurality of input highways (4); and identification information sending means (200) for sending identification information of the first first-in, first-out storing means (100) each time a cell is stored in the first first-in, first-out storing means (100), Common to each input highway (4), a second first-in, first-out storage means (300) that stores each piece of identification information sent out from each of the identification information sending means (200) on a first-come, first-served basis; The identification information stored in the output storage means (300) is extracted on a first-come, first-served basis, and one cell stored in the first first-in, first-out storage means (100) indicated by the extracted identification information is sent to the destination. The output highways (4) provided in common with the respective input highways (4) are
8) A cell multiplexing system characterized in that it is provided with an output determining means (400) for sending data to the cell.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012094081A (en) * 2010-10-29 2012-05-17 Nec Engineering Ltd Bus arbitration circuit and bus arbitration method

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JPS6135652A (en) * 1984-07-16 1986-02-20 アメリカン テレフオン アンド テレグラフ カムパニー Method of controlling data byte
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