JPH0464279A - Multilayer thin film wiring board - Google Patents

Multilayer thin film wiring board

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JPH0464279A
JPH0464279A JP17824590A JP17824590A JPH0464279A JP H0464279 A JPH0464279 A JP H0464279A JP 17824590 A JP17824590 A JP 17824590A JP 17824590 A JP17824590 A JP 17824590A JP H0464279 A JPH0464279 A JP H0464279A
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JP
Japan
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layer
wiring
mesh
wiring layer
ground layer
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Application number
JP17824590A
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Japanese (ja)
Inventor
Hideki Kato
加藤 秀貴
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPH0464279A publication Critical patent/JPH0464279A/en
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Abstract

PURPOSE:To further increase the density of a board by setting signal propagation delay time arbitrarily without installing a useless dummy gate or an extended wiring layer to said wiring layer. CONSTITUTION:A mesh hole 10 on a ground layer 2 installed in contact with a dielectric board 1 is enlarged arbitrarily in conformity with signal propagation delay time to be adjusted by the first wiring layers 4 and 5 on the upper part layer. If the hole size is enlarged arbitrarily in response to the signal propagation delay time, the permittivity around the X and Y wiring layers 4 and 5 will be increased under the effect of the dielectric board 1 whose relative permittivity is larger than that of synthetic resin layers 3a to 3c, and 7a and 7b, which makes it possible to set the signal propagation delay time in response to the size of the mesh hole 10 and enhance the density of the board.

Description

【発明の詳細な説明】 [概 要] 多層薄膜配線基板に関し、 配線層の信号伝搬遅延時間を調整するためのダミーゲー
ト延長配線層を不要にして信号伝搬遅延時間を任意に設
定することができることにより高密度化を図ることを目
的とし、 誘電率の大なる誘電体基板上にメツシュ状のグランド層
を設け、そのグランド層上に合成樹脂層を介してX、Y
配線層を設け、その配線層上に合成樹脂層を介してメ・
ノショ状のグランド層を設け、そのグランド層上に同様
にして合成樹脂層を介してX、Y配線層を多層に設ける
ようにした多層薄膜配線基板において、上記誘電体基板
に接して設けられたグランド層のメツシュ孔を、その上
層最初のX、Y配線層の調整しようとする信号伝搬遅延
時間に合わせて任意に大きくし、又は誘電体基板上の最
初のX、Y配線層を、調整しようとする信号伝搬遅延時
間に合わせてグランド層のメツシュ孔が形成されている
任意の位置上に設けるようにした。
[Detailed Description of the Invention] [Summary] Regarding a multilayer thin film wiring board, it is possible to arbitrarily set the signal propagation delay time without using a dummy gate extension wiring layer for adjusting the signal propagation delay time of the wiring layer. With the aim of achieving higher density, a mesh-like ground layer is provided on a dielectric substrate with a large dielectric constant, and X, Y
A wiring layer is provided, and a metal layer is placed on the wiring layer via a synthetic resin layer.
In a multilayer thin film wiring board in which a ground layer in the form of a groove is provided, and X and Y wiring layers are similarly provided in multiple layers on the ground layer via a synthetic resin layer, the ground layer is provided in contact with the dielectric substrate. Make the mesh hole in the ground layer arbitrarily large according to the signal propagation delay time to be adjusted in the first X, Y wiring layer above it, or adjust the first X, Y wiring layer on the dielectric substrate. The mesh holes of the ground layer are provided at arbitrary positions corresponding to the signal propagation delay time.

〔産業上の利用分野] 本発明は、多層薄膜配線基板、主として絶縁層(誘電体
層)をボリイミトパ層とする多層ポリイミド薄膜配線基
板に関する。
[Industrial Application Field] The present invention relates to a multilayer thin film wiring board, mainly a multilayer polyimide thin film wiring board in which the insulating layer (dielectric layer) is a polyimide layer.

一般に、多層ポリイミド薄膜配線基板は、セラミック基
板上にガスを抜くためのメツシュ孔が形成されたメツシ
ュ状のグランド層が設けられ、そのグランド層上にポリ
イミド層を介してX方向のX配線層及びY方向のY配線
層が設けられ、X配線層とY配線層間がビアで連結され
、そのX、 Y配線層上にポリイミド層を介してメツシ
ュ状のグランド層が設けられ、グランド層上に同様にポ
リイミド層を介してX方向のX配線層及びY方向のY配
線層が多層に設けられた多層薄膜配線基板となっている
In general, a multilayer polyimide thin film wiring board has a mesh-like ground layer formed with mesh holes for venting gas on a ceramic substrate, and an X wiring layer in the X direction and an A Y wiring layer in the Y direction is provided, the X wiring layer and the Y wiring layer are connected by vias, a mesh-like ground layer is provided on the X and Y wiring layers via a polyimide layer, and a similar ground layer is provided on the ground layer. This is a multilayer thin film wiring board in which an X wiring layer in the X direction and a Y wiring layer in the Y direction are provided in multiple layers with polyimide layers interposed therebetween.

〔従来の技術〕[Conventional technology]

ところで、従来第10図に示すような論理回路において
、RAM30に、例えば2つのLSI31.32が接続
されている場合に、RAM30とLSI31及びRAM
30とLSI32間の配線層の長さが異なると信号伝搬
時間が異なる。そのため、LS I 3 ]から伝搬さ
れるデータ■とLSI32から伝搬されるデータ■の伝
搬時間が異なり、RAM30へのデータ■とデータ■と
が同時に到達しなくなる。従って、RAM30へ同時に
書き込まれるべきデータ■とデータ■がRAM30に書
き込み得なくなる。
By the way, in a conventional logic circuit as shown in FIG. 10, when two LSIs 31 and 32 are connected to RAM 30,
If the length of the wiring layer between the LSI 30 and the LSI 32 is different, the signal propagation time will be different. Therefore, the propagation times of the data ■ propagated from the LSI 3 ] and the data ■ propagated from the LSI 32 are different, and the data ■ and the data ■ do not arrive at the RAM 30 at the same time. Therefore, data (2) and data (2), which should be written to the RAM 30 at the same time, cannot be written to the RAM 30.

そこで、LSI31からのデータ■と、LSI32間の
データ■とを合わせるために、RAM30とLSI31
間の配線層にダミーゲート33又は延長配線層34を設
けて信号伝搬遅延時間を調整するようにしている。
Therefore, in order to match the data ■ from LSI 31 and the data ■ between LSI 32, RAM 30 and LSI 31
A dummy gate 33 or an extension wiring layer 34 is provided in the intervening wiring layer to adjust the signal propagation delay time.

〔発明が解決しようとする課題] 然し乍ら、上述の多層薄膜配線基板では、前述のデバイ
ス間の信号遅延時間の差異を解消することはできず、R
AM30とLSI31間の配線層に無駄なダミーゲート
33又は延長配線層34を設けなければならず、従って
、配線基板の高密度化が困難であった。
[Problems to be Solved by the Invention] However, with the above-mentioned multilayer thin film wiring board, it is not possible to eliminate the difference in signal delay time between the above-mentioned devices, and the R
It is necessary to provide a useless dummy gate 33 or an extension wiring layer 34 in the wiring layer between the AM 30 and the LSI 31, making it difficult to increase the density of the wiring board.

本発明は斯かることに鑑みてなされたもので、配線層に
無駄なダミーゲート又は延長配線層を設けることなく、
信号伝搬遅延時間を任意に設定することができることに
より高密度化が図れる多層薄膜配線基板を提供すること
を目的とするものである。
The present invention has been made in view of the above, and eliminates the need to provide unnecessary dummy gates or extension wiring layers in the wiring layer.
It is an object of the present invention to provide a multilayer thin film wiring board that can achieve higher density by arbitrarily setting the signal propagation delay time.

[課題を解決するための手段〕 第1図は、本発明の原理構成図を示したものである。[Means to solve the problem] FIG. 1 shows a basic configuration diagram of the present invention.

上記目的を達成するために本発明の構成は、誘電率の大
なる誘電体基板1上にメツシュ状のグランド層2を設け
、そのグランド層2上に合成樹脂層3a、3bを介して
X、Y配線層4.5を設け、その配線層5上に合成樹脂
層3Cを介してメツシュ状のグランド層6を設け、その
グランド層6上に同様にして合成樹脂層7a、7bを介
してXY配線層8,9を多層に設けるようにした多層薄
膜配線基板において、誘電体基板1上に接して設けられ
たグランド層2のメツシュ孔10を、その上層最初の配
線層4,5の調整しようとする信号伝搬遅延時間に合わ
せて任意に大きくした。
In order to achieve the above object, the present invention has a structure in which a mesh-like ground layer 2 is provided on a dielectric substrate 1 having a large dielectric constant, and on the ground layer 2, X, A Y wiring layer 4.5 is provided, a mesh-like ground layer 6 is provided on the wiring layer 5 via a synthetic resin layer 3C, and an XY In a multilayer thin film wiring board in which wiring layers 8 and 9 are provided in multiple layers, the mesh hole 10 of the ground layer 2 provided in contact with the dielectric substrate 1 will be adjusted in the first wiring layer 4 and 5 above it. It is arbitrarily increased according to the signal propagation delay time.

本発明の他の構成は、誘電率の大なる誘電体基板1上に
メツシュ状のグランド層2を設け、そのグランド層2上
に合成樹脂層3a、3bを介してX、 X配線層4.5
を設け、その配線層5上に合成樹脂層3Cを介してメツ
シュ状のグランド層6を設け、そのグランド層6上に同
様にして合成樹脂層7a、7bを介してx、X配線層8
,9を多層に設けるようにした多層薄膜配線基板におい
て、誘電体基板1上の最初のX、X配線層4,5を、調
整しようとする信号伝搬遅延時間に合わせてグランド層
2のメツシュ孔10が形成されている任意の位置上に設
けた。
Another configuration of the present invention is that a mesh-like ground layer 2 is provided on a dielectric substrate 1 having a large dielectric constant, and an X wiring layer 4. 5
A mesh-like ground layer 6 is provided on the wiring layer 5 via the synthetic resin layer 3C, and an x,
, 9 are arranged in multiple layers, the first X, 10 was provided at any position where the number 10 is formed.

〔作 用] 誘電体基板に直接接して設けられたメツシュ状のグラン
ド層のメツシュ孔の大きさを、その上層最初のX、X配
線層の調整しようとする信号伝搬遅延時間に合わせて任
意に大きくすれば、合成樹脂層に較べて誘電率の大なる
誘導体基板の影響を受けて前記X、Y配線層の周囲の比
誘電率は高くなり、そのメツシュ孔の大きさに応じて信
号伝搬遅延時間を任意に設定することが可能となる。
[Function] The mesh hole size of the mesh-like ground layer provided in direct contact with the dielectric substrate can be arbitrarily adjusted according to the signal propagation delay time to be adjusted in the first X and X wiring layers above it. If the mesh hole is made larger, the relative dielectric constant around the X and Y wiring layers will be higher due to the effect of the dielectric substrate, which has a higher dielectric constant than the synthetic resin layer, and the signal propagation delay will depend on the size of the mesh hole. It becomes possible to set the time arbitrarily.

また、誘電体基板上の最初のX、X配線層を、配線層の
調整しようとする信号伝搬遅延時間に合わせてグランド
層のメツシュ孔が形成されている任意の位置上に設けれ
ば、合成樹脂層に較べて誘電率の大なる誘導体基板の影
響を受けて同様に前記χ、Y配線層の周囲の比誘電率は
高くなり、そのメツシュ孔と交差する配線層の面積に応
して信号伝搬遅延時間を任意に設定することが可能とな
る。
In addition, if the first X, Under the influence of the dielectric substrate, which has a higher dielectric constant than the resin layer, the relative dielectric constant around the χ and Y wiring layers similarly increases, and the signal strength increases depending on the area of the wiring layer that intersects with the mesh hole. It becomes possible to arbitrarily set the propagation delay time.

[実施例] 以下、本発明の多層薄膜配線基板の一実施例を、第2図
乃至第7図を参照しながら説明する。
[Example] Hereinafter, an example of the multilayer thin film wiring board of the present invention will be described with reference to FIGS. 2 to 7.

第2図において、11は誘電率が大なる誘電体基板で、
例えばセラミック基板からなる。セラミック基板からな
る誘電体基板11上には、メツシュ状のグランド層12
が設けられている。メツシュ状のグランド層12には、
第3図に示すように楕円形の大きなメツシュ孔13が形
成されている。
In FIG. 2, 11 is a dielectric substrate with a large dielectric constant;
For example, it is made of a ceramic substrate. A mesh-like ground layer 12 is provided on the dielectric substrate 11 made of a ceramic substrate.
is provided. In the mesh-like ground layer 12,
As shown in FIG. 3, large oval mesh holes 13 are formed.

このメッシュ孔13は、グランド層12上に設けられる
ポリイミド層からなる合成樹脂層14a14b、14c
内に含まれるガスを抜くための孔を兼ねるものであるが
、配線層の周囲の誘電体の誘電率が大なる誘電体基板1
1の影響を受は易くするために、その大きさは、後述す
るこの上方に設けるメツシュ状のグランド層18のメツ
シュ孔19の約数倍になっている。またメツシュ状のグ
ランド理工2上には、第4図に示すように例えばポリイ
ミド層からなる合成樹脂層14aを介してX方向に延び
るX配線層(第1の配線層)15が設けられている。X
配線層15上には、第5図に示すようにポリイミド層か
らなる合成樹脂層■4bを介してX方向に延びるX配線
層(第2の配線層)16が設けられている。前記X配線
層15とX配線層16は、第6図に示すようにビア17
で接続されている。そのX配線層16上には、ポリイミ
ド層からなる合成樹脂層14cを介してメツシュ状のグ
ランド層18が設けられている。メツシュ状のグランド
層18には、第7図に示すようにこのグランド層18上
に設けられるポリイミド層からなる合成樹脂層20a、
20bに含まれるガスを抜くための通常の大きさの楕円
形のメツシュ孔19が形成されている。このメツシュ孔
19は、ガスを抜くためのみの孔であり、前記メツシュ
状のグランド層12のメツシュ孔13に比較して小さな
孔になっている。そして、メツシュ状のグランド層18
上には、ポリイミド層からなる合成樹脂層20aを介し
てX方向に延びるX配線層(第3の配線層)21が設け
られ、更にポリイミド層からなる合成樹脂層20bを介
してX方向に延びるX配線層(第4の配線層)22が設
けられている。
The mesh holes 13 are made of synthetic resin layers 14a14b, 14c made of polyimide provided on the ground layer 12.
The dielectric substrate 1 has a large dielectric constant around the wiring layer, and also serves as a hole for releasing gas contained therein.
1, its size is approximately several times larger than that of a mesh hole 19 in a mesh-like ground layer 18 provided above, which will be described later. Further, as shown in FIG. 4, on the mesh-like ground science 2, an X wiring layer (first wiring layer) 15 is provided which extends in the X direction through a synthetic resin layer 14a made of, for example, a polyimide layer. . X
On the wiring layer 15, as shown in FIG. 5, an X wiring layer (second wiring layer) 16 is provided which extends in the X direction via a synthetic resin layer 4b made of a polyimide layer. The X wiring layer 15 and the X wiring layer 16 have vias 17 as shown in FIG.
connected with. A mesh-like ground layer 18 is provided on the X wiring layer 16 via a synthetic resin layer 14c made of a polyimide layer. The mesh-like ground layer 18 includes a synthetic resin layer 20a made of a polyimide layer provided on the ground layer 18, as shown in FIG.
An elliptical mesh hole 19 of a normal size is formed for venting gas contained in the tube 20b. This mesh hole 19 is a hole only for venting gas, and is smaller than the mesh hole 13 of the mesh-like ground layer 12. Then, a mesh-like ground layer 18
An X wiring layer (third wiring layer) 21 is provided thereon, extending in the X direction via a synthetic resin layer 20a made of a polyimide layer, and further extending in the X direction via a synthetic resin layer 20b made of a polyimide layer. An X wiring layer (fourth wiring layer) 22 is provided.

かかる多層ポリイミド薄膜配線基板によれば、ポリイミ
ド層からなる合成樹脂層14a、14b。
According to this multilayer polyimide thin film wiring board, the synthetic resin layers 14a and 14b are made of polyimide layers.

14c、20a、20bに較べて誘電率の大きなセラミ
ック基板からなる誘電体基板ll上に直接設けられたメ
ツシュ状のグランド層12のメツシュ孔13を通常のメ
ツシュ孔19よりも大きくしたので、誘電率の大きな誘
電体基板11の影響を受けてX配線層(第1の配線層)
15及びY配線層(第2の配線層)16と周囲の誘電体
との比誘電率は高くなり、信号伝搬遅延時間を任意に設
定することができる。そして、グランド層12のメツシ
ュ孔13の大きさを、グランド層18のメツシュ孔19
に対して適当な割合にすることにより、配線層15.1
6での遅延量を配線層1an当たり10〜20psec
にすることが可能となり、それだけ大きな信号伝搬遅延
時間を信号に与えることができる。
Since the mesh hole 13 of the mesh-shaped ground layer 12 provided directly on the dielectric substrate ll made of a ceramic substrate with a larger dielectric constant than those of 14c, 20a, and 20b is made larger than the normal mesh hole 19, the dielectric constant X wiring layer (first wiring layer) due to the influence of the large dielectric substrate 11
The dielectric constants of the Y wiring layer 15 and the Y wiring layer (second wiring layer) 16 and the surrounding dielectric become high, and the signal propagation delay time can be set arbitrarily. Then, the size of the mesh hole 13 of the ground layer 12 is adjusted to the size of the mesh hole 19 of the ground layer 18.
By setting an appropriate ratio to the wiring layer 15.1
6, the delay amount is 10 to 20 psec per wiring layer 1an.
This makes it possible to give the signal a correspondingly larger signal propagation delay time.

従って、第10図に示す論理回路において、RAM30
とLSI31間を接続する配線層に、この多層ポリイミ
ド薄膜配線基板のX配線層(第1の配線層)15及びY
配線層(第2の配線層)16を使用し、RAM30とL
SI32間を接続する配線層に、X配線層(第3の配線
層)21及びY配線層(第4の配線層)22を使用すれ
ば、ダミーゲート又は延長配線層を設けることなくRA
M30とLSI31間を接続する配線層を経て伝達され
るの信号に対し、RAM30とLSI32間を接続する
配線層の信号伝搬遅延時間分だけの遅延を与えてLSI
31から伝搬されるデータ■とLSI32から伝搬され
るデータ■とを合わせることができる。また、単位長さ
当たりの信号伝搬遅延時間が大きくなって、配線基板の
高密度化も図れる。
Therefore, in the logic circuit shown in FIG.
The X wiring layer (first wiring layer) 15 and Y wiring layer of this multilayer polyimide thin film wiring board are used as wiring layers connecting between
Using the wiring layer (second wiring layer) 16, RAM 30 and L
If the X wiring layer (third wiring layer) 21 and the Y wiring layer (fourth wiring layer) 22 are used as the wiring layer connecting between the SIs 32, RA can be realized without providing a dummy gate or an extension wiring layer.
The signal transmitted through the wiring layer connecting between M30 and LSI 31 is delayed by the signal propagation delay time of the wiring layer connecting RAM 30 and LSI 32.
The data (2) propagated from the LSI 31 and the data (2) propagated from the LSI 32 can be combined. Further, the signal propagation delay time per unit length becomes large, and the density of the wiring board can be increased.

第8図及び第9図は、本発明の多層ポリイミド薄膜配線
基板の他の実施例である。
FIGS. 8 and 9 show other embodiments of the multilayer polyimide thin film wiring board of the present invention.

この実施例は、セラミック基板からなる誘電率が大なる
誘電体基板の最初のX方向に延びるX配線層(第1の配
線層)15を、第8図に示すように調整しようとする信
号伝搬遅延時間に合わせてグランド層12のメツシュ孔
13が形成されている任意の位置上にポリイミド層から
なる合成樹脂層14aを介して設け、またY方向に延び
るY配線層(第2の配線層)16を、第9図に示すよう
に調整しようとする信号伝搬遅延時間に合わせてグラン
ド層12のメツシュ孔13が形成されている任意の位置
上にポリイミド層からなる合成樹脂層14bを介して設
けたものである。
In this embodiment, the signal propagation is attempted to be adjusted as shown in FIG. A Y wiring layer (second wiring layer) is provided on any position where the mesh hole 13 of the ground layer 12 is formed in accordance with the delay time via a synthetic resin layer 14a made of a polyimide layer, and also extends in the Y direction. 16 is provided via a synthetic resin layer 14b made of a polyimide layer on any position of the ground layer 12 where the mesh hole 13 is formed in accordance with the signal propagation delay time to be adjusted as shown in FIG. It is something that

かかる構成の多層薄膜基板の場合も、配線層15.16
はポリイミド層からなる合成樹脂層14a、14bに較
べて誘電率の大なるセラミック基板からなる誘電体基板
11の影響を受けてそのメツシュ孔13と交差する配線
層15.16の面積に応じた信号伝搬遅延時間が信号に
与えられる。
Also in the case of a multilayer thin film substrate with such a configuration, the wiring layers 15 and 16
is a signal corresponding to the area of the wiring layer 15 and 16 intersecting the mesh hole 13 under the influence of the dielectric substrate 11 made of a ceramic substrate having a larger dielectric constant than the synthetic resin layers 14a and 14b made of polyimide layers. A propagation delay time is given to the signal.

従って、配線層15.16の信号伝搬遅延時間を任意の
値に設定でき、また単位長さ当たりの信号伝搬遅延時間
が大きくなって、配線基板の高密度化も図れる。
Therefore, the signal propagation delay time of the wiring layers 15 and 16 can be set to an arbitrary value, and the signal propagation delay time per unit length is increased, so that the density of the wiring board can be increased.

上記実施例においては、誘電率の大なる誘電体基板は、
セラミック基板を用いているが、ガラスシリコン等、そ
の他の誘電率の大きなものが用いられる。また、合成樹
脂層も、ポリイミド層以外の合成樹脂層が用いられる。
In the above embodiment, the dielectric substrate with a large dielectric constant is
Although a ceramic substrate is used, other materials with a large dielectric constant, such as glass silicon, can also be used. Further, as the synthetic resin layer, a synthetic resin layer other than the polyimide layer is also used.

更に、グランド層のメツシュ孔の形状も、楕円形に限定
されない。
Furthermore, the shape of the mesh hole in the ground layer is not limited to an ellipse.

〔発明の効果〕〔Effect of the invention〕

以上述べた如く本発明は、誘電体基板に接して設けられ
たグランド層のメツシュ孔を、配線層の調整しようとす
る信号伝搬遅延時間に合わせて任意の大きさにし、又は
誘電体基板上の最初のX。
As described above, the present invention allows mesh holes in a ground layer provided in contact with a dielectric substrate to be made to any size in accordance with the signal propagation delay time to be adjusted in a wiring layer, or The first X.

Y配線層を調整しようとする信号伝搬遅延時間に合わせ
てグランド層のメツシュ孔が形成されている任意の位置
上に設けたことで、配線層に無駄なダミーゲート又は延
長配線層を設けることなくして信号伝搬遅延時間を任意
に設定することができ、配線基板の高密度化も図れると
いう効果を奏する。
By providing mesh holes in the ground layer at arbitrary positions to match the signal propagation delay time to adjust the Y wiring layer, it is possible to eliminate unnecessary dummy gates or extension wiring layers in the wiring layer. This has the effect that the signal propagation delay time can be set arbitrarily, and the density of the wiring board can be increased.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の原理構成図、 第2図は本発明の一実施例の断面図、 第3図はその誘電体基板上のグランド層の上面図、 第4図及び第5図はそのグランド層上に合成樹脂層を介
してそれぞれ設けられたX、Y配線層の上面図、 第6図はそのX、Y配線層の接続部の上面図、第7図は
その上方側のグランド層の上面図、第8図及び第9図は
本発明の他の実施例を示したもので、第8図はグランド
層上に合成樹脂層を介して設けたX配線層の上面図、 第9図はY配線層の上面図、 第10図は従来の論理回路のブロック図である。 第1図において、 1は誘電体基板、 2.6はグランド層、 3a、3b、3c、7a。 4.8はX配線層、 5.9はY配線層、 lOはメツシュ孔である。 bは合成樹脂層、 第 図 第 図 第 図
Fig. 1 is a diagram of the principle configuration of the present invention, Fig. 2 is a cross-sectional view of an embodiment of the present invention, Fig. 3 is a top view of the ground layer on the dielectric substrate, and Figs. 4 and 5 are the same. A top view of the X and Y wiring layers provided on the ground layer via a synthetic resin layer, Figure 6 is a top view of the connecting portion of the X and Y wiring layers, and Figure 7 is the upper ground layer. 8 and 9 show other embodiments of the present invention, FIG. 8 is a top view of an X wiring layer provided on the ground layer via a synthetic resin layer, and FIG. The figure is a top view of the Y wiring layer, and FIG. 10 is a block diagram of a conventional logic circuit. In FIG. 1, 1 is a dielectric substrate, 2.6 is a ground layer, and 3a, 3b, 3c, and 7a. 4.8 is the X wiring layer, 5.9 is the Y wiring layer, and lO is the mesh hole. b is a synthetic resin layer, Fig. Fig. Fig. Fig.

Claims (2)

【特許請求の範囲】[Claims] (1)誘電率の大なる誘電体基板(1)上にメッシュ状
のグランド層(2)を設け、そのグランド層(2)上に
合成樹脂層(3a,3b)を介してX,Y配線層(4,
5)を設け、その配線層(5)上に合成樹脂層(3c)
を介してメッシュ状のグランド層(6)を設け、そのグ
ランド層(6)上に同様にして合成樹脂層(7a,7b
)を介してX,Y配線層(8,9)を多層に設けるよう
にした多層薄膜配線基板において、 上記誘電体基板(1)に接して設けられたグランド層(
2)のメッシュ孔(10)を、その上層最初のX,Y配
線層(4,5)の調整しようとする信号伝搬遅延時間に
合わせて任意の大きさにしてあることを特徴とする多層
薄膜配線基板。
(1) A mesh-like ground layer (2) is provided on a dielectric substrate (1) with a high dielectric constant, and X, Y wiring is provided on the ground layer (2) via a synthetic resin layer (3a, 3b). Layer (4,
5), and a synthetic resin layer (3c) is provided on the wiring layer (5).
A mesh-like ground layer (6) is provided through the ground layer (6), and synthetic resin layers (7a, 7b) are similarly formed on the ground layer (6).
) in a multilayer thin film wiring board in which X, Y wiring layers (8, 9) are provided in multiple layers through a ground layer (
2) A multilayer thin film characterized in that the mesh holes (10) are arbitrarily sized to match the signal propagation delay time to be adjusted in the first X, Y wiring layer (4, 5) above the mesh hole (10). wiring board.
(2)誘電率の大なる誘電体基板(1)上にメッシュ状
のグランド層(2)を設け、そのグランド層(2)上に
合成樹脂層(3a,3b)を介してX,Y配線層(4,
5)を設け、その配線層(5)上に合成樹脂層(3c)
を介してメッシュ状のグランド層(6)を設け、そのグ
ランド層(6)上に同様にして合成樹脂層(7a,7b
)を介してX,Y配線層(8,9)を多層に設けるよう
にした多層薄膜配線基板において、 上記誘電体基板(1)上の最初のX,Y配線層(4,5
)を、調整しようとする信号伝搬遅延時間に合わせてグ
ランド層(2)のメッシュ孔(10)が形成されている
任意の位置上に設けてあることを特徴とする多層薄膜配
線基板。
(2) A mesh-like ground layer (2) is provided on a dielectric substrate (1) with a high dielectric constant, and X, Y wiring is provided on the ground layer (2) via a synthetic resin layer (3a, 3b). Layer (4,
5), and a synthetic resin layer (3c) is provided on the wiring layer (5).
A mesh-like ground layer (6) is provided through the ground layer (6), and synthetic resin layers (7a, 7b) are similarly formed on the ground layer (6).
), in which the first X, Y wiring layer (4, 5) on the dielectric substrate (1) is
) is provided on any position where the mesh hole (10) of the ground layer (2) is formed in accordance with the signal propagation delay time to be adjusted.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230649A (en) * 2000-02-18 2001-08-24 Matsushita Electric Ind Co Ltd High-frequency laminated component
EP1137333A4 (en) * 1998-09-17 2004-03-24 Ibiden Co Ltd Multilayer build-up wiring board
US8649616B2 (en) 2009-09-15 2014-02-11 Ricoh Company, Limited Image processing apparatus and image processing method
CN110072329A (en) * 2019-04-29 2019-07-30 深圳市华星光电技术有限公司 Printed circuit board and display device
JP2020160039A (en) * 2019-03-27 2020-10-01 ヴィシェイ アドヴァンスド テクノロジーズ、リミテッド Three-dimensional strain gage

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1137333A4 (en) * 1998-09-17 2004-03-24 Ibiden Co Ltd Multilayer build-up wiring board
EP1868423A1 (en) * 1998-09-17 2007-12-19 Ibiden Co., Ltd. Multilayer build-up wiring board
US7514779B2 (en) 1998-09-17 2009-04-07 Ibiden Co., Ltd. Multilayer build-up wiring board
US7847318B2 (en) 1998-09-17 2010-12-07 Ibiden Co., Ltd. Multilayer build-up wiring board including a chip mount region
JP2001230649A (en) * 2000-02-18 2001-08-24 Matsushita Electric Ind Co Ltd High-frequency laminated component
US8649616B2 (en) 2009-09-15 2014-02-11 Ricoh Company, Limited Image processing apparatus and image processing method
JP2020160039A (en) * 2019-03-27 2020-10-01 ヴィシェイ アドヴァンスド テクノロジーズ、リミテッド Three-dimensional strain gage
CN110072329A (en) * 2019-04-29 2019-07-30 深圳市华星光电技术有限公司 Printed circuit board and display device

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