JPH0459794B2 - - Google Patents
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- H—ELECTRICITY
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- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
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Description
【発明の詳細な説明】
〔概要〕
電界効果トランジスタ（以下FETと称する）
を用いたレーザダイオード（以下LDと称する）
駆動回路において、差動増幅器と積分回路構成の
過大電流防止回路と、FETのソース電圧Vsを一
定にするための可変電圧素子とにより構成される
フイードバツクループを該FETのソースに設け
る事によつて、LDの光出力を安定化するもので
ある。[Detailed description of the invention] [Summary] Field effect transistor (hereinafter referred to as FET)
Laser diode (hereinafter referred to as LD) using
In the drive circuit, a feedback loop consisting of a differential amplifier, an overcurrent prevention circuit configured as an integral circuit, and a variable voltage element to keep the FET source voltage Vs constant is installed at the source of the FET. Therefore, it stabilizes the optical output of the LD.
本発明は、デイジタル光通信の光源として使用
されるLDの駆動回路の改良に関するものである。
The present invention relates to an improvement in a driving circuit for an LD used as a light source in digital optical communications.
FETを使用したLD駆動回路において、安定な
光出力信号を得るためには、ソースの電位が安定
であることが望ましい。 In an LD drive circuit using FETs, it is desirable that the source potential be stable in order to obtain a stable optical output signal.
又、該LD駆動回路に使用される電源をオンに
したとき、FETに過大電流が流れると、該FET
のドレインに接続したLDを破損することがある。 Also, when the power supply used for the LD drive circuit is turned on, if excessive current flows through the FET, the FET
The LD connected to the drain of the device may be damaged.
このためこのような過大電流の発生を極力抑え
なければならないが、実装面積が狭く、より信頼
性を高くすることが望ましい。 For this reason, it is necessary to suppress the occurrence of such excessive current as much as possible, but it is desirable to have a small mounting area and higher reliability.
第４図は第一の従来例としてのLD駆動回路図
である。
FIG. 4 is an LD drive circuit diagram as a first conventional example.
第５図は一例のFETの特性図に、入出力信号
波形図を重畳させた図であり、横軸はゲート・ソ
ース間電圧Vgs及び入力信号波形を、縦軸はドレ
イン電流Id及びLD駆動パルス波形を示している。 Figure 5 is a diagram in which the input/output signal waveform diagram is superimposed on the characteristic diagram of an example FET, where the horizontal axis shows the gate-source voltage Vgs and the input signal waveform, and the vertical axis shows the drain current Id and the LD drive pulse. It shows the waveform.
第６図は過大電流の発生する期間を示す図であ
り、横軸は時間を、縦軸はゲートの電位Vg、及
びソースの電位Vsを示している。 FIG. 6 is a diagram showing a period in which excessive current occurs, with the horizontal axis representing time and the vertical axis representing gate potential Vg and source potential Vs.
第７図は第二の従来例としてのLD駆動回路図
である。 FIG. 7 is an LD drive circuit diagram as a second conventional example.
第４図において、FET２のソースとその電源
Vss（負電源）の間に接続されたツエナダイオー
ドD2は、FET２のソースの負の電源電圧Vssよ
りも、絶対値において小さいツエナ電圧Vzをも
ち、ソース電圧を一定に保つために挿入されてい
る。 In Figure 4, the source of FET2 and its power supply
The Zener diode D2 connected between Vss (negative power supply) has a Zener voltage Vz smaller in absolute value than the negative power supply voltage Vss of the source of FET2, and is inserted to keep the source voltage constant. There is.
一方、FET２のゲートにはダイオードD1を介
して電源Vee（負電源）に接続し、ゲートのバイ
アスが一定になるようにしている。 On the other hand, the gate of FET2 is connected to the power supply Vee (negative power supply) via a diode D1 so that the gate bias is constant.
又、ゲート、及びソースの電源Vgg（負電源）、
Vee（負電源）、及びVssにはコンデンサが接続さ
れ、その他が接地されているため、これら各電源
がオフの時にはゲート、及びソースの電位は0V
となつている。 Also, gate and source power supply Vgg (negative power supply),
A capacitor is connected to Vee (negative power supply) and Vss, and the others are grounded, so when these power supplies are off, the potential of the gate and source is 0V.
It is becoming.
今、これら各電源のスイツチ（図示しない）を
オフの状態からオンに投入すると、装置によつて
は、ゲートの電源Vgg、Veeと、ソースの電源
Vssの立ち上がり時間が異なる特性を有すること
がある。 Now, when you turn on the switches (not shown) for each of these power supplies from the OFF state, depending on the device, the gate power Vgg, Vee and the source power
The rise time of Vss may have different characteristics.
そしてゲートの電位Vgの方がソースの電位Vs
よりも低くなるのが遅れた場合、第５図に示す
FET２の特性によりVgsがほぼ０（ゼロ）となり、
第６図に斜線で示すようにFET２のゲートの電
位Vgが、Vgsの設定値以上にソースの電位Vsに
近づくか、又はソースの電位Vsを越える時、
FET２には過大電流が流れLD１を破損すること
があつた。 And the gate potential Vg is higher than the source potential Vs
If there is a delay in falling below , as shown in Figure 5.
Due to the characteristics of FET2, Vgs becomes almost 0 (zero),
As shown by diagonal lines in FIG. 6, when the gate potential Vg of FET 2 approaches the source potential Vs by more than the set value of Vgs, or exceeds the source potential Vs,
An excessive current flowed through FET2, damaging LD1.
このような過大電流の発生を防止するために、
第７図に示すようにソースに接続したツエナダイ
オードD2とソースの電源Vssの間にリレーの接点
６を接続しておき、ソースの電源Vssのスイツチ
（図示しない）を投入すると、リレー駆動装置７
に内蔵したタイマ（図示しない）によりFET２
のゲート電位Vgがソース電位Vsより低くなつて
バイアスが安定した後、リレーの接点６を駆動し
てFET２に電流を流すようにしていた。 To prevent the occurrence of such excessive current,
As shown in Fig. 7, the relay contact 6 is connected between the Zener diode D 2 connected to the source and the source power supply Vss, and when the source power supply Vss switch (not shown) is turned on, the relay drive device 7
FET2 is activated by a built-in timer (not shown).
After the gate potential Vg became lower than the source potential Vs and the bias became stable, the relay contact 6 was driven to cause current to flow through the FET 2.
この結果、FET２のドレインには過大電流が
流れることはなく、LD１の破損を防ぐことが出
来る。 As a result, excessive current will not flow through the drain of FET2, and damage to LD1 can be prevented.
次に、定常状態において第５図に示すような特
性を有するFET２のゲート・ソース間電圧Vgs
を、ドレイン電流Idを０（ゼロ）にするピンチオ
フ電圧Vpより少し低い電圧Vgoに設定して、例
えば“０（ゼロ）”と“１”から成る入力信号の
“１”が上記FET２のゲートに入力する時だけ
VgsがV1となり、FET２にはドレイン電流Id1が
流れるようになつている。 Next, in a steady state, the gate-source voltage Vgs of FET2, which has the characteristics shown in Figure 5, is
is set to a voltage Vgo slightly lower than the pinch-off voltage Vp that makes the drain current Id 0 (zero), so that, for example, "1" of the input signal consisting of "0 (zero)" and "1" is applied to the gate of FET2. only when inputting
Vgs becomes V1 , and a drain current Id1 flows through FET2.
同時にソースに接続したコンデンサC2には、
上記ドレイン電流Idのうち交流成分が流れ、ツエ
ナダイオードD2には入力信号の“１”と“０”
の組み合わせによつて生ずる直流の平均電流が流
れる。 At the same time, the capacitor C 2 connected to the source has
The alternating current component of the above drain current Id flows, and the Zener diode D2 receives input signals “1” and “0”.
The average DC current generated by the combination of
しかしながら上述の従来例のLD駆動回路によ
る方法では、第８図に示すように例えば“１”と
“０”からなるパルスの入力信号の“１”の発生
確立を示すマーク率を変化により、FETのソー
スに流れる平均直流電流(a)が変動し、ソースに接
続したツエナダイオードに流れる電流Izが変化す
る。このため、ツエナダイオードの両端の電圧
Vz(b)が変化しFET２のソースの電位Vs(c)が変化
する結果、FTE２のVgs(d)が変化して、“１”の
発生確立の増加、即ちマーク率が増加するとVgs
が負で絶対値が大きくなり、LD１を駆動するパ
ルスのピーク電流値(e)が減少するという問題点が
あつた。
However, in the method using the conventional LD drive circuit described above, as shown in FIG. The average DC current (a) flowing through the source of changes, and the current Iz flowing through the Zener diode connected to the source changes. Therefore, the voltage across the Zener diode is
As a result of Vz(b) changing and the source potential Vs(c) of FET2 changing, Vgs(d) of FTE2 changes and the probability of occurrence of "1" increases, that is, the mark rate increases, Vgs
When the voltage is negative, the absolute value increases, and the peak current value (e) of the pulse that drives the LD1 decreases.
更に過大電流の発生を防止するのにリレーを使
用することにより、実装面積が広くなり、かつ機
構部品であるために信頼性も低下するという問題
点があつた。 Furthermore, by using a relay to prevent the generation of excessive current, the mounting area becomes large, and since the relay is a mechanical component, reliability also decreases.
上記問題点は、第１図に示すように電界効果ト
ランジスタ２によりレーザダイオード１を駆動す
るレーザダイオード駆動回路において、該電界効
果トランジスタ２のソースとソース電源の間にソ
ース電圧Vsを一定にするための可変電圧素子３
を挿入し、差動増幅器４で該ソース電圧Vsと予
め定められた基準電圧との差電圧を求め、該差電
圧を、電源投入時に過大電流の発生を防止する積
分回路構成の過大電流防止回路５を介して該可変
電圧素子３に加え、該ソース電圧Vsが基準電圧
に等しくなるように該可変電圧素子３を制御する
ようにした本発明のLD駆動回路によつて解決さ
れる。
The above problem arises because, in a laser diode drive circuit that drives a laser diode 1 using a field effect transistor 2, as shown in FIG. variable voltage element 3
is inserted, the differential amplifier 4 calculates the voltage difference between the source voltage Vs and a predetermined reference voltage, and the voltage difference is applied to an overcurrent prevention circuit having an integral circuit configuration that prevents generation of excessive current when the power is turned on. This problem is solved by the LD drive circuit of the present invention, which controls the variable voltage element 3 via the voltage Vs 5 and controls the variable voltage element 3 so that the source voltage Vs becomes equal to the reference voltage.
本発明によれば、入力信号のマーク率が変動す
ると、FET２のソースに流れるマーク率の変動
に対応して変動する直流成分が、FET２のソー
スに接続したコンデンサC2に充電される。この
ソースの電圧が差動増幅器４の一方の入力端子に
加えられるが、この電圧が該差動増幅器４の他方
の入力端子に加えた基準電圧と等しくなるよう
に、３を制御することにより、ソース電位を一定
に保つことが出来る。
According to the present invention, when the mark rate of the input signal fluctuates, the capacitor C2 connected to the source of FET2 is charged with a DC component that changes in response to the change in the mark rate flowing to the source of FET2. The voltage of this source is applied to one input terminal of the differential amplifier 4, and by controlling 3 so that this voltage is equal to the reference voltage applied to the other input terminal of the differential amplifier 4, The source potential can be kept constant.
更に、該差動増幅器４と可変電圧素子３の間に
設けた積分回路から成る過大電流防止回路５によ
つて、電源投入時にゲートの電位の変化よりもゆ
つくりとソースの電位を変化させることにより、
過大電流の発生を防止することが出来、小型で信
頼性の高いLD駆動回路が得られる。 Furthermore, an overcurrent prevention circuit 5 consisting of an integrating circuit provided between the differential amplifier 4 and the variable voltage element 3 allows the source potential to change more slowly than the gate potential changes when the power is turned on. According to
The generation of excessive current can be prevented, and a small and highly reliable LD drive circuit can be obtained.
第２図は本発明の実施例のLD駆動回路図であ
る。
FIG. 2 is a diagram of an LD driving circuit according to an embodiment of the present invention.
第３図は本発明の効果を説明する図であり、横
軸は時間を、縦軸はゲート、及びソースの電位を
示している。 FIG. 3 is a diagram illustrating the effects of the present invention, in which the horizontal axis shows time and the vertical axis shows gate and source potentials.
全図を通じて同一符号は同一対象物を示す。 The same reference numerals indicate the same objects throughout the figures.
第７図に示す従来例におけるツエナダイオード
D2、リレーの接点６、及びリレー駆動装置７を
除去し、代わりに第２図に示すように、FET２
のソースとその電源Vssの間に、ソース電位安定
化回路８、及び該回路８内に過大電流防止回路５
を接続する。 Zener diode in the conventional example shown in Figure 7
D 2 , relay contact 6, and relay drive 7 are removed and replaced with FET 2 as shown in FIG.
A source potential stabilization circuit 8 is connected between the source of
Connect.
第２図において差動増幅器４のプラスの入力端
子ｂには、基準電圧Vrefとして、ソースの電位
Vsの最初に設定値にほぼ等しい値に設定する。 In FIG. 2, the positive input terminal b of the differential amplifier 4 is connected to the source potential as the reference voltage Vref.
Set to a value approximately equal to the initial setting value of Vs.
今、入力信号のマーク率の変動によりソースの
電位Vsが最初の設定値より低い方に変動した時、
差動増幅器４のマイナスの入力端子ａにその低く
なつたソースの電位Vsが入力される。 Now, when the source potential Vs changes lower than the initial set value due to a change in the mark rate of the input signal,
The lowered source potential Vs is input to the negative input terminal a of the differential amplifier 4.
差動増幅器４において上記の入力端子ａの低く
なつたソースの電位、及びｂの基準電圧Vrefの
差の電圧が増幅されるため、その出力電圧Vdは
高くなる。この出力電圧Vd′が過大電流防止回路
５を介して、定電圧化素子３として使用する、例
えばトランジスタ３０のベースに加えられるた
め、エミツタの電位は、上記出力電圧Vdにベー
ス・エミツタ間の電圧（約0.7V）を加えた電圧
となり、エミツタの電圧、即ちFET２のソース
の電位Vsは高くなる。このようにしてソースの
電位Vsは安定化される。 In the differential amplifier 4, the voltage difference between the lowered source potential of the input terminal a and the reference voltage Vref of the input terminal b is amplified, so that its output voltage Vd becomes high. Since this output voltage Vd' is applied via the overcurrent prevention circuit 5 to the base of, for example, a transistor 30 used as the voltage regulator 3, the emitter potential is equal to the base-emitter voltage Vd. (approximately 0.7V), and the emitter voltage, that is, the source potential Vs of FET2 becomes high. In this way, the source potential Vs is stabilized.
反対にFET２のソースの電位Vsが設定値より
高い方に変動した時には、差動増幅器４の出力電
圧Vdは低くなり、トランジスタ３０のエミツタ
の電位、即ちFET２のソースの電位Vsは低くな
り、ソースの電位Vsは一定に保たれる。このよ
うにして、入力信号のマーク率が変動してもソー
ス電位Vsは一定に保たれる。 On the other hand, when the source potential Vs of FET2 fluctuates higher than the set value, the output voltage Vd of the differential amplifier 4 becomes low, the emitter potential of the transistor 30, that is, the source potential Vs of FET2 becomes low, and the source The potential Vs of is kept constant. In this way, the source potential Vs is kept constant even if the mark rate of the input signal changes.
更に、LD駆動回路の電源を投入した場合にも、
抵抗RiとコンデンサCiにより、第３図に示すよ
うに、ソース電圧Vsは、アース電位からソース
の一定値の電位Vs（負電圧）に向かつてゆつくり
と変化していき、ゲートの電位Vgの方がソース
の電位Vsよりも早く低くなり、このためFET２
のドレインに過大な電流が流れることもなく、同
FET２のドレインに接続したLD１にも過大な電
流が流れることはなく、LD１を破損することは
ない。 Furthermore, even when the power to the LD drive circuit is turned on,
As shown in Figure 3, the source voltage Vs slowly changes from the ground potential to a constant source potential Vs (negative voltage) due to the resistor Ri and capacitor Ci, and the gate potential Vg gradually changes. becomes lower faster than the source potential Vs, and therefore FET2
There is no excessive current flowing to the drain of the
Excessive current will not flow through LD1 connected to the drain of FET2, and LD1 will not be damaged.
以上説明のように本発明によれば、リレーを用
いず、FETのソースに接続した差動増幅器と過
大電流防止回路とトランジスタからなるフイード
バツクループにより、入力信号のマーク率の変動
による光出力の変動を防止し、更に該回路内のコ
ンデンサと抵抗からなる過大電流防止回路により
過大電流の発生を防止でき、小型で信頼性の高い
LD駆動回路が得られるという効果がある。
As explained above, according to the present invention, the optical output is controlled by the fluctuation of the mark rate of the input signal by using a feedback loop consisting of a differential amplifier connected to the source of the FET, an overcurrent prevention circuit, and a transistor without using a relay. In addition, the overcurrent prevention circuit consisting of a capacitor and a resistor in the circuit prevents overcurrent from occurring, making it compact and highly reliable.
This has the effect of providing an LD drive circuit.
第１図は本発明の原理図、第２図は本発明の実
施例のLD駆動回路図、第３図は本発明の効果を
説明する図、第４図は第一の従来例としてのLD
駆動回路図、第５図は一例のFETの特性図に、
入出力信号波形図を重畳させた図、第６図は過大
電流の発生する期間を示す図、第７図は第二の従
来例としてのLD駆動回路図、第８図は一例のマ
ーク率と平均直流電流、ツエナ電圧Vz、ソース
電位Vs、ゲート・ソース間電圧Vgs、ピーク電
流値の関係を示す図である。
図において、１はLD、２はFET、３は可変電
圧素子、３０はトランジスタ、４は差動増幅器、
５は過大電流防止回路、６はリレーの接点、７は
リレー駆動装置、８はソース電位安定化回路を示
す。
Fig. 1 is a principle diagram of the present invention, Fig. 2 is an LD drive circuit diagram of an embodiment of the present invention, Fig. 3 is a diagram explaining the effects of the present invention, and Fig. 4 is an LD as a first conventional example.
The drive circuit diagram, Figure 5, is an example FET characteristic diagram.
Figure 6 is a diagram showing the period in which excessive current occurs, Figure 7 is a diagram of the LD drive circuit as the second conventional example, and Figure 8 is an example of the mark rate and FIG. 3 is a diagram showing the relationship among average direct current, Zener voltage Vz, source potential Vs, gate-source voltage Vgs, and peak current value. In the figure, 1 is an LD, 2 is a FET, 3 is a variable voltage element, 30 is a transistor, 4 is a differential amplifier,
Reference numeral 5 indicates an overcurrent prevention circuit, 6 indicates a relay contact, 7 indicates a relay driving device, and 8 indicates a source potential stabilization circuit.
Claims (1)
ード１を駆動するレーザダイオード駆動回路にお
いて、 該電界効果トランジスタ２のソースとソース電
源の間にソース電圧Vsを一定にするための可変
電圧素子３を挿入し、差動増幅器４で該ソース電
圧Vsと予め定められた基準電圧との差電圧を求
め、該差電圧を、電源投入時に過大電流の発生を
防止する積分回路構成の過大電流防止回路５を介
して該可変電圧素子３に加え、該ソース電圧Vs
が基準電圧に等しくなるように該可変電圧素子３
を制御するようにしたことを特徴とするレーザダ
イオード駆動回路。[Scope of Claims] 1. In a laser diode drive circuit that drives a laser diode 1 by a field effect transistor 2, a variable voltage element 3 for keeping the source voltage Vs constant between the source of the field effect transistor 2 and the source power supply is provided. is inserted, the differential amplifier 4 calculates the voltage difference between the source voltage Vs and a predetermined reference voltage, and the voltage difference is applied to an overcurrent prevention circuit having an integral circuit configuration that prevents generation of excessive current when the power is turned on. 5 to the variable voltage element 3, and the source voltage Vs
The variable voltage element 3
A laser diode drive circuit characterized in that it controls.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19342086A JPS6348885A (en) | 1986-08-19 | 1986-08-19 | Laser-diode driving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19342086A JPS6348885A (en) | 1986-08-19 | 1986-08-19 | Laser-diode driving circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6348885A JPS6348885A (en) | 1988-03-01 |
| JPH0459794B2 true JPH0459794B2 (en) | 1992-09-24 |
Family
ID=16307669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19342086A Granted JPS6348885A (en) | 1986-08-19 | 1986-08-19 | Laser-diode driving circuit |
Country Status (1)
| Country | Link |
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| JP (1) | JPS6348885A (en) |
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