JPH0456433A - Demultiplexer circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
Ｃ産業上の利用分野〕
本発明は、時分割多重化された信号を分離するデマルチ
プレクサ回路（ＤＥＭＵＸ）に関する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a demultiplexer circuit (DEMUX) for separating time-division multiplexed signals.
第６図は、デマルチプレクサ回路の基本構成として、従
来の１対２デマルチプレクサ回路の構成を示すブロック
図である。FIG. 6 is a block diagram showing the configuration of a conventional 1:2 demultiplexer circuit as the basic configuration of the demultiplexer circuit.
図において、時分割多重化信号りは入力端子６１から、
マスタースレープーベガーの３段のＤフリップフロップ
（ＭＳＴ）６２およびマスタースレーブの２段のＤフリ
ップフロップ（ＤＰＩ）６３の各端子りに入力される。In the figure, the time division multiplexed signal is input from the input terminal 61.
It is input to each terminal of a three-stage D flip-flop (MST) 62 of the master slave and a two-stage D flip-flop (DPI) 63 of the master slave.
クロックＣＫはクロック端子６４から、Ｔフリップフロ
ップ（ＴＦＩ）６５のクロック端子ＣＫに入力され、内
部クロックＣＫ２が出力される。内部クロックＣＫ２は
、Ｄフリップフロンプロ２の非反転クロック端子ＣＫお
よびＤフリップフロップ６３の反転クロック端子ＣＫに
入力される。Ｄフリツブフロップ６２．６３の各端子Ｑ
には、それぞれ時分割多重分離信号０１．０２が出力さ
れ、出力端子６６、．６６２に取り出される。Clock CK is input from clock terminal 64 to clock terminal CK of T flip-flop (TFI) 65, and internal clock CK2 is output. The internal clock CK2 is input to the non-inverted clock terminal CK of the D flip-flop processor 2 and the inverted clock terminal CK of the D flip-flop 63. Each terminal Q of the D flipflop 62 and 63
The time division multiplexed signals 01.02 are outputted to the output terminals 66, . It is taken out at 662.
以下、第７図に示すタイミング図を参照し、従来の１対
２デマルチプレクサ回路の動作について説明する。The operation of the conventional 1:2 demultiplexer circuit will be described below with reference to the timing diagram shown in FIG.
なお、時分割多重化信号りは、データＡとデータＢが交
互に時分割多重化され、入力端子６ＩからＡ ｎ 、Ｂ
ｅ 、Ａｎ＋＋ 、ＢＲ４１、Ａｎ＋ｚ 、Ｂｅ−ｚ、
・・・の状態で順次入力されるものとする。Note that in the time division multiplexed signal, data A and data B are alternately time division multiplexed, and data A n , B are input from the input terminal 6I.
e, An++, BR41, An+z, Be-z,
It is assumed that the information is input sequentially in the following state.
第７図（ａ）に示すタイミング図では、Ｄフリップフロ
ップ６２は、内部クロックＣＫ２の立ち上がりタイミン
グで時分割多重化信号りを取り込むので、出力端子６６
に取り出される時分割多重分離信号０１１′！Ａ、、、
Ａ、、、、 、Ａ、や２、・・・となる。また、Ｄフリ
ップフロップ６３は、内部クロックＣＫ２の立ち下がり
タイミングで時分割多重化信号りを取り込むので、出力
端子６６□に取り出される時分割多重分離信号０２はＢ
７、Ｂｏ。１、Ｂ、。２、・・・となる。In the timing diagram shown in FIG. 7(a), the D flip-flop 62 takes in the time division multiplexed signal at the rising timing of the internal clock CK2, so the output terminal 66
Time-division multiplexing signal 011' taken out at ! A...
A, , , A, and 2, etc. Furthermore, since the D flip-flop 63 takes in the time division multiplexed signal 02 at the falling timing of the internal clock CK2, the time division multiplexed signal 02 taken out to the output terminal 66□ is
7.Bo. 1.B. 2,...
一方、第７図（ｂ）のタイミング図は、第７図（ａ）の
タイミング図に対して、時分割多重化信号りと内部クロ
ックＣＫ２の位相関係が反転している（Ｔフリップフロ
ップ６５の動作がＣＫＩクロックずれている）場合であ
り、時分割多重分離信号○１がＢ、、 、Ｂ、 、Ｂ、
、、 ・・・となり、時分割多重分離信号０２がＡ、
、、Ａ、、、、 、Ａ、、２、−・・となる様子が示さ
れている。On the other hand, in the timing diagram of FIG. 7(b), the phase relationship between the time-division multiplexed signal and the internal clock CK2 is reversed compared to the timing diagram of FIG. 7(a). The operation is deviated from the CKI clock), and the time division multiplexing signal ○1 is B, , , B, , B,
,, ..., and the time division multiplexing signal 02 becomes A,
, , A, , , , A, , 2, -- is shown.
〔発明が解決しようとする課題］
このように、時分割多重化信号りとクロックＣＫ２の位
相関係に応して、出力端子６６．６７に取り出される時
分割多重分離信号０１．０２のデータが入れ替わってし
まう。[Problems to be Solved by the Invention] In this way, the data of the time division multiplexed signals 01.02 taken out to the output terminals 66, 67 are swapped depending on the phase relationship between the time division multiplexed signals and the clock CK2. It ends up.
ところで、クロックＣＫ２はＴフリ・７プフロ・７ブ６
５の初期状態で決定されるので、時分割多重分離された
データの出力端子位置は不確定であった。したがって、
従来の１対２デマルチプレクサ回路では、時分割多重分
離されたデータの出力端子位置が所定の位置と反対にな
った場合には、Ｔフリップフロップ６５を制御してクロ
ックＣＫ２の位相を変更しなければならなかった。By the way, clock CK2 is T-Fri, 7-Fri, 7-B6.
5, the output terminal position of the time-division multiplexed data was uncertain. therefore,
In the conventional 1:2 demultiplexer circuit, when the output terminal position of the time-division multiplexed data becomes opposite to the predetermined position, the phase of the clock CK2 must be changed by controlling the T flip-flop 65. I had to.
しかし、この制御にはデータ速度と同等の高速制御信号
が必要となり、簡単な構成での実現は困難であった。However, this control requires a high-speed control signal equivalent to the data rate, making it difficult to implement with a simple configuration.
なお、１対Ｎのデマルチプレクサ回路についても同様の
ことがいえる。Note that the same can be said of the 1:N demultiplexer circuit.
本発明は、簡単な構成で時分割多重分離されたデータの
出力端子位置を制御することができるデマルチプレクサ
回路を提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a demultiplexer circuit that can control the output terminal position of time-division multiplexed data with a simple configuration.
［課題を解決するための手段］
本発明は、Ｍビットの時分割多重化信号（Ｍは２以上の
整数）をＭ個の出力端子に１ビットずつ分離出力する１
対Ｍデマルチプレクサ回路において、制御信号に応じて
、Ｍビットの時分割多重化信号のシフト量を０．１、…
、Ｍ−１ビットのいずれかに設定し、対応するシフト処
理を行ってＭビットデータの分離処理に供するデータシ
フト手段を備えて構成する。[Means for Solving the Problems] The present invention provides a signal processing system that separates and outputs an M-bit time division multiplexed signal (M is an integer of 2 or more) to M output terminals bit by bit.
In the pair M demultiplexer circuit, the shift amount of the M-bit time division multiplexed signal is 0.1, . . . in accordance with the control signal.
, M-1 bits, and performs corresponding shift processing to separate M-bit data.
本発明の１対Ｍデマルチプレクサ回路は、Ｍビットの時
分割多重化信号をＭ個の出力端子に１ビットずつ分離出
力するデータ分離部の入力段に、データシフト手段を配
置する構成である。The 1-to-M demultiplexer circuit of the present invention has a configuration in which data shifting means is arranged at the input stage of a data separation section that separates and outputs an M-bit time division multiplexed signal to M output terminals one bit at a time.
すなわち、データシフト手段で、Ｍビットの時分割多重
化信号のシフト量を０．１、…、Ｍ−１ビットのいずれ
かに設定し、各ビット位置を調整してデータ分離部に渡
すことにより、時分割多重化信号とデータ分離部の内部
クロックとの位相関係にかかわらず、各出力端子に所定
のデータを分離出力することができる。That is, by setting the shift amount of the M-bit time-division multiplexed signal to 0.1, ..., M-1 bits in the data shift means, adjusting each bit position, and passing it to the data separation unit. , predetermined data can be separated and output to each output terminal regardless of the phase relationship between the time division multiplexed signal and the internal clock of the data separation section.
〔実施例］
以下、図面に基づいて本発明の実施例について詳細に説
明する。[Example] Hereinafter, an example of the present invention will be described in detail based on the drawings.
第１図は、本発明の第一実施例構成を示すブロツク図で
ある。FIG. 1 is a block diagram showing the configuration of a first embodiment of the present invention.
なお、本実施例はＭ＝２の場合であり、１対２デマルチ
プレクサ回路の構成例について示すが、第６図に示す従
来の１対２デマルチプレクサ回路と同等のものについて
は同一符号を付して説明に代える。すなわち、破線で囲
む部分が従来の１対２デマルチプレクサ回路であり、こ
こでは１対２データ分離部という。This example is for the case where M=2, and an example of the configuration of a 1-to-2 demultiplexer circuit is shown, but components equivalent to the conventional 1-to-2 demultiplexer circuit shown in FIG. 6 are given the same reference numerals. and replace it with an explanation. That is, the part surrounded by the broken line is a conventional 1:2 demultiplexer circuit, and is herein referred to as a 1:2 data separation section.
図において、本実施例の特徴は、データシフト手段を構
成する１ビットシフトレジスタ１１および２対１セレク
タ１３が、従来の１対２デマルチプレクサ回路と同様の
１対２データ分離部１０の入力段に設けられるところに
ある。In the figure, the feature of this embodiment is that a 1-bit shift register 11 and a 2-to-1 selector 13 constituting the data shift means are arranged at the input stage of a 1-to-2 data separation section 10 similar to a conventional 1-to-2 demultiplexer circuit. It is located where it is set up.
すなわち、時分割多重化信号りは、入力端子６１から１
ビットシフトレジスタ１１の端子りおよび２対１セレク
タ１３の端子Ｄ１に入力される。That is, the time division multiplexed signal is input from the input terminal 61 to 1
It is input to the terminal of the bit shift register 11 and the terminal D1 of the 2-to-1 selector 13.
クロックＣＫは、分岐して１ビットシフトレジスタ１１
のクロック端子ＣＫに人力される。１ビットシフトレジ
スタ１１の出力は、２対１セレクタ１３の端子Ｄ２に入
力される。２対１セレクタ１３は、その端子Ｓに制御端
子１５から入力される選択制御信号Ｓに応じて、端子Ｄ
１あるいは端子Ｄ２の入力信号を選択し、各ビット位置
が調整された時分割多重化信号ＤＩとして１対２データ
分離部１０に出力する。１対２データ分離部１０の端子
Ｑ１、Ｑ２には、それぞれ時分割多重分離信号０１．０
２が出力され、出力端子６６、 ６６□に取り出され
る。Clock CK branches to 1-bit shift register 11
The clock terminal CK is manually inputted. The output of the 1-bit shift register 11 is input to the terminal D2 of the 2-to-1 selector 13. The 2-to-1 selector 13 selects a terminal D according to a selection control signal S inputted to its terminal S from the control terminal 15.
1 or the input signal of terminal D2 is selected and outputted to the 1:2 data separation unit 10 as a time division multiplexed signal DI with each bit position adjusted. Terminals Q1 and Q2 of the 1-to-2 data demultiplexer 10 each receive a time division multiplexed signal 01.0.
2 is output and taken out to output terminals 66, 66□.
ここで、２対１セレクタ１３は、選択制御信号Ｓが論理
「１」の場合に端子Ｄ１の入力信号を選択し、論理「０
」の場合に端子Ｄ２の入力信号を選択するものとする。Here, the 2-to-1 selector 13 selects the input signal of the terminal D1 when the selection control signal S is logic "1", and selects the input signal of the terminal D1 when the selection control signal S is logic "0".
”, the input signal of terminal D2 is selected.
すなわち、時分割多重化信号ＤＩは、Ｓ−０で１ビット
シフトした時分割多重化信号りとなり、Ｓ＝１で時分割
多重化信号りそのままとなる。That is, the time division multiplexed signal DI becomes the time division multiplexed signal shifted by 1 bit at S-0, and remains the time division multiplexed signal when S=1.
また、２対１セレクタ１３の遅延は、クロックＣＫの周
期に比べて十分に小さいものとする。Further, it is assumed that the delay of the 2-to-1 selector 13 is sufficiently smaller than the period of the clock CK.
以下、第２図に示すタイミング図を参照し、本実施例の
動作について説明する。The operation of this embodiment will be described below with reference to the timing chart shown in FIG.
なお、第２図（ａ）、（ｂ）における時分割多重化信号
りと内部クロックＣＫ２の位相関係は、第７図（ａ）、
（１））にそれぞれ対応する。したがって、第２図（ａ
）の場合はＳ＝１とし、第２図０））の場合はＳ−０と
するが、これは出力端子６６、．６６□に取り出される
時分割多重分離信号０１．０２のデータを判断して設定
される。The phase relationship between the time division multiplexed signal and the internal clock CK2 in FIGS. 2(a) and 2(b) is as shown in FIG. 7(a),
(1)) respectively. Therefore, Fig. 2 (a
) in the case of S=1, and in the case of 0)) in FIG. It is set by determining the data of the time division multiplexed signal 01.02 taken out at 66□.
Ｓ＝１の場合には、第２図（ａ）に示すように、時分割
多重化信号ＤＩとして入力端子６１に入力される時分割
多重化信号りが選択され、各Ｄフリップフロップ６２．
６３に入力されるので、出力端子６６に取り出される時
分割多重分離信号ｏ１は、Ａ １１ ％ Ａｎａｌ 、
Ａｎｈ２ 、”’となり、出力端子６６□に取り出され
る時分割多重分離信号ｏ２は、Ｂ、、Ｂ、、。１、Ｂ□
２、・・・となる。In the case of S=1, as shown in FIG. 2(a), the time division multiplexed signal inputted to the input terminal 61 as the time division multiplexed signal DI is selected, and each D flip-flop 62.
63, the time division multiplexed signal o1 taken out to the output terminal 66 is A 11 % Anal ,
Anh2 becomes ``'', and the time division multiplexed signal o2 taken out to the output terminal 66□ is B,,B,,.1,B□
2,...
同様に、Ｓ−〇の場合には、第２図（ｂ）に示すように
、時分割多重化信号ＤＩとして１ビットシフトレジスタ
１１を介した時分割多重化信号りが選択され、各Ｄフリ
ップフロップ６２．６３に入力される。したがって、時
分割多重化信号ＤＩと内部クロックＣＫ２との位相関係
は、クロックＣＫで１クロツタ分がずれ、第２図（ａ）
に示す状態と同様になる。Similarly, in the case of S-0, as shown in FIG. 2(b), the time division multiplexed signal via the 1-bit shift register 11 is selected as the time division multiplexed signal DI, and each D flip-flop input into step 62.63. Therefore, the phase relationship between the time division multiplexed signal DI and the internal clock CK2 is shifted by one clock with respect to the clock CK, as shown in FIG. 2(a).
The situation will be similar to that shown in .
すなわち、出力端子６６に取り出される時分割多重分離
信号０１は、Ａ ｎ 、Ａｎａｌ 、Ａｎ＋ｚ 、”’
となり、出力端子６６□に取り出される時分割多重分離
信号０２は、Ｂ、、、Ｂ、、、 、Ｂ、、２．１１１１
１１となる。That is, the time division multiplexed signal 01 taken out to the output terminal 66 is A n , Anal , An+z , "'
Therefore, the time division multiplexed signal 02 taken out to the output terminal 66□ is B, , , B, , , B, , 2.1111
It becomes 11.
このように、シフトレジスタ１１とセレクタ１３を用い
、選択制御信号Ｓで１対２データ分離部１０に入力され
る時分割多重化信号ＤＩのシフト量（ビット位置）を調
整することより、時分割多重化信号りと内部クロックＣ
Ｋ２の位相関係にかかわりな（、時分割多重分離したデ
ータの出力端子位置を設定することができる。In this way, by using the shift register 11 and the selector 13 and adjusting the shift amount (bit position) of the time division multiplexed signal DI input to the one-to-two data separation unit 10 using the selection control signal S, time division multiplexing can be performed. Multiplexed signal and internal clock C
Regardless of the phase relationship of K2, the output terminal position of the time-division multiplexed data can be set.
第３図は、本発明の第二実施例構成を示すブロック図で
ある。FIG. 3 is a block diagram showing the configuration of a second embodiment of the present invention.
なお、本実施例は一般的な１対Ｍデマルチプレクサ回路
の構成例について示す。Note that this embodiment shows a configuration example of a general 1-to-M demultiplexer circuit.
図において、本実施例の特徴は、データシフト手段を構
成するＭ−１ビットシフトレジスタ３１およびＭ対１セ
レクタ３３が、従来の１対Ｍデマルチプレクサ回路と同
様の１対Ｍデータ分離部３０の入力段に設けられるとこ
ろにある。In the figure, the feature of this embodiment is that the M-1 bit shift register 31 and the M-to-1 selector 33 constituting the data shift means are connected to a 1-to-M data separation section 30 similar to the conventional 1-to-M demultiplexer circuit. It is located at the input stage.
すなわち、時分割多重化信号りは、入力端子６１からＭ
−１ビットシフトレジスタ３１の端子りおよびＭ対１セ
レクタ３３の端子ＤＩに入力される。クロックＣＫは、
分岐してＭ−１ビットシフトレジスタ３１のクロック端
子ＣＫに入力される。That is, the time division multiplexed signal is transmitted from the input terminal 61 to M
It is input to the terminal of the -1 bit shift register 31 and the terminal DI of the M-to-1 selector 33. The clock CK is
The signal is branched and input to the clock terminal CK of the M-1 bit shift register 31.
Ｍ−１ビットシフトレジスタ３１から出力される１ビッ
トシフト出力、２ビットシフト出力、・・・Ｍ−１ビッ
トシフト出力は、それぞれＭ対１セレクタ３３の端子Ｄ
２、Ｄ３、…、ＤＭに入力される。The 1-bit shift output, 2-bit shift output, . . . M-1 bit shift output output from the M-1 bit shift register 31 is connected to the terminal D of the M-to-1 selector 33, respectively.
2, D3, ..., input to DM.
Ｍ対１セレクタ３３は、その端子３１〜Ｓｊに制御端子
３５．〜３５．から入力されるｊピッ）ＮはＤ１〜ＤＭ
の一つを選択するために必要な値）の選択制御信号Ｓに
応して、端子Ｄ１〜ＤＭの一つの入力信号を選択し、時
分割多重化信号ＤＩとして１対Ｍデータ分離部３０に入
力される。The M-to-1 selector 33 has its terminals 31 to Sj connected to control terminals 35. ~35. j pip) N input from D1 to DM
In response to a selection control signal S (a value necessary for selecting one of is input.
したがって、Ｍ対１セレクタ３３が出力する時分割多重
化信号ＤＩは、選択制御信号Ｓに応して時分割多重化信
号りを０ビットからＭ−１ビットシフトさせたものとな
る。Therefore, the time division multiplexed signal DI outputted by the M-to-1 selector 33 is obtained by shifting the time division multiplexed signal from 0 bits to M-1 bits in accordance with the selection control signal S.
１対Ｍデータ分離部３０の端子Ｑ１、Ｑ２、・・・ＱＭ
には、それぞれ時分割多重分離信号０１．０２、…、Ｏ
Ｍが出力され、出力端子６６□、６６□、…、５６．４
に取り出される。Terminals Q1, Q2, . . . QM of the 1-to-M data separation unit 30
are respectively time-division multiplexed signals 01.02,...,O
M is output, and the output terminals 66□, 66□, ..., 56.4
It is taken out.
ここで、時分割多重化信号りの信号列がＤ ９ ＋ １
、Ｄｐ。２、Ｄｐ。３、…、Ｄ ｐ＋ＭＮ Ｄｐ＋Ｈ
，１、Ｄ９０、。２、…、Ｄｐ＋２Ｍ５Ｄｐ。２Ｍ。１
、Ｄｐ。２Ｍ。２、・・・とすると、Ｍ対１セレクタ３
３の端子Ｄ２、Ｄ３、…、ＤＭには、第４図に示すよう
にそれぞれ１ビットシフトした状態で入力される。Here, the signal sequence of the time division multiplexed signal is D 9 + 1
, Dp. 2.Dp. 3,...,D p+MN Dp+H
,1,D90,. 2,..., Dp+2M5Dp. 2M. 1
, Dp. 2M. 2,..., M to 1 selector 3
The signals are inputted to terminals D2, D3, .
一方、１対Ｍデータ分離部３０から出力される時分割多
重分離信号０１．０２、…、ＯＭは、時分割多重化信号
りと内部クロックの位相関係に応じて、時分割多重分離
信号０１がＤ ｐ４１％ Ｄｐ＋Ｍ。１、Ｄ ｐ＊ｚ１
．Ｉ＊＋、・・・となる「状態１」と、時分割多重分離
信号０１がり、。ｚ 、Ｄｐ＋Ｈ＋ｚ 、Ｄｐ。２．４
゜２１６３．となる「状態２」と、以下同様に、時分割
多重分離信号０１がＤｐ□、Ｄｐ＊ｚｓ、・・・となる
「状態Ｍ」が存在する。On the other hand, the time division multiplexing signals 01.02, ..., OM output from the 1-to-M data demultiplexing section 30 are determined depending on the phase relationship between the time division multiplexing signal and the internal clock. Dp41% Dp+M. 1, D p*z1
．． ``State 1'' where I*+, . z, Dp+H+z, Dp. 2.4
゜2163. Similarly, there is a "state M" in which the time-division multiplexed signal 01 becomes Dp□, Dp*zs, . . . .
したがって、１対Ｍデータ分離部３０が例えば「状態２
」にあるときに、出力端子６６、に取り出される時分割
多重分離信号０１として「Ｄｐ。１」を得るためには、
Ｍ対ｌセレクタ３３で端子Ｄ２を選択するように制御す
ればよい。また、例えば「状態１」にあるときに、出力
端子６６、に取り出される時分割多重分離信号０１とし
て「Ｄｐ−ｚＪを得るためには、Ｍ対１セレクタ３３で
端子ＤＭを選択するように制御すればよい。Therefore, if the 1-to-M data separation unit 30
”, in order to obtain “Dp.1” as the time division multiplexed signal 01 taken out to the output terminal 66,
The M to l selector 33 may be controlled to select the terminal D2. For example, when in "state 1", in order to obtain "Dp-zJ" as the time division multiplexed signal 01 taken out to the output terminal 66, the M-to-1 selector 33 is controlled to select the terminal DM. do it.
このように、１対Ｍデータ分離部３０は、選択制御信号
Ｓに対応する時分割多重化信号ＤＩに応じて、各出力端
子に所定のデータを分離出力することができる。In this way, the 1-to-M data separator 30 can separate and output predetermined data to each output terminal according to the time division multiplexed signal DI corresponding to the selection control signal S.
ところで、第１図に示す第一実施例では２対１セレクタ
１３での遅延時間は無視したが、第３図の第二実施例に
示すＭ対１セレクタ３３の遅延時間は、Ｍの値に応じて
無視できなくなる。特に、超高速デマルチプレクサ回路
では、シフトレジスタを高速に動作させることが困難で
あるので、セレクタ部分での遅延時間の低減が不可欠と
なる。Incidentally, in the first embodiment shown in FIG. 1, the delay time at the 2-to-1 selector 13 was ignored, but the delay time at the M-to-1 selector 33 shown in the second embodiment in FIG. Depending on the situation, it can no longer be ignored. In particular, in ultra-high-speed demultiplexer circuits, it is difficult to operate the shift register at high speed, so it is essential to reduce the delay time in the selector section.
したがって、Ｍ対１セレクタのＭはできるだけ小さい値
が望ましく、その場合にはシフトレジスタとセレクタと
を多段構成にして対処する。Therefore, it is desirable that M in the M-to-1 selector be as small as possible, and in this case, the shift register and the selector are arranged in a multi-stage configuration.
たとえば、１対Ｍデマルチプレクサ回路では、Ｎシフト
レジスタおよびＮ対１セレクタと、Ｍ−Ｎ−１シフトレ
ジスタおよびＭ−Ｎ−１対１セレクタとを縦続接続する
２段構成にすることにより、相当の改善をはかることが
できる。For example, in a 1-to-M demultiplexer circuit, the equivalent can be improved.
なお、高速動作にはＭ対１セレクタとして、２対１セレ
クタに限定することが有効である。Note that for high-speed operation, it is effective to limit the M to 1 selector to a 2 to 1 selector.
一方、第二実施例において説明したように、時分割多重
化信号りのＭビットデータの出力端子位置を任意に設定
するためには、時分割多重化信号りに対して可変とする
時間シフト量は、１対Ｍデマルチプレクサ回路に入力さ
れるクロックＣＫの周期に換算して、０〜Ｍ−１クロッ
ク分シフトさせたものが必要となる。On the other hand, as explained in the second embodiment, in order to arbitrarily set the output terminal position of the M-bit data of the time division multiplexed signal, the amount of time shift is made variable with respect to the time division multiplexed signal. needs to be shifted by 0 to M-1 clocks in terms of the period of the clock CK input to the 1-to-M demultiplexer circuit.
ここで、代表的な構成である１対２″ （ｎは正の整数
）デマルチプレクサ回路において、上述した０〜２ ’
−１クロック分シフトさせた２°種類の時分割多重化信
号ＤＩを生成でき、かつ２対１セレクタで実現する第三
実施例の構成を第５図に示す。Here, in a 1 to 2'' (n is a positive integer) demultiplexer circuit, which is a typical configuration, the above-mentioned 0 to 2''
FIG. 5 shows the configuration of a third embodiment that can generate 2° types of time division multiplexed signals DI shifted by -1 clock and is realized by a 2-to-1 selector.
第５図において、時分割多重化信号りは、入力端子６１
から１（２°）ビットシフトレジスタ５１゜の端子りお
よび２対ｌセレクタ５３．の端子ＤＩに入力される。１
ビットシフトレジスタ５１の出力は、２対１セレクタ５
３゜の端子Ｄ２に入力される。２対１セレクタ５３゜の
出力は、２（２１）ビットシフトレジスタ５１．の端子
りおよび２対１セレクタ５３．の端子ＤＩに入力される
。In FIG. 5, the time division multiplexed signal is input to the input terminal 61.
to 1 (2°) bit shift register 51° terminal and 2-to-1 selector 53. It is input to the terminal DI of. 1
The output of the bit shift register 51 is sent to the 2-to-1 selector 5.
It is input to the 3° terminal D2. The output of the 2-to-1 selector 53° is sent to a 2 (21) bit shift register 51. terminal and 2-to-1 selector 53. It is input to the terminal DI of.
２ビットシフトレジスタ５１１の出力は、２対１セレク
タ５３．の端子Ｄ２に入力される。The output of the 2-bit shift register 511 is sent to the 2-to-1 selector 53 . is input to the terminal D2 of.
以下順次、２゛ビットシフトレジスタ５１．と２ビット
シフトレジスタ５１８が樅続に接続され、２対１セレク
タ５３．、−２の出力が、２ ＋１−１ ビットシフト
レジスタ５１’、、の端子りおよび２対１セレクタ５３
．、の端子ＤＩに入力される。２ｎ−１ビットシフトレ
ジスタ５１．、−１の出力は、２対１セレクタ５３□１
の端子Ｄ２に入力され、２対１セレクタ５３□−１の出
力が時分割多重化信号ＤＩとして取り出され、１対２″
分離部５０に入力される。2-bit shift register 51. and a 2-bit shift register 518 are connected in series, and a 2-to-1 selector 53 . , -2 are connected to the terminals of the 2+1-1 bit shift register 51', and the 2-to-1 selector 53.
．． , is input to the terminal DI of. 2n-1 bit shift register 51. , -1 output is the 2-to-1 selector 53□1
The output of the 2-to-1 selector 53□-1 is taken out as the time division multiplexed signal DI, and the 1-to-2''
The signal is input to the separation section 50.
クロックＣＫは、分岐して各シフトレジスタ５１゜〜５
１．．−．のクロック端子ＣＫに入力される。The clock CK branches to each shift register 51° to 5.
1. ．． −． It is input to the clock terminal CK of.
また、２対１セレクタ５３゜〜５３．．の各端子Ｓには
ｎビットの選択制御信号Ｓが入力される。Also, a 2-to-1 selector 53° to 53. ．． An n-bit selection control signal S is input to each terminal S of .
１対２″データ分離部５０の端子Ｑ１、Ｑ２、…、Ｑ２
″には、それぞれ時分割多重分離信号０１．０２、…、
０２″が出力され、出力端子５６１．５６□、・・・
５６□′に取り出される。Terminals Q1, Q2, ..., Q2 of the 1-to-2'' data separation section 50
”, the time-division multiplexing and demultiplexing signals 01.02, . . .
02'' is output, output terminal 561.56□,...
It is taken out at 56□'.
このような構成で各２対１セレクタを制御することによ
り、時分割多重化信号りを０ビットから２ ”−１ビッ
トシフトさせることができ、各出力端子に所定のデータ
を分離出力させることができる。By controlling each 2-to-1 selector in this configuration, it is possible to shift the time division multiplexed signal from 0 bit to 2''-1 bit, and it is possible to separate and output predetermined data to each output terminal. can.
［発明の効果〕
上述したように、本発明のデマルチプレクサ回路は、簡
単な構成のデータシフト手段を付加することにより、時
分割多重分離された各データの出力端子位置を任意に設
定することができる。[Effects of the Invention] As described above, the demultiplexer circuit of the present invention can arbitrarily set the output terminal position of each data that has been time-division multiplexed and demultiplexed by adding a data shift means with a simple configuration. can.
第１図は本発明の第一実施例構成を示すブロック図。
第２図は第一実施例の動作を説明するタイミング図。
第３図は本発明の第二実施例構成を示すブロック図。
第４図は第二実施例の動作原理を説明する図。
第５図は本発明の第三実施例構成を示すブロック図。
第６図は従来の１対２デマルチプレクサ回路の構成を示
すブロック図。
第７図は従来の１対２デマルチプレクサ回路の動作を説
明するタイミング図。
１０・・・１対２データ分離部、１１・・・１ビットシ
フトレジスタ、１３・・・２対１セレクタ、１５・・・
制御端子、３０・・・１対Ｍデータ分離部、３１・・・
Ｍ１ビットシフトレジスタ、３３・・・Ｍ対１セレクタ
、３５・・・制御端子、５ｏ・・・１対２″データ分離
部、５１、・・・１（２°）ビットシフトレジスタ、５
１．。
・・・２ト１ビットシフトレジスタ、５３・・・２対１
セレクタ、６１・・・入力端子、６２・・・Ｄフリップ
フロップ（ＭＳＴ）、６３・・・Ｄフリツプフロツプ（
ＴＦｌ）、６４・・・クロック端子、６５−Ｔフリップ
フロップ（ＴＦＩ）、６６・・・出力端子。
第
図
Ｋ
Ｂ、ｌ
Ｂ１゜
８７．７
（ａ）
（′ｂ）
第
図
（ａ）
第
図FIG. 1 is a block diagram showing the configuration of a first embodiment of the present invention. FIG. 2 is a timing chart explaining the operation of the first embodiment. FIG. 3 is a block diagram showing the configuration of a second embodiment of the present invention. FIG. 4 is a diagram explaining the operating principle of the second embodiment. FIG. 5 is a block diagram showing the configuration of a third embodiment of the present invention. FIG. 6 is a block diagram showing the configuration of a conventional 1:2 demultiplexer circuit. FIG. 7 is a timing diagram illustrating the operation of a conventional 1-to-2 demultiplexer circuit. 10...1-to-2 data separation unit, 11...1-bit shift register, 13...2-to-1 selector, 15...
Control terminal, 30...1 to M data separation section, 31...
M1 bit shift register, 33...M to 1 selector, 35... Control terminal, 5o...1 to 2'' data separation section, 51,...1 (2°) bit shift register, 5
1. . ...2 to 1 bit shift register, 53...2 to 1
Selector, 61...Input terminal, 62...D flip-flop (MST), 63...D flip-flop (
TFl), 64...clock terminal, 65-T flip-flop (TFI), 66... output terminal. Figure K B,l B1゜87.7 (a) ('b) Figure (a) Figure
Claims (1)
）をＭ個の出力端子に１ビットずつ分離出力する１対Ｍ
デマルチプレクサ回路において、制御信号に応じて、前
記Ｍビットの時分割多重化信号のシフト量を０、１、…
、Ｍ−１ビットのいずれかに設定し、対応するシフト処
理を行ってＭビットデータの分離処理に供するデータシ
フト手段を備えた ことを特徴とするデマルチプレクサ回路。(1) 1-to-M that separates and outputs an M-bit time division multiplexed signal (M is an integer of 2 or more) to M output terminals 1 bit at a time
In the demultiplexer circuit, the shift amount of the M-bit time division multiplexed signal is set to 0, 1, . . . according to the control signal.
, M-1 bits, and performs corresponding shift processing to separate M-bit data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167653A JP3025516B2 (en) | 1990-06-25 | 1990-06-25 | Demultiplexer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167653A JP3025516B2 (en) | 1990-06-25 | 1990-06-25 | Demultiplexer circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0456433A true JPH0456433A (en) | 1992-02-24 |
| JP3025516B2 JP3025516B2 (en) | 2000-03-27 |
Family
ID=15853750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167653A Expired - Fee Related JP3025516B2 (en) | 1990-06-25 | 1990-06-25 | Demultiplexer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3025516B2 (en) |
-
1990
- 1990-06-25 JP JP2167653A patent/JP3025516B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3025516B2 (en) | 2000-03-27 |
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