JPH0453141A - Semiconductor device - Google Patents
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- JPH0453141A JPH0453141A JP15824990A JP15824990A JPH0453141A JP H0453141 A JPH0453141 A JP H0453141A JP 15824990 A JP15824990 A JP 15824990A JP 15824990 A JP15824990 A JP 15824990A JP H0453141 A JPH0453141 A JP H0453141A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000000803 paradoxical effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にエミッタパラスティン
グ抵抗を備えた高周波高出力のトランジスタの構造に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and more particularly to the structure of a high-frequency, high-output transistor equipped with an emitter parasting resistor.
一般に、動作周波数１００ＭＨｚ以上、出力電力ｌＷ以
上の高周波高出力トランジスタにおいては、エミッタ近
傍より発生する熱の集中が原因とされるトランジスタの
不均一動作を避けるために、エミッタ領域とエミッタ電
極の間に抵抗体（これをエミッタバラスティング抵抗と
称する）を入れ、負帰還をかけることにより、エミッタ
電流を均一にしてトランジスタ全体の動作を均一化し高
出力電力化を図っている。Generally, in high-frequency, high-power transistors with an operating frequency of 100 MHz or more and an output power of 1 W or more, there is a By inserting a resistor (this is called an emitter ballasting resistor) and applying negative feedback, the emitter current is made uniform, the operation of the entire transistor is made uniform, and high output power is achieved.
第３図は・、従来のこの種のトランジスタの断面図であ
り、ここではＮＰＮ型トランジスタの例を示している。FIG. 3 is a sectional view of a conventional transistor of this type, and here an example of an NPN type transistor is shown.
第３図に示すように、このトランジスタは、比抵抗０．
０２Ω・（４程度のＮ′″型半導体基板ｌ上に比抵抗０
．５〜２．５Ω・１．厚さ３〜１０μｍのＮ型工ビタキ
シャル層２を形成し、これをコレクタｐｉＪ１とし、こ
のＮ型エピタキシャル層２にシート抵抗がＩＫΩ／口程
度、接合深さが０．４μｍ程度のＰ型ベース領域３が形
成されている。ベース領域３の外周には接合深さが１μ
ｍ程度のＰ−型ベースリング領域４が形成され、ベース
領域３内には接合深さが０．２μｍ程度のＮ゛゛エミッ
タ領域５と、接合深さが０．２μｍ程度のベースコンタ
クト領域６が形成されている。As shown in FIG. 3, this transistor has a specific resistance of 0.
02Ω・(Specific resistance 0 on an N′″ type semiconductor substrate l of about 4
．． 5-2.5Ω・1. An N-type epitaxial layer 2 with a thickness of 3 to 10 μm is formed, which is used as the collector piJ1, and a P-type base region with a sheet resistance of about IKΩ/hole and a junction depth of about 0.4 μm is formed on this N-type epitaxial layer 2. 3 is formed. The outer periphery of base region 3 has a bonding depth of 1 μm.
A P-type base ring region 4 with a thickness of about m is formed, and within the base region 3, an N emitter region 5 with a junction depth of about 0.2 μm and a base contact region 6 with a junction depth of about 0.2 μm are formed. It is formed.
一方、Ｎ型エピタキシャル層２内には、エミッタバラス
ティング抵抗としての、シート抵抗が１０〜１００Ω／
口程度、接合深さが０．５〜２．０μｍ程度のＰ゛型低
抵抗領域７形成されている。この抵抗領域７は所望の比
較的低いシート抵抗を得るためにボロンを拡散すること
により形成している。On the other hand, the N-type epitaxial layer 2 has a sheet resistance of 10 to 100 Ω/cm as an emitter ballasting resistance.
A P' type low resistance region 7 with a junction depth of about 0.5 to 2.0 μm is formed. This resistance region 7 is formed by diffusing boron to obtain the desired relatively low sheet resistance.
なお、Ｎ型エピタキシャルＮ２の表面には絶縁膜８が選
択的に形成され、絶縁膜８上には、電極配線９，１０．
ｉｉが形成されている。電極配線９はエミッタ領域５と
抵抗領域７を、電極配線１０は抵抗層７とエミッタ電極
を、電気配線１１は、ベースコンタクト領域６とベース
電極をそれぞれ接続している。Note that an insulating film 8 is selectively formed on the surface of the N-type epitaxial layer N2, and on the insulating film 8, electrode wirings 9, 10 .
ii is formed. The electrode wiring 9 connects the emitter region 5 and the resistance region 7, the electrode wiring 10 connects the resistance layer 7 and the emitter electrode, and the electric wiring 11 connects the base contact region 6 and the base electrode.
ところで、トランジスタをエミッタ接地で用いる場合、
コレクターエミッタ間の耐圧（ＢＶｃＥＯ）は、印加電
圧の約２倍以上あることが要求される。By the way, when using a transistor with a common emitter,
The collector-emitter breakdown voltage (BVcEO) is required to be approximately twice or more of the applied voltage.
上述した従来のトランジスタにおいて、Ｐ゛型の抵抗領
域７はエミッタ電極に接続されており、コレクタとなる
Ｎ゛゛半導体基板１およびＮ型エピタキシャル層２との
Ｐ” −Ｎ接合に印加電圧が加わることになる。したが
って、このＰ“−Ｎ接合の耐圧が印加電圧の２倍以上必
要となるが、このＰ”−Ｎ接合の耐圧は、エピタキシャ
ル層２の比抵抗ρ。、Ｐ゛型低抵抗領域７接合深さＸ、
ｌｌ、 Ｐ”型抵抗領域７とＮ゛゛半導体基板１の距離
、即ちエピタキシャル層２の厚さｔ３により決定される
。In the conventional transistor described above, the P''-type resistance region 7 is connected to the emitter electrode, and an applied voltage is applied to the P''-N junction between the N'' semiconductor substrate 1 and the N-type epitaxial layer 2, which serve as the collector. Therefore, the withstand voltage of this P''-N junction is required to be more than twice the applied voltage, but the withstand voltage of this P''-N junction is equal to 7 joint depth x,
ll, P'' type resistance region 7 and N'' is determined by the distance between the semiconductor substrate 1, ie, the thickness t3 of the epitaxial layer 2.
ρ。が大きく、ｔ、が厚く、Ｘ、Ｒが深い程Ｐ゛Ｎ接合
の耐圧（即ちＢＶｃｔｏ）は大きくなる。ρ. The larger t is, the thicker t is, and the deeper X and R are, the higher the breakdown voltage (ie, BVcto) of the P'N junction becomes.
また、トランジスタのＲＦ特性、出力電力Ｐ。ｕＬは、
ｐ ｏｕｔ （Ｃ（ρａ Ｘ ｔｏ ） −”’
ｎ−’−２なる関係にあり、出力電力を上げるに
は耐圧の許す範囲で、できる限りρ、及びｔ、を小さく
する必要がある。Also, the RF characteristics of the transistor and the output power P. uL is p out (C(ρa X to ) −”'
The relationship is n-'-2, and in order to increase the output power, it is necessary to reduce ρ and t as much as possible within the range allowed by the withstand voltage.
しかしながら、上述した従来のトランジスタにおいては
、真性トランジスタ部、即ちベース領域３と抵抗領域７
のエピタキシャル層２の厚さが一定であるため、低いバ
ラスト抵抗値が必要な場合に、抵抗領域７の接合深さＸ
、ｌｌを深くすると耐圧が下がり、ＸＪｌを深くした分
エピタキシャル層２の厚さｔ、を厚くして耐圧を保とう
とすると、出力電力が下がるという矛盾した問題が生ず
ることになる。However, in the conventional transistor described above, the intrinsic transistor part, that is, the base region 3 and the resistance region 7
Since the thickness of the epitaxial layer 2 is constant, when a low ballast resistance value is required, the junction depth X of the resistance region 7
, ll decreases, and if an attempt is made to maintain the breakdown voltage by increasing the thickness t of the epitaxial layer 2 corresponding to the deepening of XJl, a paradoxical problem arises in that the output power decreases.
本発明の目的はこのような問題を解消し、耐圧および出
力電力を低下させることなく低いバラスト抵抗値を得る
ことができる半導体装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to solve these problems and provide a semiconductor device that can obtain a low ballast resistance value without reducing breakdown voltage or output power.
本発明の半導体装置は、抵抗領域におけるエピタキシャ
ル層の厚さを、ベース領域におけるエピタキシャル層の
厚さよりも厚く形成している。In the semiconductor device of the present invention, the epitaxial layer in the resistance region is formed thicker than the epitaxial layer in the base region.
この場合、抵抗領域におけるエピタキシャル層をメサ型
に形成することで、抵抗領域における厚さをベース領域
における厚さよりも厚くすることができる。In this case, by forming the epitaxial layer in the resistance region in a mesa shape, the thickness in the resistance region can be made thicker than the thickness in the base region.
また、ベース領域におけるエピタキシャル層にリセスを
形成することで、抵抗領域における厚さをベース領域に
おける厚さよりも厚くすることができる。Further, by forming a recess in the epitaxial layer in the base region, the thickness in the resistance region can be made thicker than the thickness in the base region.
本発明によれば、バラスト抵抗値を低減するために抵抗
領域の接合深さを深くしてもこの領域におけるエピタキ
シャル層の厚さが厚いので耐圧が低下されることはなく
、かつベース領域のエピタキシャル層の厚さが抵抗領域
におけるよりも薄いため、出力電力が低下されることが
ない。According to the present invention, even if the junction depth of the resistance region is increased in order to reduce the ballast resistance value, the withstand voltage is not reduced because the epitaxial layer in this region is thick, and the epitaxial layer of the base region is thick. Since the layer thickness is thinner than in the resistive region, the output power is not reduced.
次に、本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明によるトランジスタの第１実施例の断面
図である。同図において、第３図と同一部分には同一符
号を付しである。すなわち、比抵抗０，０２Ω・印程度
のＮ゛゛半導体基板１上に比抵抗０．５〜２．５Ω’
ｃｍ、厚さ３〜ＩＯμｍのＮ型エピタキシャル層２が形
成され、これがコレクタ領域とされる。また、このＮ型
エピタキシャル層２にシート抵抗がＩＫΩ／口程度、接
合深さが０．４μｍ程度のＰ型ベース領域３が形成され
ている。ベース領域３の外周には、接合深さが１μｍ程
度のＰ−型ベースリング領域４が形成され、ベース領域
３内には、接合深さが０．２μｍ程度のＮ゛型エミッタ
Ｎ域５と、接合深さが０．２μｍ程度のＰ゛゛ベースコ
ンタクト領域６が形成されている。FIG. 1 is a sectional view of a first embodiment of a transistor according to the invention. In this figure, the same parts as in FIG. 3 are given the same reference numerals. That is, a resistivity of 0.5 to 2.5Ω' is applied on the semiconductor substrate 1 with a resistivity of approximately 0.02Ω·mark.
An N-type epitaxial layer 2 with a thickness of 3 to 10 μm and a collector region is formed. Further, a P-type base region 3 having a sheet resistance of about IKΩ/hole and a junction depth of about 0.4 μm is formed in this N-type epitaxial layer 2. A P-type base ring region 4 with a junction depth of about 1 μm is formed on the outer periphery of the base region 3, and an N-type emitter N region 5 with a junction depth of about 0.2 μm is formed in the base region 3. , a P base contact region 6 having a junction depth of about 0.2 μm is formed.
一方、Ｎ型エピタキシャル層２内には、エミッタバラス
ティング抵抗として、シート抵抗が１０〜１００Ω／口
程度、接合深さが０．５〜２．０μｍ程度のＰ゛型低抵
抗領域７形成されている。この抵抗領域７は所望の比較
的低いシート抵抗を得る為にボロンを拡散することによ
り形成している。On the other hand, in the N-type epitaxial layer 2, a P-type low resistance region 7 with a sheet resistance of about 10 to 100 Ω/diameter and a junction depth of about 0.5 to 2.0 μm is formed as an emitter ballasting resistor. There is. This resistance region 7 is formed by diffusing boron in order to obtain the desired relatively low sheet resistance.
ここで、抵抗領域７の周囲のエピタキシャル層２はメサ
状に加工されており、抵抗領域７におけるエピタキシャ
ル層２の厚さは、ベース領域３におけるエピタキシャル
層２の厚さより１〜３μｍ程度厚くなっている。Here, the epitaxial layer 2 around the resistance region 7 is processed into a mesa shape, and the thickness of the epitaxial layer 2 in the resistance region 7 is about 1 to 3 μm thicker than the thickness of the epitaxial layer 2 in the base region 3. There is.
このようにエピタキシャル層２の厚さが相違された構造
は、エピタキシャル層２を形成した後に、フォトレジス
トや酸化膜等をマスクにした選択エツチング法を適用す
ることで、容易に製造することができる。Such a structure in which the thickness of the epitaxial layer 2 is different can be easily manufactured by applying a selective etching method using a photoresist, oxide film, etc. as a mask after forming the epitaxial layer 2. .
なお、９，１．０．１．１はそれぞれ電極配線であり、
第３図に示した従来構造と同じであり、その説明は省略
する。Note that 9, 1.0.1.1 are electrode wirings, respectively.
It is the same as the conventional structure shown in FIG. 3, and its explanation will be omitted.
したがって、この構造によれば、抵抗領域７におけるエ
ピタキシャル層２の厚さがベース領域３におけるよりも
厚いため、抵抗領域７を低いバラスト抵抗値とするため
に抵抗領域７の接合深さＸｊＲを深くしても、この領域
におけるエピタキシャル層２の厚さｔ、が厚いため、耐
圧が確保できる。一方、トランジスタにおいては、ベー
ス領域３におけるエピタキシャル層２の厚さｔ９が小さ
いため、出力電力が低下されることはない。Therefore, according to this structure, since the thickness of the epitaxial layer 2 in the resistance region 7 is thicker than that in the base region 3, the junction depth XjR of the resistance region 7 is made deeper in order to make the resistance region 7 a low ballast resistance value. However, since the thickness t of the epitaxial layer 2 in this region is large, the breakdown voltage can be ensured. On the other hand, in the transistor, since the thickness t9 of the epitaxial layer 2 in the base region 3 is small, the output power is not reduced.
第２図は本発明の第２実施例の断面図であり、第１図と
同一部分には同一符号を付してその説明は省略する。FIG. 2 is a sectional view of a second embodiment of the present invention, and the same parts as those in FIG.
この実施例では、トランジスタのベース領域３の周囲の
エピタキシャル層２をリセスとして加工し、他の部分、
特に抵抗領域７におけるエピタキシャル層２の厚さより
薄く形成している。換言すれば、抵抗領域７におけるエ
ピタキシャル層２の厚さは、ベース領域３におけるエピ
タキシャル層２の厚さより厚くされている。In this embodiment, the epitaxial layer 2 around the base region 3 of the transistor is processed as a recess, and the other parts are
In particular, it is formed thinner than the thickness of the epitaxial layer 2 in the resistance region 7. In other words, the thickness of the epitaxial layer 2 in the resistance region 7 is greater than the thickness of the epitaxial layer 2 in the base region 3.
これにより、第１実施例と同様に、耐圧および出力電力
を低下することなく、バラスト抵抗値の低減を行うこと
ができる。Thereby, as in the first embodiment, the ballast resistance value can be reduced without reducing the withstand voltage and output power.
なお、リセス構造は、第１実施例と同様にエピタキシャ
ル層２を選択エツチングすることで容易に実現できる。Note that the recessed structure can be easily realized by selectively etching the epitaxial layer 2 as in the first embodiment.
以上説明したように本発明は、抵抗領域とベース領域に
おけるエピタキシャル層の厚さを相違させているので、
バラスト抵抗値を低減するために抵抗領域の接合深さを
深くしても耐圧が低下されることはなく、かつベース領
域のエピタキシャル層の厚さは抵抗領域の深さにかかわ
らず一定であるため、出力電力が低下されることがない
という効果を得ることができる。As explained above, in the present invention, since the thickness of the epitaxial layer in the resistance region and the base region is different,
Even if the junction depth of the resistance region is increased to reduce the ballast resistance value, the withstand voltage will not be reduced, and the thickness of the epitaxial layer in the base region is constant regardless of the depth of the resistance region. , it is possible to obtain the effect that the output power is not reduced.
第１図は本発明の第１実施例の断面図、第２図は本発明
の第２実施例の断面図、第３図は従来の半導体装置の断
面図である。
ｌ・・・Ｎ゛゛半導体基板、２・・・Ｎ型エピタキシャ
ル層、３・・・Ｐ型ベース領域、４・・・Ｐ−型ヘース
リング領域、５・・・Ｎ゛型型部ミッタ領域６・・・Ｐ
゛゛ベースコンタクト領域、７・・・Ｐ゛型低抵抗領域
８・・・絶縁膜、９．１０．１１・・・電極配線。
第
図
第
図
第３
図FIG. 1 is a sectional view of a first embodiment of the invention, FIG. 2 is a sectional view of a second embodiment of the invention, and FIG. 3 is a sectional view of a conventional semiconductor device. 1...N゛゛semiconductor substrate, 2...N type epitaxial layer, 3...P type base region, 4...P- type Hasling region, 5...N゛ type part transmitter region 6.・・P
Base contact region, 7... P' type low resistance region 8... Insulating film, 9.10.11... Electrode wiring. Figure Figure 3
Claims (1)
ャル層に、第２導電型のベース領域を有するトランジス
タと、このトランジスタのエミッタに接続される第２導
電型の抵抗領域とをそれぞれ形成してなる半導体装置に
おいて、前記抵抗領域における前記エピタキシャル層の
厚さを前記ベース領域におけるエピタキシャル層の厚さ
よりも厚く形成したことを特徴とする半導体装置。 ２、抵抗領域におけるエピタキシャル層をメサ型に形成
してベース領域における厚さよりも厚くしてなる特許請
求の範囲第１項記載の半導体装置。 ３、ベース領域におけるエピタキシャル層にリセスを形
成し、抵抗領域における厚さをベース領域における厚さ
よりも厚くしてなる特許請求の範囲第１項記載の半導体
装置。[Claims] 1. A transistor having a base region of a second conductivity type in an epitaxial layer of a first conductivity type on a semiconductor substrate of a first conductivity type, and a base region of a second conductivity type connected to the emitter of this transistor. A semiconductor device comprising a resistor region and a resistor region, wherein the epitaxial layer in the resistor region is thicker than the epitaxial layer in the base region. 2. The semiconductor device according to claim 1, wherein the epitaxial layer in the resistance region is formed in a mesa shape and is thicker than the thickness in the base region. 3. The semiconductor device according to claim 1, wherein a recess is formed in the epitaxial layer in the base region, and the thickness in the resistance region is thicker than the thickness in the base region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15824990A JPH0453141A (en) | 1990-06-16 | 1990-06-16 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15824990A JPH0453141A (en) | 1990-06-16 | 1990-06-16 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0453141A true JPH0453141A (en) | 1992-02-20 |
Family
ID=15667510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15824990A Pending JPH0453141A (en) | 1990-06-16 | 1990-06-16 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0453141A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9492314B2 (en) | 2009-12-18 | 2016-11-15 | Trailerlogic, Llc | System for altering and maintaining temperatures of objects |
-
1990
- 1990-06-16 JP JP15824990A patent/JPH0453141A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9492314B2 (en) | 2009-12-18 | 2016-11-15 | Trailerlogic, Llc | System for altering and maintaining temperatures of objects |
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