JPH0451528A - Semiconductor device and its manufacture - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000000034 method Methods 0.000 claims abstract description 37
- 238000009792 diffusion process Methods 0.000 claims description 70
- 238000002955 isolation Methods 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 35
- 230000005669 field effect Effects 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 20
- 238000001312 dry etching Methods 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052721 tungsten Inorganic materials 0.000 abstract description 9
- 239000010937 tungsten Substances 0.000 abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052751 metal Inorganic materials 0.000 abstract description 3
- 239000002184 metal Substances 0.000 abstract description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- 230000000873 masking effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 89
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 150000004767 nitrides Chemical class 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- JVJQPDTXIALXOG-UHFFFAOYSA-N nitryl fluoride Chemical compound [O-][N+](F)=O JVJQPDTXIALXOG-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000007790 scraping Methods 0.000 description 1
- 238000006748 scratching Methods 0.000 description 1
- 230000002393 scratching effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
本発明は、微細な絶縁ゲート型電界効果トランジスタを
有する半導体装置及びその製造方法に関する。The present invention relates to a semiconductor device having a fine insulated gate field effect transistor and a method for manufacturing the same.
MO8構造のデバイスにとって、高集積化と高速比を実
現する上での課題として、微細化とともに、拡散層面積
の縮小を挙げることができる。デバイスの微細化に伴っ
て電源電圧が(1/K)になると仮定すると、電界一定
の比例縮小側では、拡散層の面積が(1/K” )にな
り、空乏層幅は基板濃度の増加に伴って(1/K)にな
るが、拡散層容量も(1/K)になるので、容量は減っ
てデバイス特性の向上が約束される。
すなわち、ゲートセルファラインプロセスによるMO8
型電界効果トランジスタでは、最小線幅のアクティブ領
域と、同じく最小線幅のゲート電極を交叉させることで
、1つのトランジスタを形成することができ、この最小
面積のトランジスタを比例縮小してゆけばよい。しかし
、実際には、様々なプロセスマージンを設計に考慮しな
ければならないため、拡散層面積をルールに従って小さ
くするのは困難である。
なお、この種の装置に関連するものとしては、例えば、
R,S、Mu l l e r、T、Kami−ns著
デバイス エレクトロニクス フォア インテグレーテ
ッド サーキット セカンドエデイジョン (ジョン
ウィリー社、1986)JJ444 A+449頁(D
evice Electronics for Int
−egrated C1rcuits 2nd edi
tion 、John Viley &5ons、In
c、1986)等が挙げられる。For devices with an MO8 structure, challenges in achieving high integration and high speed ratio include miniaturization and reduction in the area of the diffusion layer. Assuming that the power supply voltage becomes (1/K) with device miniaturization, on the proportional reduction side where the electric field is constant, the area of the diffusion layer becomes (1/K"), and the depletion layer width increases as the substrate concentration increases. However, since the diffusion layer capacitance also becomes (1/K), the capacitance decreases and improves device characteristics.In other words, MO8 by gate self-line process
In a type field effect transistor, one transistor can be formed by crossing the active region with the minimum line width with the gate electrode, which also has the minimum line width, and this transistor with the minimum area can be reduced proportionally. . However, in reality, it is difficult to reduce the area of the diffusion layer according to rules because various process margins must be considered in the design. In addition, examples related to this type of device include:
Devices Electronics for Integrated Circuits Second Edition (John
Wiley Publishing, 1986) JJ444 A+449 pages (D
electronics for int
-egrated C1rcuits 2nd edi
tion, John Viley & 5ons, In
c, 1986).
第2図は、基本的なMO8型電界効果トランジスタの断
面図及び平面レイアウト図である。基本的なMO8型電
界効果トランジスタは、第2図をもとに説明すると、選
択的な酸化により素子間分離酸化膜34を形成し、これ
により規定されたアクティブ領域に合わせてゲート電極
36を形成し。
ゲート電極をマスクとして、イオン打ち込み法によりア
クティブ領域にソース及びドレインとなる拡散層38を
形成し、さらに絶縁膜を被着した後。
この拡散層及びゲート電極にコンタクトホール65を開
口し、配線を形成することで作られている。なお、図に
おいて47は配線層、62は、素子間分離酸化膜34を
成長させるためのマスク層である。
上記の基本プロセスにおいて考えると、拡散層面積を増
大させているのは、(1)アクティブ領域とゲート電極
とを重ねるときの位置合わせずれに対する余裕の確保と
、(2)開拡散層へコンタクトホールを合わせる際の、
コンタクトホールとゲート電極の位置合わせずれに対す
る余裕の確保との2つの要因である。
拡散層領域を小さくし、寄生容量を低減することでデバ
イス特性を改善するには、この2つの位置合わせ余裕を
不要とするプロセス、デバイス構造が必要である。
さらに上記従来例においては、ゲート電極はアクティブ
領域と位置合わせにより形成しているため、ソース及び
ドレインを構成する拡散層がゲート電極に対して必ずし
も対称の位置に形成されなかった。
本発明の目的は、拡散層領域を小さくし、寄生容量を低
減させた絶縁ゲート型電界効果トランジスタを有する半
導体装置及びその製造方法を提供することにある。FIG. 2 is a cross-sectional view and a plan layout of a basic MO8 field effect transistor. A basic MO8 type field effect transistor is explained based on FIG. 2. An element isolation oxide film 34 is formed by selective oxidation, and a gate electrode 36 is formed in accordance with the defined active region. death. Using the gate electrode as a mask, a diffusion layer 38 that will become a source and a drain is formed in the active region by ion implantation, and then an insulating film is deposited. It is made by opening a contact hole 65 in this diffusion layer and gate electrode and forming wiring. In the figure, 47 is a wiring layer, and 62 is a mask layer for growing the element isolation oxide film 34. Considering the above basic process, the reason for increasing the diffusion layer area is (1) ensuring a margin for misalignment when overlapping the active region and gate electrode, and (2) making contact holes to the open diffusion layer. When matching the
These are two factors: securing a margin for misalignment between the contact hole and the gate electrode. In order to improve device characteristics by reducing the size of the diffusion layer region and reducing parasitic capacitance, a process and device structure that eliminates the need for these two alignment margins is required. Furthermore, in the conventional example described above, since the gate electrode is formed in alignment with the active region, the diffusion layers constituting the source and drain are not necessarily formed in symmetrical positions with respect to the gate electrode. An object of the present invention is to provide a semiconductor device having an insulated gate field effect transistor with a smaller diffusion layer region and reduced parasitic capacitance, and a method for manufacturing the same.
上記目的は、(1)第1導電型の半導体基板内に設けら
れ、基板とは導電型の異なる第2導電型のソースとドレ
インを構成する拡散層と、該拡散層と電気的に接続され
た導電性の配線層と、該基板とは絶縁膜を介して配置さ
れたゲート電極とを有し、該ゲート電極によって、該拡
散層間を流れる電流を制御する絶縁ゲート型電界効果ト
ランジスタを有する半導体装置において、該ソースとド
レインを構成する拡散層の該ゲート電極の側の端と、そ
の逆の側の端とはそれぞれ該ゲート電極の中心に対して
対称であることを特徴とする半導体装置、(2)上記1
記載の半導体装置において、該絶縁ゲート型電界効果ト
ランジスタを他の素子と電気的に分離するため設けられ
た素子間分離絶縁膜は、厚さの異なる複数の領域よりな
ることを特徴とする半導体装置、(3)第1導電型の半
導体基板内に設けられ、基板とは導電型の異なる第2導
電型のソースとドレインを構成する拡散層と、該拡散層
と電気的に接続された導電性の配線層と。
該基板とは絶縁膜を介して配置されたゲート電極とを有
し、該ゲート電極によって、該拡散層間を流れる電流を
制御する絶縁ゲート型電界効果トランジスタ及び該絶縁
ゲート型電界効果トランジスタを他の素子と電気的に分
離するため設けられた素子間分離絶縁膜を有する半導体
装置において、該拡散層と該配線層は導電性の接続層を
介して電気的に接続し、該接続層は、該素子間分離絶縁
膜の一部と、該ゲート電極の一部との上に延びて配置さ
れていることを特徴とする半導体装置、(4)第1導電
型の半導体基板内に設けられ、基板とは導電型の異なる
第2導電型のソースとドレインを構成する拡散層と、該
拡散層と電気的に接続された導電性の配線層と、該基板
とは絶縁膜を介して配置されたゲート電極とを有し、該
ゲート電極によって、該拡散層間を流れる電流を制御す
る絶縁ゲート型電界効果トランジスタ及び該絶縁ゲート
型電界効果トランジスタを他の素子と電気的に分離する
ため設けられた素子間分離絶縁膜を有する半導体装置に
おいて、該素子間分離絶縁膜の該ゲート電極の側面と対
向する端と、該拡散層の該ゲート電極の側の端とは、そ
れぞれ該ゲート電極により規定される位置に配置されて
いることを特徴とする半導体装置、(5)上記3又は4
記載の半導体装置において、上記素子間分離絶縁膜は、
厚さの異なる複数の領域よりなることを特徴とする半導
体装置、(6)第1導電型の半導体基板表面に、各素子
を電気的に分離するための素子間分離絶縁膜を成長させ
る工程1、絶縁ゲート型電界効果トランジスタのゲート
絶縁膜を成長させる工程2、ゲート電極となる導体層と
少なくとも1層の第1の4!!縁膜を堆積し、それらを
所望のゲート電極形状に加工する工程3、基板全面に第
2の絶縁膜を堆積し、異方性ドライエツチングによりゲ
ート電極の側壁に第2の、I!縁膜を残す工程4、該第
2の絶縁膜をマスクとして第2の素子間分離絶縁膜を成
長させる行程5.該第2の絶縁膜を除去する工程6、少
なくとも該第2の素子間分離絶縁膜とゲート電極とをマ
スクに、基板とは導電型の異なる第2導電型の不純物を
イオン打ち込みして拡散層を形成する工程7、第3の絶
縁膜を堆積し、異方性ドライエツチングによりゲート電
極の側壁に第3の絶縁膜を残す工程8.少なくとも該第
3の絶縁膜と第2の素子間分離絶縁膜とをマスクとして
該拡散層にさらに第2導電型の不純物を導入し、ソース
及びドレインを形成することを特徴とする半導体装置の
製造方法、(7)上記6記載の半導体装置の製造方法に
おいて、上記@2導電型の不純物を導入する方法は、上
記拡散層の上に形成された第2導電型の不純物を含む半
導体層からの拡散により行われることを特徴とする半導
体装置の製造方法、(8)第1導電型の半導体基板表面
に、各素子を電気的に分離するための素子間分離絶縁膜
を成長させる工程1、絶縁ゲート型電界効果トランジス
タのゲート絶縁膜を成長させる工程2.ゲート電極とな
る導体層と少なくとも1層の第1の#!縁膜を堆積し、
それらを所望のゲート電極形状に加工する工程3、基板
全面に第2の絶縁膜を堆積し、異方性ドライエツチング
によりゲート電極の側壁に第2の絶縁膜を残す工程4、
該第2のlI!縁膜をマスクとして第2の素子間分離絶
縁膜を成長させる行程5.該第2の絶縁膜を除去する工
程6、少なくとも該第2の素子間分離絶縁膜とゲート電
極とをマスクに、基板とは導電型の異なる第2導電型の
不純物をイオン打ち込みして拡散層を形成する工程7.
第3の絶縁膜を堆積し、異方性ドライエツチングにより
ゲート電極の側壁に第3の#!縁膜を残す工程8、耐熱
性有機絶縁物膜を堆積する工程9、耐熱性有機絶縁物膜
にコンタクトホールを開口する工程10.少なくともコ
ンタクトホール内に第2導電型の半導体層を堆積する工
程11、該半導体層上に導電材を堆積する工程12.異
方性ドライエツチングによりコンタクトホール内の導電
材を残し、他の導電材を除去する工程13、異方性ドラ
イエツチングによりコンタクトホール内の半導体層を残
し、他の半導体層層を除去する工程14、耐熱性有機絶
縁物膜を除去する工程15、第4の絶縁膜を堆積する工
程16、該第4の絶縁膜をエッチバックして上記導電材
の表面を露出させる工程17及び上記導電材と接続する
配線層を形成する工程18を有することを特徴とする半
導体装置の製造方法によって達成される。
第1図に本発明の絶縁ゲート型電界効果トランジスタの
一例の構造を示した。ここでは、上記拡散層の面積を大
きくしている2つの要因に対して、小さな拡散層に対し
て配線層と接続する接続層46′が自己整合的にコンタ
クトする構造と、素子間分離絶縁膜を2段酸化する自己
整合化プロセスにより対応した。
この特徴をデバイス形成プロセスにそって以下にまとめ
る。
アクティブ領域を分離する素子間分離絶縁膜は一度に形
成するのではなく、初めに主にゲート電極と直行する方
向に対して素子間分離酸化膜34を形成し1次にゲート
電極36形成後、ゲート電極36とその側壁(図示せず
)をマスクに、ゲート電極と平行方向に選択酸化するこ
とでゲート電極に自己整合的に第2の素子間分離酸化膜
52を形成する。これにより、最小のアクティブ領域が
実現される。
この小さなアクティブ領域に作られる拡散層に対して合
わせ余裕を置かずにコンタクトホールを形成するため、
拡散層38に接触する多結晶シリコン43は、ゲート電
極形成直後に作るのではなく、−旦平坦な耐熱性有機絶
縁膜41(第3図d参照)を堆積し、拡散層を露出させ
るためのコンタクトホールを開口した後に、コンタクト
ホール内壁に被着させる。堆積したときには、この多結
晶シリコンは1層間膜である上記耐熱性有機絶縁膜の表
面でつながっているが、コンタクトホール内の空間をタ
ングステン等の金属で埋めた後に。
上記耐熱性有機絶縁膜の表面よりわずかに掘り下げるエ
ッチバック法を適用することで、自己整合でコンタクト
ホール毎に分離される。
本構造では、ゲート電極36を耐熱性有機絶縁膜で埋め
た後に、拡散層面積よりも寸法の大きなコンタクトホー
ルを開口しなければならない。また、このコンタクトホ
ールは、微細なトランジスタでは、ゲート電極36や素
子間分離酸化膜34.52に重なるのは当然である。こ
のため、コンタクトホールの開口時に、素子間分離酸化
膜34と。
ゲート電極を被っている酸化膜37.39が削られない
ようにすることが必要となるが、本方式で用いるように
耐熱性有機絶縁膜は酸素プラズマで加工でき、酸化膜は
酸素プラズマの加工耐性が極めて高いため、耐熱性有機
絶縁膜に対するコンタクトホール開口の加工は下地を削
る二となく、段差部でも自由に行うことができる。The above purpose is to (1) provide a diffusion layer that is provided in a semiconductor substrate of a first conductivity type and constitutes a source and drain of a second conductivity type that is different in conductivity type from the substrate; and a diffusion layer that is electrically connected to the diffusion layer; A semiconductor comprising an insulated gate field effect transistor having a conductive wiring layer and a gate electrode arranged with an insulating film interposed between the substrate and the gate electrode controlling a current flowing between the diffusion layers. A semiconductor device, wherein an end of the diffusion layer constituting the source and drain on the side of the gate electrode and an end on the opposite side thereof are each symmetrical with respect to the center of the gate electrode, (2) Above 1
In the semiconductor device described above, an inter-element isolation insulating film provided for electrically isolating the insulated gate field effect transistor from other elements comprises a plurality of regions having different thicknesses. , (3) a diffusion layer that is provided in a semiconductor substrate of a first conductivity type and constitutes a source and drain of a second conductivity type that is different in conductivity type from the substrate, and a conductive layer that is electrically connected to the diffusion layer. with the wiring layer. The substrate has a gate electrode disposed through an insulating film, and the gate electrode controls the current flowing between the diffusion layers. In a semiconductor device having an element isolation insulating film provided for electrical isolation from elements, the diffusion layer and the wiring layer are electrically connected via a conductive connection layer, and the connection layer is A semiconductor device, characterized in that the device is disposed extending over a part of the inter-element isolation insulating film and a part of the gate electrode, (4) provided in a semiconductor substrate of a first conductivity type, the substrate A diffusion layer constituting a source and drain of a second conductivity type different from the first conductivity type, a conductive wiring layer electrically connected to the diffusion layer, and a conductive wiring layer arranged with the substrate through an insulating film. an insulated gate field effect transistor having a gate electrode and controlling a current flowing between the diffusion layers by the gate electrode; and an element provided for electrically isolating the insulated gate field effect transistor from other elements. In a semiconductor device having an isolation insulating film, an end of the element isolation insulating film facing the side surface of the gate electrode and an end of the diffusion layer on the side of the gate electrode are each defined by the gate electrode. (5) a semiconductor device characterized by being placed in the position 3 or 4 above;
In the semiconductor device described above, the element isolation insulating film includes:
A semiconductor device characterized by comprising a plurality of regions having different thicknesses, (6) Step 1 of growing an inter-element isolation insulating film for electrically isolating each element on the surface of a first conductivity type semiconductor substrate. , step 2 of growing a gate insulating film of an insulated gate field effect transistor, a conductor layer to be a gate electrode and at least one first layer 4! ! Step 3: Depositing edge films and processing them into the desired gate electrode shape. A second insulating film is deposited on the entire surface of the substrate, and a second I! film is formed on the sidewalls of the gate electrode by anisotropic dry etching. Step 4 of leaving the edge film; Step 5 of growing a second element isolation insulating film using the second insulating film as a mask; Step 6 of removing the second insulating film, using at least the second element isolation insulating film and the gate electrode as a mask, ion implantation of impurities of a second conductivity type different from that of the substrate is performed to form a diffusion layer. 7. Depositing a third insulating film and leaving the third insulating film on the sidewalls of the gate electrode by anisotropic dry etching 8. Manufacture of a semiconductor device characterized in that a second conductivity type impurity is further introduced into the diffusion layer using at least the third insulating film and the second element isolation insulating film as a mask to form a source and a drain. (7) In the method for manufacturing a semiconductor device as described in 6 above, the method for introducing @2 conductivity type impurities includes introducing impurities from a semiconductor layer containing second conductivity type impurities formed on the diffusion layer. A method for manufacturing a semiconductor device, characterized in that it is carried out by diffusion, (8) step 1 of growing an inter-element isolation insulating film for electrically isolating each element on the surface of a first conductivity type semiconductor substrate; Step 2 of growing a gate insulating film of a gate type field effect transistor. A conductor layer serving as a gate electrode and at least one first layer #! Deposit the lamina,
Step 3 of processing them into a desired gate electrode shape; Step 4 of depositing a second insulating film on the entire surface of the substrate and leaving the second insulating film on the side walls of the gate electrode by anisotropic dry etching;
The second lI! Step 5: growing a second element isolation insulating film using the edge film as a mask. Step 6 of removing the second insulating film, using at least the second element isolation insulating film and the gate electrode as a mask, ion implantation of impurities of a second conductivity type different from that of the substrate is performed to form a diffusion layer. Step 7.
A third insulating film is deposited and a third #! film is deposited on the sidewalls of the gate electrode by anisotropic dry etching. Step 8 of leaving the edge film; Step 9 of depositing a heat-resistant organic insulating film; Step 10 of opening a contact hole in the heat-resistant organic insulating film. step 11 of depositing a second conductivity type semiconductor layer at least within the contact hole; step 12 of depositing a conductive material on the semiconductor layer; Step 13 of leaving the conductive material in the contact hole and removing other conductive materials by anisotropic dry etching; Step 14 of leaving the semiconductor layer in the contact hole and removing other semiconductor layers by anisotropic dry etching. , a step 15 of removing the heat-resistant organic insulating film, a step 16 of depositing a fourth insulating film, a step 17 of etching back the fourth insulating film to expose the surface of the conductive material, and a step 17 of exposing the surface of the conductive material. This is achieved by a method for manufacturing a semiconductor device characterized by comprising a step 18 of forming a connecting wiring layer. FIG. 1 shows the structure of an example of an insulated gate field effect transistor of the present invention. Here, with respect to the two factors that increase the area of the diffusion layer, we have developed a structure in which the connection layer 46' that connects to the wiring layer contacts the small diffusion layer in a self-aligned manner, and a structure in which the interconnection layer 46' contacts the small diffusion layer in a self-aligned manner. This was achieved through a self-aligned process of two-stage oxidation. These characteristics are summarized below along with the device formation process. The element isolation insulating film that isolates the active region is not formed all at once, but first the element isolation oxide film 34 is formed mainly in the direction perpendicular to the gate electrode, and then after the gate electrode 36 is formed, Using the gate electrode 36 and its sidewalls (not shown) as a mask, selective oxidation is performed in a direction parallel to the gate electrode, thereby forming the second element isolation oxide film 52 in a self-aligned manner with the gate electrode. This provides the smallest active area. In order to form a contact hole without leaving any alignment margin for the diffusion layer created in this small active area,
The polycrystalline silicon 43 in contact with the diffusion layer 38 is not formed immediately after the formation of the gate electrode, but rather by first depositing a flat heat-resistant organic insulating film 41 (see FIG. 3d) and then forming a polycrystalline silicon layer 43 to expose the diffusion layer. After opening the contact hole, it is applied to the inner wall of the contact hole. When deposited, this polycrystalline silicon is connected at the surface of the heat-resistant organic insulating film, which is an interlayer film, but after the space in the contact hole is filled with a metal such as tungsten. By applying an etch-back method that slightly digs down from the surface of the heat-resistant organic insulating film, each contact hole is separated by self-alignment. In this structure, after filling the gate electrode 36 with a heat-resistant organic insulating film, a contact hole larger in size than the area of the diffusion layer must be opened. Furthermore, in a fine transistor, this contact hole naturally overlaps the gate electrode 36 and the element isolation oxide film 34,52. Therefore, when opening the contact hole, the element isolation oxide film 34 and the inter-element isolation oxide film 34 are removed. It is necessary to prevent the oxide film 37, 39 covering the gate electrode from being scraped, but as used in this method, the heat-resistant organic insulating film can be processed using oxygen plasma, and the oxide film can be processed using oxygen plasma. Because of its extremely high resistance, contact hole openings in the heat-resistant organic insulating film can be formed freely even on stepped portions without cutting away the underlying layer.
本発明の半導体装置は、デバイスの動作上は負荷であり
ながら、実際には加工上の制約から従来の半導体装置で
は設けられていたトランジスタの拡散層の不要部分を取
り除いている。すなわち、素子間分離酸化膜の形成はゲ
ート電極と自己整合化することでプロセスの加工マージ
ンを不要なものとし、さらに有機膜を用いてコンタクト
ホールを開口するので、コンタクトホールのパターン形
成は、下地を全く削ること無く行うことができるため、
ここでのプロセスマージンが不要となる。
よって、拡散層の大きさを決めるゲート電極と配線層へ
のコンタクトホールがともにマージンをもつ必要がなく
、最小の拡散層面積を実現できる。The semiconductor device of the present invention eliminates an unnecessary portion of the transistor diffusion layer that is provided in a conventional semiconductor device due to processing constraints, although it is a load on the operation of the device. In other words, the formation of the element isolation oxide film is self-aligned with the gate electrode, eliminating the need for processing margins in the process.Furthermore, since the contact hole is opened using an organic film, the patterning of the contact hole is Because it can be done without cutting at all,
The process margin here becomes unnecessary. Therefore, it is not necessary for both the gate electrode and the contact hole to the wiring layer, which determine the size of the diffusion layer, to have a margin, and the minimum area of the diffusion layer can be realized.
実施例1
本発明の実施例を第3図(a)から第3図(g)を使っ
て、詳細に説明する。
第3図(a)に示したように、単結晶半導体基板にN型
のMOS)−ランジスタとP型のMOSトランジスタが
作られるウェル領域を、公知のイオン打ち込み法と熱処
理法によって形成する。ここではN型M−、OSを例に
説明を行う。基板31は。
ボロンを含むP型のシリコン基板で、約10Ω・備の抵
抗率であり、N型のMOSトランジスタが作られるP型
ウェル32は、約1015/cn3の濃度のボロンを含
む。さらに、同図に示しであるように、素子間分離酸化
膜34は約400nmの厚みに公知の熱酸化法で成長さ
せる。この酸化膜の下にできるリーク電流のパスを無く
すために、酸化膜の成長前に、不純物としてボロンを導
入したが、酸化膜の成長後でもよい。
次に、約10nmのゲート酸化膜35を熱酸化法で成長
させた後、ゲート電極36とその上層に。
酸化膜37と窒化膜33をCVD法で堆積する。
ここでは、ゲート電極36には、約1100nの厚みの
高濃度のPを含む多結晶シリコンを用し1ているが、こ
れは、多結晶シリコンとシリサイドの積層膜であるポリ
サイドや、タングステン等の金属であっても構わない。
また、N型MOSトランジスタとP型MoSトランジス
タとで、ゲート電極の導電型が異なっていても構わない
ことは言うまでもない、なお、ゲート電極を被っている
酸化膜37の膜厚は、約150nm、窒化膜33の膜厚
は約150nmである。
本発明の特徴の一つは、コンタクトホール自己整合プロ
セスにより形成する点である。ゲート電極上へのコンタ
クトホールも拡散層と同時に形成するため、この窒化膜
33を堆積するまえに、ゲート電極上へのコンタクトホ
ール形成部の酸化膜37をレジスト法を用いて除去する
。このパターニングは素子間分離酸化膜上で行えばよく
、そのため拡散層のレイアウトに影響することはない。
ゲート電極36をその上の酸化膜37、窒化膜33と共
に同図中に示したようにパターニングする。
次に(第3図(b))に示すように、熱酸化により約5
nmの酸化膜(図示せず)をゲート電極側面に形成し、
窒化膜51をCVD法で200nm堆積後、異方性エツ
チングを行い、ゲート電極側面のみに選択的に窒化膜5
1を残す。
次に(第3図(C))に示すように、窒化膜33.51
をマスクに熱酸化法により厚さ200nmの第2の素子
間分離酸化膜52を形成し、その後熱リン酸系によるウ
ェットエツチングにより窒化膜33.51を除去する。
素子間分離酸化膜とこのゲート電極をマスクにして、N
型の不純物であるAsを、イオン打ち込み法で導入する
。イオン打ち込み量は、約1013/c”である。
次に(第3図(d))に示したように、ウェハー全体に
、段差被覆性の良好な方法で酸化膜39を堆積し、公知
のドライエツチング法を用いて異方性ドライエツチング
を行なうと、ゲート電極36の側壁にのみ酸化膜が残り
、ゲート電極が絶縁される。ここで堆積する酸化膜の膜
厚は、60nmである。なお、ゲート長が微細になり、
不純物の横方向拡散が無視できないトランジスタでは、
この側壁酸化膜39を形成した後で、10”/(m”を
越える不純物をイオン打ち込みして、横方向拡散を側壁
酸化膜で相殺するという方法も使える。この場合は前述
した1013/cn”程度の不純物打ち込みは行なわな
い。
また、一般的な集積回路では、寸法の異なるデバイスが
混在しており、また、その用途によって、寸法も異なっ
てくるので、必ずしも、本実施例に示したような微細な
デバイスだけを使用する訳ではない。このため、寸法の
大きなデバイスでは、この工程で拡散層の形成を終了さ
せる必要がある。
ただし、コンタクト形成については、デバイスの寸法に
依らず後述する本発明のプロセスを用いる。
さらに、PIQ (ポリイミドイソインドロキナゾリン
ジオン)を塗布し、約500nm厚みの耐熱性有機絶縁
物膜41を形成すると表面はほぼ平坦になる。
次に第3図(e)に示すように、この耐熱性有機絶縁物
膜41の上に酸化膜系の塗布膜(図示せず)を形成し、
さらにホトレジストを塗布してコンタクトホールのレジ
ストパターン(図示せず゛)を作る。この行程図は省略
しである。この方法は多層レジスト法として最下層の膜
にPIQを用いたものと同じである。耐熱性有機絶縁物
膜41へのコンタクトホールの開口は、レジストパター
ンを下地酸化膜系塗布膜に転写し、これをマスクに耐熱
性有機絶縁物膜41を酸素プラズマにより加工する。酸
素プラズマでは下地となる酸化膜及びシリコンは全く削
られないため、従来のコンタクトホール形成時に起こる
下地削れの問題は回避することができる。残った酸化膜
系塗布膜をエツチングし、露出した拡散層表面をフッ硝
酸系希釈液で洗浄してドライエツチングによる損傷層を
除去した後、公知のCVD法で多結晶シリコン43を5
0nmの厚みに堆積する。膜厚はコンタクトホール径(
本実施例では0.25μm)に依存し、少なくとも、コ
ンタクトホールが埋まらない厚さである。
さらに、図では省略しであるが、レジストマスクを用い
て、それぞれの拡散層と伝導型の同じ不純物のAsを、
イオン打ち込み法で導入する。これにより不純物を拡散
させ、拡散層38を形成する。
レジストマスクを除去し、表面を洗浄した後、表面全体
にタングステン46を堆積し、コンタクトホール内にも
埋め込む。
次に第3図(f)に示すようにタングステン46を多結
晶シリコン43表面が露出するまでエッチバックしてコ
ンタクトホール内部に詰め込まれたタングステンを接続
層46′として残す。さらに多結晶シリコン43をエッ
チバックし、耐熱性有機絶縁物膜41の表面を露出させ
、拡散層に接触する多結晶シリコンをそれぞれ分離独立
させコンタクトホールを分離する。この後耐熱性有機絶
縁物膜41をアッシャにより除去する。
次に、第3図(g)に示したように、下地として形状被
覆性のよい酸化膜(図示せず)を50nm堆積し、つい
で眉間酸化膜としてBPSG (ボロンリンガラス)5
4を堆積して、熱処理を行なう。
この熱処理で、表面はほぼ平坦になる。この際、上記酸
化膜によりBPSGから多結晶シリコンへの不純物混入
を防ぐことができる。熱処理により平坦化してからエッ
チバックして、接続層46′のタングステン表面を露出
させる。そのあとで、表面全体に配線層となるタングス
テン55を堆積してパターンニングを行い、第1図に示
した配線層47を形成する。この後、必要に応じて配線
工程を繰り返すが、ここでは省略しである。このように
して第1図に示したトランジスタを製造した。
第4図は、本発明のトランジスタの平面パターンを5コ
ンタクト層まで示したものである。ここで、62は、素
子間分離酸化膜を成長させるためのマスク層、36は、
ゲート電極、65は、コンタクトホール、66は、ゲー
ト電極上のコンタクトホールを開口するため酸化膜除去
用のマスクである。
本発明では、ゲート電極へのコンタクトホール形成のた
め、酸化膜除去工程をはさまなければならない。しかし
、この工程は半自己整合で行なわれるために、それに必
要なマスクは、第4図に示したように、実際のコンタク
トホールに比べて大きなものでよく、微細なMOSトラ
ンジスタの作成に、この工程が支障になることはない。Example 1 An example of the present invention will be described in detail using FIGS. 3(a) to 3(g). As shown in FIG. 3(a), a well region in which an N-type MOS transistor and a P-type MOS transistor are to be formed is formed in a single crystal semiconductor substrate by known ion implantation and heat treatment methods. Here, an explanation will be given using an N type M-, OS as an example. The board 31 is. The P-type well 32, which is a P-type silicon substrate containing boron and has a resistivity of about 10 Ω·min, and in which an N-type MOS transistor is formed, contains boron at a concentration of about 1015/cn3. Further, as shown in the figure, the element isolation oxide film 34 is grown to a thickness of about 400 nm by a known thermal oxidation method. In order to eliminate the leakage current path formed under this oxide film, boron was introduced as an impurity before the growth of the oxide film, but it may be introduced after the growth of the oxide film. Next, a gate oxide film 35 with a thickness of about 10 nm is grown by thermal oxidation, and then formed on the gate electrode 36 and its upper layer. An oxide film 37 and a nitride film 33 are deposited by CVD. Here, the gate electrode 36 is made of polycrystalline silicon containing a high concentration of P with a thickness of about 1100 nm, but this is made of polycide, which is a laminated film of polycrystalline silicon and silicide, or tungsten, etc. It doesn't matter if it's metal. Furthermore, it goes without saying that the conductivity types of the gate electrodes may be different between the N-type MOS transistor and the P-type MoS transistor, and the thickness of the oxide film 37 covering the gate electrode is approximately 150 nm. The thickness of the nitride film 33 is approximately 150 nm. One of the features of the present invention is that contact holes are formed by a self-alignment process. Since the contact hole on the gate electrode is also formed at the same time as the diffusion layer, before depositing this nitride film 33, the oxide film 37 in the area where the contact hole is to be formed on the gate electrode is removed using a resist method. This patterning can be performed on the element isolation oxide film, and therefore does not affect the layout of the diffusion layer. The gate electrode 36, together with the oxide film 37 and nitride film 33 thereon, is patterned as shown in the figure. Next, as shown in Figure 3(b), approximately 5
A nm oxide film (not shown) is formed on the side surface of the gate electrode,
After depositing the nitride film 51 to a thickness of 200 nm using the CVD method, anisotropic etching is performed to selectively deposit the nitride film 51 only on the side surfaces of the gate electrode.
Leave 1. Next, as shown in FIG. 3(C), the nitride film 33.51
A second element isolation oxide film 52 having a thickness of 200 nm is formed by thermal oxidation using the mask as a mask, and then the nitride film 33.51 is removed by wet etching using hot phosphoric acid. Using the element isolation oxide film and this gate electrode as a mask, N
As, which is an impurity in the mold, is introduced by ion implantation. The amount of ion implantation is approximately 1013/c''. Next, as shown in FIG. 3(d), an oxide film 39 is deposited over the entire wafer using a method that provides good step coverage, and then When anisotropic dry etching is performed using the dry etching method, an oxide film remains only on the side walls of the gate electrode 36, and the gate electrode is insulated.The thickness of the oxide film deposited here is 60 nm. , the gate length becomes finer,
In transistors where lateral diffusion of impurities cannot be ignored,
After forming this sidewall oxide film 39, it is also possible to ion-implant impurities exceeding 10"/(m") to offset the lateral diffusion with the sidewall oxide film. In this case, the above-mentioned 1013/cn" In addition, in general integrated circuits, devices with different dimensions coexist, and the dimensions also differ depending on the application, so it is not necessarily necessary to implant impurities as shown in this example. Not only fine devices are used. Therefore, for devices with large dimensions, it is necessary to complete the formation of the diffusion layer in this step. However, regarding contact formation, regardless of the dimensions of the device, please refer to the book described later. The process of the invention is used. Furthermore, by applying PIQ (polyimide isoindoquinazolinedione) and forming a heat-resistant organic insulating film 41 with a thickness of about 500 nm, the surface becomes almost flat. Next, as shown in FIG. 3(e). As shown in FIG. 2, an oxide-based coating film (not shown) is formed on the heat-resistant organic insulating film 41, and
Furthermore, photoresist is applied to form a resist pattern (not shown) for contact holes. This itinerary diagram is omitted. This method is the same as the multilayer resist method in which PIQ is used for the bottom layer film. To open a contact hole in the heat-resistant organic insulating film 41, a resist pattern is transferred to a base oxide coating film, and using this as a mask, the heat-resistant organic insulating film 41 is processed by oxygen plasma. Since the underlying oxide film and silicon are not scraped at all by oxygen plasma, the problem of base scraping that occurs when forming conventional contact holes can be avoided. After etching the remaining oxide film and cleaning the exposed diffusion layer surface with a diluted fluoro-nitric acid solution to remove the damaged layer caused by dry etching, polycrystalline silicon 43 is removed using a known CVD method.
Deposit to a thickness of 0 nm. The film thickness is determined by the contact hole diameter (
In this embodiment, the thickness is 0.25 μm), and is at least thick enough to not fill the contact hole. Furthermore, although not shown in the figure, using a resist mask, As is an impurity having the same conductivity type as each diffusion layer.
Introduced using ion implantation method. This diffuses the impurity and forms a diffusion layer 38. After removing the resist mask and cleaning the surface, tungsten 46 is deposited on the entire surface and also embedded in the contact hole. Next, as shown in FIG. 3(f), the tungsten 46 is etched back until the surface of the polycrystalline silicon 43 is exposed, leaving the tungsten packed inside the contact hole as a connection layer 46'. Furthermore, the polycrystalline silicon 43 is etched back to expose the surface of the heat-resistant organic insulating film 41, and the polycrystalline silicon in contact with the diffusion layer is separated and separated into contact holes. After that, the heat-resistant organic insulating film 41 is removed by an asher. Next, as shown in FIG. 3(g), an oxide film (not shown) with good shape coverage is deposited to a thickness of 50 nm as a base layer, and then BPSG (borophosphorus glass) 5 is deposited as an oxide film between the eyebrows.
4 is deposited and heat treated. This heat treatment makes the surface almost flat. At this time, the oxide film can prevent impurities from entering the polycrystalline silicon from the BPSG. The tungsten surface of the connection layer 46' is exposed by planarization by heat treatment and etching back. Thereafter, tungsten 55, which will become a wiring layer, is deposited over the entire surface and patterned to form the wiring layer 47 shown in FIG. After this, the wiring process is repeated as necessary, but is omitted here. In this manner, the transistor shown in FIG. 1 was manufactured. FIG. 4 shows the planar pattern of the transistor of the present invention up to five contact layers. Here, 62 is a mask layer for growing an element isolation oxide film, and 36 is
The gate electrode, 65 is a contact hole, and 66 is a mask for removing the oxide film to open the contact hole on the gate electrode. In the present invention, an oxide film removal process must be performed in order to form a contact hole to the gate electrode. However, since this process is performed in a semi-self-aligned manner, the mask required for this process can be larger than the actual contact hole, as shown in Figure 4. There is no problem with the process.
本発明によれば、ゲート電極長が0.3μmを切るよう
な微細なデバイスでも、自己整合プロセスによって、拡
散層容量の小さな、高性能デバイスが実現できた。また
、従来のトランジスタと違って、拡散層に接する多結晶
シリコンの形成に際して、耐熱性の有機膜を使うためエ
ツチングの際の下地削れを考えなくてよいのも大きな特
徴である。さらにまた、多結晶シリコンからの不純物拡
散法が使えるので1通常のイオン打ち込み法に比べて、
拡散層を薄くすることができた。According to the present invention, even in a minute device with a gate electrode length of less than 0.3 μm, a high-performance device with a small diffusion layer capacitance can be realized by a self-alignment process. Another major feature is that unlike conventional transistors, a heat-resistant organic film is used to form the polycrystalline silicon in contact with the diffusion layer, so there is no need to worry about scratching the base during etching. Furthermore, since the impurity diffusion method from polycrystalline silicon can be used,1 compared to the normal ion implantation method,
We were able to make the diffusion layer thinner.
第1図は、本発明の一実施例の絶縁ゲート型電界効果ト
ランジスタの断面図、第2図は、従来の絶縁ゲート型電
界効果トランジスタの断面図及び平面レイアウト図、第
3@は、第1図に示した本発明のトランジスタの製造工
程を示すプロセス工程図、第4図は、その平面レイアウ
ト図である。
31・・・基板 32・・・P型ウェル33
.51・・・窒化膜
34・・・素子間分離酸化膜
35・・・ゲート酸化膜 36・・・ゲート電極37
.39・・・酸化膜 38・・・拡散層41・・・耐
熱性有機絶縁物膜
43・・・多結晶シリコン
46.55・・・タングステン
46′・・・接続層 47・・・配線層52・・
・第2の素子間分離酸化膜
54・・・BPSG 62・・・マスク層65
・・・コンタクトホールFIG. 1 is a sectional view of an insulated gate field effect transistor according to an embodiment of the present invention, FIG. 2 is a sectional view and plan layout diagram of a conventional insulated gate field effect transistor, and 3rd FIG. 4 is a process flow diagram showing the manufacturing process of the transistor of the present invention shown in the figure, and FIG. 4 is a plan layout diagram thereof. 31...Substrate 32...P-type well 33
.. 51...Nitride film 34...Element isolation oxide film 35...Gate oxide film 36...Gate electrode 37
.. 39... Oxide film 38... Diffusion layer 41... Heat-resistant organic insulating film 43... Polycrystalline silicon 46.55... Tungsten 46'... Connection layer 47... Wiring layer 52・・・
・Second element isolation oxide film 54...BPSG 62...Mask layer 65
・・・Contact hole
Claims (1)
電型の異なる第2導電型のソースとドレインを構成する
拡散層と、該拡散層と電気的に接続された導電性の配線
層と、該基板とは絶縁膜を介して配置されたゲート電極
とを有し、該ゲート電極によって、該拡散層間を流れる
電流を制御する絶縁ゲート型電界効果トランジスタを有
する半導体装置において、該ソースとドレインを構成す
る拡散層の該ゲート電極の側の端と、その逆の側の端と
はそれぞれ該ゲート電極の中心に対して対称であること
を特徴とする半導体装置。 2、請求項1記載の半導体装置において、該絶縁ゲート
型電界効果トランジスタを他の素子と電気的に分離する
ため設けられた素子間分離絶縁膜は、厚さの異なる複数
の領域よりなることを特徴とする半導体装置。 3、第1導電型の半導体基板内に設けられ、基板とは導
電型の異なる第2導電型のソースとドレインを構成する
拡散層と、該拡散層と電気的に接続された導電性の配線
層と、該基板とは絶縁膜を介して配置されたゲート電極
とを有し、該ゲート電極によって、該拡散層間を流れる
電流を制御する絶縁ゲート型電界効果トランジスタ及び
該絶縁ゲート型電界効果トランジスタを他の素子と電気
的に分離するため設けられた素子間分離絶縁膜を有する
半導体装置において、該拡散層と該配線層は導電性の接
続層を介して電気的に接続し、該接続層は、該素子間分
離絶縁膜の一部と、該ゲート電極の一部との上に延びて
配置されていることを特徴とする半導体装置。 4、第1導電型の半導体基板内に設けられ、基板とは導
電型の異なる第2導電型のソースとドレインを構成する
拡散層と、該拡散層と電気的に接続された導電性の配線
層と、該基板とは絶縁膜を介して配置されたゲート電極
とを有し、該ゲート電極によって、該拡散層間を流れる
電流を制御する絶縁ゲート型電界効果トランジスタ及び
該絶縁ゲート型電界効果トランジスタを他の素子と電気
的に分離するため設けられた素子間分離絶縁膜を有する
半導体装置において、該素子間分離絶縁膜の該ゲート電
極の側面と対向する端と、該拡散層の該ゲート電極の側
の端とは、それぞれ該ゲート電極により規定される位置
に配置されていることを特徴とする半導体装置。 5、請求項3又は4記載の半導体装置において、上記素
子間分離絶縁膜は、厚さの異なる複数の領域よりなるこ
とを特徴とする半導体装置。 6、第1導電型の半導体基板表面に、各素子を電気的に
分離するための素子間分離絶縁膜を成長させる工程1、
絶縁ゲート型電界効果トランジスタのゲート絶縁膜を成
長させる工程2、ゲート電極となる導体層と少なくとも
1層の第1の絶縁膜を堆積し、それらを所望のゲート電
極形状に加工する工程3、基板全面に第2の絶縁膜を堆
積し、異方性ドライエッチングによりゲート電極の側壁
に第2の絶縁膜を残す工程4、該第2の絶縁膜をマスク
として第2の素子間分離絶縁膜を成長させる行程5、該
第2の絶縁膜を除去する工程6、少なくとも該第2の素
子間分離絶縁膜とゲート電極とをマスクに、基板とは導
電型の異なる第2導電型の不純物をイオン打ち込みして
拡散層を形成する工程7、第3の絶縁膜を堆積し、異方
性ドライエッチングによりゲート電極の側壁に第3の絶
縁膜を残す工程8、少なくとも該第3の絶縁膜と第2の
素子間分離絶縁膜とをマスクとして該拡散層にさらに第
2導電型の不純物を導入し、ソース及びドレインを形成
することを特徴とする半導体装置の製造方法。 7、請求項6記載の半導体装置の製造方法において、上
記第2導電型の不純物を導入する方法は、上記拡散層の
上に形成された第2導電型の不純物を含む半導体層から
の拡散により行われることを特徴とする半導体装置の製
造方法。 8、第1導電型の半導体基板表面に、各素子を電気的に
分離するための素子間分離絶縁膜を成長させる工程1、
絶縁ゲート型電界効果トランジスタのゲート絶縁膜を成
長させる工程2、ゲート電極となる導体層と少なくとも
1層の第1の絶縁膜を堆積し、それらを所望のゲート電
極形状に加工する工程3、基板全面に第2の絶縁膜を堆
積し、異方性ドライエッチングによりゲート電極の側壁
に第2の絶縁膜を残す工程4、該第2の絶縁膜をマスク
として第2の素子間分離絶縁膜を成長させる行程5、該
第2の絶縁膜を除去する工程6、少なくとも該第2の素
子間分離絶縁膜とゲート電極とをマスクに、基板とは導
電型の異なる第2導電型の不純物をイオン打ち込みして
拡散層を形成する工程7、第3の絶縁膜を堆積し、異方
性ドライエッチングによりゲート電極の側壁に第3の絶
縁膜を残す工程8、耐熱性有機絶縁物膜を堆積する工程
9、耐熱性有機絶縁物膜にコンタクトホールを開口する
工程10、少なくともコンタクトホール内に第2導電型
の半導体層を堆積する工程11、該半導体層上に導電材
を堆積する工程12、異方性ドライエッチングによりコ
ンタクトホール内の導電材を残し、他の導電材を除去す
る工程13、異方性ドライエッチングによりコンタクト
ホール内の半導体層を残し、他の半導体層層を除去する
工程14、耐熱性有機絶縁物膜を除去する工程15、第
4の絶縁膜を堆積する工程16、該第4の絶縁膜をエッ
チバックして上記導電材の表面を露出させる工程17及
び上記導電材と接続する配線層を形成する工程18を有
することを特徴とする半導体装置の製造方法。[Claims] 1. A diffusion layer provided in a semiconductor substrate of a first conductivity type and constituting a source and a drain of a second conductivity type different from the conductivity type of the substrate, and electrically connected to the diffusion layer. an insulated gate field effect transistor, which has a conductive wiring layer formed on the substrate, and a gate electrode arranged with an insulating film interposed between the substrate and the gate electrode to control a current flowing between the diffusion layers. A semiconductor device, wherein an end of the diffusion layer constituting the source and the drain on the side of the gate electrode and an end on the opposite side thereof are each symmetrical with respect to the center of the gate electrode. . 2. In the semiconductor device according to claim 1, the inter-element isolation insulating film provided to electrically isolate the insulated gate field effect transistor from other elements comprises a plurality of regions having different thicknesses. Characteristic semiconductor devices. 3. A diffusion layer that is provided in a semiconductor substrate of a first conductivity type and constitutes a source and drain of a second conductivity type that is different in conductivity type from the substrate, and conductive wiring electrically connected to the diffusion layer. an insulated gate field effect transistor having a gate electrode disposed between the layer and the substrate through an insulating film, the gate electrode controlling a current flowing between the diffusion layers; and the insulated gate field effect transistor. In a semiconductor device having an inter-element isolation insulating film provided for electrically isolating an element from other elements, the diffusion layer and the wiring layer are electrically connected via a conductive connection layer, and the connection layer 1. A semiconductor device, wherein the semiconductor device is arranged to extend over a part of the element isolation insulating film and a part of the gate electrode. 4. A diffusion layer that is provided in a semiconductor substrate of a first conductivity type and constitutes a source and drain of a second conductivity type that is different in conductivity type from the substrate, and conductive wiring electrically connected to the diffusion layer. an insulated gate field effect transistor having a gate electrode disposed between the layer and the substrate through an insulating film, the gate electrode controlling a current flowing between the diffusion layers; and the insulated gate field effect transistor. In a semiconductor device having an element isolation insulating film provided for electrically isolating the element from other elements, an end of the element isolation insulating film opposite to a side surface of the gate electrode, and an end of the diffusion layer facing the gate electrode. A semiconductor device characterized in that the ends of the gate electrodes are located at positions defined by the gate electrodes. 5. The semiconductor device according to claim 3 or 4, wherein the element isolation insulating film comprises a plurality of regions having different thicknesses. 6. Step 1 of growing an inter-element isolation insulating film for electrically isolating each element on the surface of the first conductivity type semiconductor substrate;
Step 2 of growing a gate insulating film of an insulated gate field effect transistor; Step 3 of depositing a conductor layer that will become a gate electrode and at least one layer of the first insulating film; and processing them into a desired gate electrode shape; Step 3: a substrate; Step 4: depositing a second insulating film on the entire surface and leaving the second insulating film on the sidewalls of the gate electrode by anisotropic dry etching; using the second insulating film as a mask, forming a second element isolation insulating film; Step 5 of growing the second insulating film; Step 6 of removing the second insulating film; using at least the second element isolation insulating film and the gate electrode as a mask, impurities of a second conductivity type different from that of the substrate are ionized; step 7 of implanting to form a diffusion layer; step 8 of depositing a third insulating film and leaving the third insulating film on the sidewalls of the gate electrode by anisotropic dry etching; 2. A method of manufacturing a semiconductor device, comprising further introducing impurities of a second conductivity type into the diffusion layer using the second inter-element isolation insulating film as a mask to form a source and a drain. 7. In the method of manufacturing a semiconductor device according to claim 6, the method for introducing the second conductivity type impurity is by diffusion from a semiconductor layer containing the second conductivity type impurity formed on the diffusion layer. 1. A method of manufacturing a semiconductor device, characterized in that: 8. Step 1 of growing an inter-element isolation insulating film for electrically isolating each element on the surface of the first conductivity type semiconductor substrate;
Step 2 of growing a gate insulating film of an insulated gate field effect transistor; Step 3 of depositing a conductor layer that will become a gate electrode and at least one layer of the first insulating film; and processing them into a desired gate electrode shape; Step 3: a substrate; Step 4: depositing a second insulating film on the entire surface and leaving the second insulating film on the sidewalls of the gate electrode by anisotropic dry etching; using the second insulating film as a mask, forming a second element isolation insulating film; Step 5 of growing the second insulating film; Step 6 of removing the second insulating film; using at least the second element isolation insulating film and the gate electrode as a mask, impurities of a second conductivity type different from that of the substrate are ionized; Step 7 of implanting to form a diffusion layer, depositing a third insulating film, and leaving the third insulating film on the sidewalls of the gate electrode by anisotropic dry etching Step 8, depositing a heat-resistant organic insulating film Step 9, Step 10 of opening a contact hole in the heat-resistant organic insulating film, Step 11 of depositing a second conductivity type semiconductor layer at least in the contact hole, Step 12 of depositing a conductive material on the semiconductor layer, Step 13 of leaving the conductive material in the contact hole and removing other conductive materials by anisotropic dry etching; Step 14 of leaving the semiconductor layer in the contact hole and removing other semiconductor layers by anisotropic dry etching; Step 15 of removing the heat-resistant organic insulating film, Step 16 of depositing a fourth insulating film, Step 17 of etching back the fourth insulating film to expose the surface of the conductive material, and connecting with the conductive material. 1. A method for manufacturing a semiconductor device, comprising a step 18 of forming a wiring layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15966690A JPH0451528A (en) | 1990-06-20 | 1990-06-20 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP15966690A JPH0451528A (en) | 1990-06-20 | 1990-06-20 | Semiconductor device and its manufacture |
Publications (1)
Publication Number | Publication Date |
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JPH0451528A true JPH0451528A (en) | 1992-02-20 |
Family
ID=15698690
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP15966690A Pending JPH0451528A (en) | 1990-06-20 | 1990-06-20 | Semiconductor device and its manufacture |
Country Status (1)
Country | Link |
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JP (1) | JPH0451528A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0669656A2 (en) * | 1994-02-25 | 1995-08-30 | Matsushita Electric Industrial Co., Ltd. | Source/drain of MISFET in semiconductor device and method of manufacturing the same |
US5736770A (en) * | 1993-05-25 | 1998-04-07 | Nippondenso Co., Ltd. | Semiconductor device with conductive connecting layer and abutting insulator section made of oxide of same material |
-
1990
- 1990-06-20 JP JP15966690A patent/JPH0451528A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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US5736770A (en) * | 1993-05-25 | 1998-04-07 | Nippondenso Co., Ltd. | Semiconductor device with conductive connecting layer and abutting insulator section made of oxide of same material |
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EP0669656A3 (en) * | 1994-02-25 | 1996-02-28 | Matsushita Electric Ind Co Ltd | Source/drain of MISFET in semiconductor device and method of manufacturing the same. |
US5683921A (en) * | 1994-02-25 | 1997-11-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
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