JPH04503416A - データフローマルチプロセサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 データフローマルチプロセサシステム （発明の背景） 現在のデータ処理システムは、それらが１列処理化を使用するために選ぶレベル によ、り分類されることができる。システム内の並列化の程度はその固有の特性 よりもどのようにシステムがグログシムされるかより大いに左右される。単一イ ンストラクション単一データストリーム（Ｓ工ＳＤ　）システムにおいては、唯 一っのインストラクションが一時に実行され、かつ唯一っのデータストリームが 使用される。そのようなシステムにおいてインストラクションの実行時の並列処 理用は最小でおる。単一インストラクション多重のデータストリーム（Ｓ工ＭＤ 　）システムでも一時に単一のイン。

ストラクションを実行する。しかしながら、それらは多重データストリームを有 し、かつ多数のオペランド上で並列に慟〈。結果として、これらのシステムはＳ 工ＳＤシステムよりも実行における高いレベルの並列処理を経験する、より高い レベルの並列処理は多重−インストラクション−多数の一データー流（、ＭＩＭ Ｄ　）方式において両データ内にて実現されるし、指示は平行に処理される。

ＭＩＭＤ方式は更に方式が並列処理を抽出するレベルにより分類さｎる。特に、 該システムは平列に実施する計算のユニットの寸法により分類されうる。粗い粒 状のシステムは計算の比較的大きなユニットが並列に実施されるものである。計 算のユロットが並列に実施されるが、実行は未だ各ユニット内でシーケンス的に 処理する。微細粒システムは、逆に、並列に計算の小さなユニット１−実行する 。微細粒システム内の並列に実行される計算のユニットは粗い粒の方式よりもず っと小さいので、より少なｔｎ操作はシーケンス的に実行され、かつ並列処理用 の固有のポテンシャルはずっと大きい。

この分類計画を与えられて、並列活動用の最大の固有ポテンシャルはＭ工■シス テム次第である。更に、ＭＩＭＤ方式の中で、並列活動用の最大固有ポテンシャ ルは微細粒システムにより発見される。該システムは計算の小型のユニットヲ有 し、簡単な計算を与える。

単に、計算の微細粒上ＩＣＩＩ＜処理要素は、マルチグロセサンステムに容易に 構成される。前記微細粒システムを効率的に履行する問題は、しかしながら、シ ステムの並列活動の大量の量を効果的に制御することであり、特に仕事同志の通 信における劇的な上昇における並列主義においての増大からである。並列主義に おける増大は又同期問題を計画する結合計算を表わす。

Ｍ工ＭＤマシンにてデートするための努力は緩やかな勇気づける結果のみを創出 した。概して、前記マシンは、しみ込まぜる並列主義のための一次的な道具とし て、ソフトウェアを使用した。前記ソフトウェアをプログラムするのに、プログ ラムはどこに並列主義を備えるかを決定したし、マシンによりプログラムの雛し め相互活動のために計算することを要した。結果として、グログラマーはいかに 並列実行をなしとげるかを決定するために負目の主力ｔａんだ。これら決定の複 雑で混同する性質を与えて、ＭｘＭＤマシ／は、はとんどのユーザーにアピール しないことを実証した。更に、でき上ったソフトウェアはデバッグするのが困龜 な傾向にあり、信頼性がなくかつ、卓上型ではない。事をより悪くするために、 これらマシンはマシンを操作スるに必要な努力のレベルにも拘らず期待した程働 かなかったし、データフローマシンは、データ処理システム内のデータフローの モデルを実行するために試ミる微細粒マシンの特別のパイプインである。これら モデルはデータフロー図として矧られる。データフロー図はノード（ｎｏｄｅｓ 　）とエツジ（ｅｃＬｇｅｓ　）から成る。

ノードは指示を表わし、エツジはデータ依存性を表わす。よｒ）精密には、ノー ドは演算器（ｏｐｅｒａｆｏｒ　）を表わし、エツジはオペランドラ表わす。デ ータフローマシンはオペランド（ｏｐｅｒａｎａ　）　ｆ処理して働く。

データフロー図は実行の部分オーダーのみを課する。

インストラクションは図が必要とするオペランドが入手可能な時はいつでもデー タフローマシン内で実行される。従ってデータフローマシンは、シーケンシャル マシン内にて見つかる実行の剛性な総オーダーにより、無理をしない。この弾力 性によりデータフローマシンは非同期的にインストラクションの実行を計画する 。

逆に、フオンノイマン（Ｖａｎ、　Ｎｏｕｍａｒｎ　）モデルに基づく、シーケ ンシャルマシンは、インストラクション目盛がインストラクションを指した時に のみ、インストラクションを実行する。非同期的計画の主利点は潜在的並列主義 のより大きい露呈である。

データフローマシンは更に二つの範躊に分類できる。

即ちダイナミックとスタティックである。ダイナミックデータフローマシンは、 動的に機能の実証（Ｌｒ５ｓｔａｘｃｅ　）を計数できるようなマシンである。

即ち、機能の実証に必要なメモリは予め計画される必要はなく、むしろ機能を実 施したときに計数される。ｊ１！ＩＣ、スタティックデータフローマシンは、機 能の実証を静的にのみ計算できる。前記の如く、マシンは実行前に機能の各実証 に必要な記憶（ｓｔｏｒａｇｅ　）　ｔ’予め計画することを要する。

マサチューセッツ・インステイテユート・オプ・テクノロジー（Ｍａｓｓａｃｈ ｕｓｅｔｔｓ工ｎ５ｔ１ｔｕｔｅ　ｏｆＴｅｃｈｎｏｌｏｇｙ）にて開発された タグドーＴｏｋｅｎデータフローアーキテクチャ−（Ｔａｇｇｅ４−Ｔｏｋｅｎ 　Ｄａｔａ　Ｆｌｏｗ　Ａｒｃｈｉｔｅｃｔｕｒｅ　）はダイナミックフローマ シンの先端的例である。それはアービン、Ｓ　、Ａ、プローブスト及びＧ−に、 ”ｆ　−（ＡｒｖｉｎｃＬ。

Ｓ、Ａ、　Ｂｒｏｂｓｔ、　Ｇ、に、　Ｍａａ　）著の１９８８年コンピュータ ーサイエンス用のＭ工Ｔ研究所のテクニクカルリポートＣ８Ｇメモの”Ｍ工Ｔタ グトート−クンデータフロープロジェクトの評価”に記載しである。

タグトド−クンデータフローマシンｔａｗｙｆクスト識別子が属する機能の実行 を特定するコ汗りスト識別社より各オペランドをタグして、機能の同時適用を許 す。

タグトート−クンデータフローアーキテクチャにおいて、タグ（ｔａｇ　）とオ ペランドの組み合せはトークン（ｔｏｋｅｎ　）　を構成する。二つのトーク／ のタグは、それらが同じインストラクションに予定している場合には、マツチレ なければならなり０従って、タグトド−クンアーキテクチャは、タグを正しくマ ツチングする手段を有しなければならない。連結するメモリはマツチングメカニ ズムとして信頼された。

（発明の要約） 望ましい実施例のデータ処理システムは、少なくとも一個の処理要素と複数個の メモリロケーションとから成る。処理要素は４段の処理パイプラインを含む。

第１段はトークン上にて働くメモリからのインストラクションを掴む。バイ１ラ イ／の第２段は掴えたインストラクションによシ示される如くのトークン上にオ ペランドマツチングを実行する。第３段は掴えたインストラクションにより特定 されるＡＬＵ操作を実行してトークン上に処理を続行する。最後に、バイグライ ンの第４段はＡＬＵ操作と掴えたインストラクションの結果から一個の新しいト ークン又は複数のトークンを形成する。このデータ処理システムは、望ましくは 、多重プロセサデータフロー処理システムである。

上記に参照したトークンは二つのフィールドから成るデータ目的である。

第一のフィールドは、作動フレームの始期にポインタと、インストラクションに ポインタを含むタグである。作動フレームは、インストラクションのブロックを 実行するに必要な情報をメモリするために使用されるメモリロケーションの連続 的ブロックである。特に、フレームは、同じデータフローノードに向うオペラン ドをマツチするために出合いグラウンドとして働く。

インストラクション〆インタ（ｐｏｉｎｔｅｒ　）は、所与のトークンが処理要 素のパイプラインにおりて処理される時に実行されるインストラクションにイン ストラクションする。トタンの第２フイールドは単にデータ値でるる。データフ ローモデルの定義にて、このデータ値は典型的にオペランド値ｔ″表わす。

各処理要素は処理バイグラインばかりでなく、トークンバッファー（ｔｏｋｅｎ 　ｂｕｆｆｅｒ　）　ｔ−も含む。このバッファーは、トークンが処理バイグラ イン内にて処理されるように待ってｂる間に、メモリされる。各処理要素はそれ 自身のトークンバッファーを有する。

更に処理要素の各々は、その相手方と並列に実行するのが望ましい。トークンが より低論優先スタックを始める前に、パイプライン用のより高い優先スタックを 残すように、優先される複数個のスタックから、トークンバッファは放ることが 望ましい。バッファはスタックとして組織されているので、バッファは先出しく ＬＩＦＯ）最後入ペース上に慟〈。しかしながら、バッファはこの態様で働く必 要がないことに留意すべきでラシ、むしろバッファは先出し先入（Ｆ工ＰＯ）ベ ースで働く。しかしながらＬＩＦＯはよ夕効率的な実行を与える。

上述の如く、作動フレームは、同じデータフローノードに向けられるオペランド のためのオペランドのマツチングのための場所として働く。

作動フレームメモリロケーションは、それらの構造の故に、オペランドマツチン グを与えることができる。

特に、作動フレーム内の各メモリロケーションは、メモリロケーションの現在状 況を示す状況フィールドと、値を保泣する僅フィールドを含む。状況フィールド は多くの異るタイプ情報を示す。例えば、それは値フィールド内の値のデータタ イプを示す。同様に、それは値が値フィールド内にメモリされたかを示す。それ はマツチング機能を果すために利用されるインストラクションのこの第２のタイ プでるる。

マツチング機能は、データ処理方式内の数学的／論理的インストラクションの実 行の重要な部分である。

数学的／論理的インストラクションの実行のコース１屯インストラクシヨンを掴 むことにより始まる。一度インストラクションを掴まえると、インストラクショ ンにより示されたメモリロケーションはアクセスされる。

典型的には、このメモリロケーションは作動フレーム内にある。一度メモリロケ ーションがアクセスされると、状況フィールドは試論され、そして値フィールド は、数学的／論理的インストラクションと、状況フィールド内の現在値により決 定される如くに作動する。

一度状況フイールドと僅フィールドが作動されると、数学的／論理的インストラ クションは実行されるか又は、実行されず、それにメモリロケーションをインス トラクションとの現在状況による。

状況フィールドと値フィールド上に実行される操作は、トークンによりエンコー ドされるオペランドがメモリロケーションに到着する時間に大巾に決定される。

イベントの典型的コースにおいて、インストラクションの第１のオペランドは、 メモリロケーションが空のときに、メモリロケーション内にメモリされる。それ が一度メモリロケーション内にメモリされると、インストラクションのオペラン ドがメモリロケーション内にメモリされることを反影するように、状況フィール ドは変わる。次いで、インストラクションの第２オペランドが受領される。この 第２のオペランドをロケーション決めすると、第１オペランドが内にメモリされ たかを見るために、メモリロケーションはチェックされる。第１オペランドが既 にメモリロケーション内にメモリされるので、そｔ′Ｌはメモリロケーションか ら読み出され、更に処理されるために第２の可能なオペランドと共に送られる。

メモリロケーションから第１の可能なオペランドを除去した後に、メモリロケー ションの状況がメモリロケーションが空であることを示すために変えられる。上 記のアプローチはダイナミック操作に適用できる。しかしながら、単位操作がイ ンストラクションにより特定されると、現在のトークンのオペランドの値は、メ モリロケーションの内容を試験する必要なしに、処理要素に送られる。

上述の如く、各トークンはそのタグフィールド内にインストラクションポインタ を含む。トークンがパイプラインの第１段（即ち、インストラクション掴み段） に入ると、このポインタは特定のインストラクションを探すために利用される。

各インストラクションはオペランドをマツチングするためにマツチングルーｈｆ 含む。各インストラクションは又、マツチングルールが作動するストレージロケ ーションの有効アドレスを計算するためのルールを含む。更に、インストラクシ ョンは、データ処理システムのＡＬＵによｐ実行されるＡＬＵ操作を含み、最後 にインストラクションの実施から来る新しいトークンを形成するためのトークン 形成ルールを含む。二値及び単位（−値）マツチングルールは上述の如く論じた が、スティッキング（ｓｔｉｃｋｘｎ６）マツチングルールは未だ論じてない。

スティッキングマツチングルールは、ロケーションの状況フィールドが他の僅が 存在しないことを示す場合に、ロケーションの値フィールド内に、トークンの値 を書くためのシステムを述べる。システムが前記値を書くと、システムは値が今 存在することを示すために状況フィールドロケーションを変更する。他方、トー クンの値が定数であると、この値は値フィールド内に書きこ′！ｊ、るが、状況 フィールドは、正規の値が存在するが、むしろ定数値が存在することを示すため に、変更される。正規値が埴フィールド内に存在し、定数値が次いで到着すると 、定数値は正規値のために交換される。

更に、定数値が埴フィールド内に８＠こまれると、定数（ｉＩは明示的にクリア される迄除去されない。そのポイント後のメモリロケーションへの全てのアクセ スに単に、メモリロケーションから定数値を読むだけである。

インストラクションによｐ％定される如くメモリロケーションの有効アドレスを 計算するルールは三つの可能なアドレスアプローチの一つを選択する。これらオ プションの第一において、メモリロケーションは、インスト２クシヨン内に含ま れるオフセットによシ示される絶対アドレスにて特定される。第二のオプション において、メモリロケーションは、インスト２クシヨン内に含まれるオフセット によりタグオフセットの作動フレームポインタにより特定されるアドレスにロケ ーションしたアドレスである。第三のオプションは更に他のアプローチを利用す る。この最後のアプローチにおいて、メモリロケーションは、インストラクショ ン内に含まれるオフセットにより、インストラクションオフセットへのポインタ によシコイントされたアドレスにある。

・　インストラクションによシ示されたＡＬＵ操作は、オペランド上にＡＬＵに より実行される操作が何であるかをシステムに述べる。例えば、ＡＬ［Ｊ操作が 、パイプラインの、ＡＬＪｌ操作段が所与のトークン上に働くときに追加操作と して特定されるのでそれに通過した二個のオペランドを加える。インストラクシ ョンによシ特定される最後のルールはトークン形成ルールである。このルールは 、既に実行された操作から新しい出カドークンをいかに形成するかを、システム （ｓｙｓｔｅｍ　）に述べる。このルールは、トークン形成段におけると共鳴Ａ Ｌσ操作のタグ形成部分内に利用される。

処理パイプラインは例外を取扱う能力を含むことが望ましい。使用される一つの 方法は、トークンがバイグラインに入るに連れて記録されたトークンと連結する 各動作を有することである。例外が起ると、レジスタ（ｒｅｇｉｓｔｅｒ　）内 の値は、例外が解決される迄、変らない。例外の解決は、例外取扱いトークンを 出して実施される。この例外取扱−トークンはしゃ断されないのが望ましい。並 列に働く処理要素間に何ら衝突がないことを保証するために、各処理要素は、作 動フレームエンコードがその処理要素と共にメモリされるメモリの所与の域に与 えられるのが望まし論。トークンは処理要素を示し、そのために、それはタグ内 に処理要素指定をエンコードして予定しておく。

（図面の簡単な説明） 本発明の前記及び他の目的、特徴及び利点は、添付図面に示す如く、本発明の望 ましい実施例の下記の特定記述から明らかとなろう。

第１図はサンプルデータフロー図である。

第２図はデータフローマンンの主要部分を示す。

第３図はデータフローマンンのグロセサの主要部分を示す。

第４図はトークン、インストラクション及び作動フレーム間の関係を示す。

第５図は数学的マツチングルール用の状況転位図を示す。

第６図はステインキーマッチングルール用の状況転位図を示す。

第７図は三つの基礎的トークン形底ルールの効果を示す。

第８図はバイグラインのトークン形成段の主要部分を示す。

第９図は処理要素間のメモリの間仕切計画を示す。

第１０図はインターリ−ビン戦略を示す。

第１１図はトークンのフィールドを示す。

第１２図はタグのフィールドを示ス。

第１３図はマツプフィールドのサブフィールドに示し、かついかにインターリ− ピング戦略がエンコードされるかを示す。

第１４図はインストラクションのフィールドを示す。

第１５図はデコーディング戦略を示す。

（好適実施例の説明） 本発明の好適実施例はデータフローマルチプロセサシステムヲ含む。前述の如く 、データフローシステムはデータフロー図を実行する。サンプルデータフロー図 を第１図に示す。特に、第１図は（ＡＸＢ）＋（ＣＸＤ）用のデータフロー図を 示す。オペランド（即ち、Ａ、Ｂ、Ｃ及びＤ）はエツジとして表わされ、オペラ ンド（即ち、×及び＋）はノードとして表わされる。

ノード１０は乗算を表わす。そのノード１０は２個の入力エツジ１４と１６ｔ− 有し、それらＩ’Ｌ　ＡとＢで夫々表わされる。ノード１０からの出力エツジ１ ８は値Ａ×Ｂを有する。同様に、乗算を表わすノード１２は、入力エツジ２０と ２２ｔ−有し、それらはＣとＤで夫々表わされる。出力エツジ２４は値ＣＸＩ） ｉ有する。次いでこれらのノード１０と１２からの２個の出力エツジ１８と２４ は力り算ノード２６に入る。その結果の出力エツジ２８は（ＡｘＢ）＋ｃｃｘＤ ）ｔ−ｉゎｆ。

伝統的なシーケンシャルマシンにおいてはノードにより表わされる演算の各々は 順番に実行される。第１図に示した例（Ｃおいて、マシンは先ずＡＸＢを計算し 次いでＣＸＩ）を計算し、最後に積ＡＸＢ＋ＣＸＤを計算する。しかしながら、 オペランドが使用可能ならば、そのような順番を課す理由はな−、従って、並列 処理データフローマシンにお論て、オペラン）”、Ａ、Ｂ。

Ｃ及びＤが使用可能な場合には、演算ＡＸＢとＣＸＤは同時に実行される。その 結果の積は次いで加算される。このように演算することによシブ−タフローマシ ンは前記演算に課せられた任意の順番を、それら自身の演算により課せられた順 番に置き換える。

本発明の好適実施例の主要部分を第２図に示す。特に、本発明は複数個の処理要 素３とグローバルメモリユニット２′ｆ、含む。各処理要素はメモリ４の割当て られた領域と関連付けられている。論理回路から成る相互接続ネットワーク１は 、グローバルメモリユニット２と処理要素３の間と共に、処理要素３間の通信を 行なうために設けられている。各処理要素３はグローバルメモリユニット２のい ずれもアクセスすることができ、他の処理要素３と並列に動作する。

第３図は典型的な処理要素３の詳細を示す。第３図から明らかなように、各処理 要素３は処理パイプライン３６を含む。又、処理を待つトークンを格納するため のトークンキュー３４が含まれる。グローバルメモリの割当られたローカル部分 ４は、活性フレーム４５と処理用のコー）Ｆ３２を格納するために割当てられる 。

例外取扱い能力を提供するために、例外ハンｒラー４３と一組のレジスタ４が、 処理要素３内に設けられメモリ４は７オン・ノイマンモデルに従って構成された 伝統的マシンのメモリとはつきりと区別される。

値を単に格納する代りに、本発明のメモリロケーションの各々は二つのフィール ドから成る。即ち存在フィールドと値フィールｒである。本発明のメモリ構成は 意義がある。理由は、それが一般的なメモリーは値を格納するためのロケーショ ンにすぎないという一般的観点を変えるからである。本発明においてメモリ４の 動的に割当部分は、存在状態と一つの値両方を有する。

存在状態は値の意義に影響を与えることができると共に、その値についてのイン ストラクションの実行をも変える。更に、存在フィールドは値フィールドから独 立して処理されることができる。メモリのこのような設計によシ後述からよシ明 らかとなるように、よシパワフルな道具となる。

メモ！ｊ４は活性７レーム４５、ヒーゾストレーシ６及びツー２部３２を格納す るために使用される。代わりに、コーｖ３２と活性フレーム４５用に別のメモリ が設けられてもよい。活性フレーム４５は機能の実施又はコードブロックに必要 な全てのロケーションと見なすことができる。それらは本発明において特に重要 な役割を演じる。理由はそれらがマツチングタグを有するトークンが出会う作業 メモリを構成するからである。トークンは以下に詳述する。

本発明において、トークン２０（第３図）はオ（ランｒ値ばかりでなく、それら が属するインストラクションの特定の活性化を識別する修飾されたオペランｒと 同様である。特にトークン３０は、タグ（Ｃ０５ｐ　）と値（ｖ）とから成るタ プル（ｔｕｐｌｅ　）と見なされることができる。

トルクン３０は、従って、タプル、（Ｃ−８ｐ、Ｖ　）である。タグは、トーク ンが表わすオペランドと関連するインストラクションと活動を識別する。タグは 三つのフィールドから成る。コンチクストポインタ（Ｃ）。

ステートメント番号（Ｓ）、及びボートインディケータ（ｐ）である。コンチク ストポインタ（ｃ）は、トークンにより表わされるオペランばかマツチされる活 性化フレーム４５の先頭を示す。ステートメント番号（Ｓ）は、オペランドのイ ンストラクションが格納された、特定メモリロケーションを示し、ボート（ｐ） は、トークンがインストラクションを表わすノードの左入力エツジ又は右入力エ ツジに入るかを示す。

第３図の処理要素２は、おそらくトークン処理システムとして最も容易に見なさ れるものである。それはトークン３０を処理し、インストラクション３２を実行 させる。データフローモデルによれば、このシステムはオペランドを処理し、デ ータフロー図を実行する。

システムは停止を告げられる迄オペランげの処理を続ける。より正確には、トー クンは、パイプライン３６内で実行される動作のプロセスＫ　）　リガをかける 。

システムの動作中に、各処理要素２内では、トークン３０はトークン・キュー３ ４を離れ、処理パイプライン３６に入る。多数のトークンは一般にある時刻には パイプラインのどこかのステージに存在する。そのようなトークンはパイプライ ン内で他のトークンと並列に処理される。故に、このパイプラインは本発明内の 並列処郵第二のレベルを表わし、これはマルチプロセッサの同時計算に貢献する 並列処理とははつき）と異なる。

一個以上のトークン３０が一時にパイプラインに入り得るが、概して一個のトー クンのみが一時にパイプラインに入る。パイプライン３６に同時に入シ得るトー クン３０の数は、採用された特定の設計の多重処理能力によシ決まる、即ち、各 処理要素は並列に多数のトークンの演算を行なうことができる。処理パイプライ ン３６の第一ステージはインストラクション・７エツチ・ステージ３８である。

このステージでは、システムは入カドークン３０のタグに含まれるステートメン ト番号を参照する。このステートメント番号（ｓ）は、のメモリロケーションに 対応する。ステートメント番号が決定された後、システムはそのロケーションの インストラクションを取り出す（第４図の矢印３１にて指示されているメモリロ ケーションヲ参照）。

本発明のインストラクションはタプルと見なされことができる。特に、インスト ラクションは（Ｅ、ｒ、Ｗ、Ａ。

Ｔ、ａ）に等しく、ここで、Ｅｒはマツチングルールが働く格納ロケーションの 有効アｒレスを決定すｂ方法を特定し、Ｗはそのマツチングルールを特定し、Ａ はＡＬＵの動作を特定し、Ｔ、ｄはトークン形成ルールを特定する。タプルのこ れら要素は別のオペコードによジエンコードされる必要はなく、むしろ全ては後 述される単一のオペコードによ）エンコードされてもよい。

好適実施例では、インストラクションは多くて二個のオペランドに限定されてい る。このようＫして、二個以上のオペランドを伝統的に有するインストラクショ ンは、多くて２個のオペランドを有するインストラクションの組み合せに細分化 されなければならない。

インストラクション３２が一旦フエッチされると、インストラクション３２から のトークン３０と情報は、パイプライン３６のオペランド・マツチング・ステー ジ４０に通される。このステージでは、システムは同じノーｖ宛のオペランＩＦ （、ｔ？−）に関してのみ異なる似たタグを有するもの）をマツチさせるように 調べる。

このステージは、インストラクション３２の実行に必要な全てのオにランドが可 能状態・にあるか否かをシステムがチェックするための部分である。オペランド が可能状態にあるならば、インストラクション３２は実行される。もしそれらが 不可能な状態にあるならば、トークンにより特定されたオペランｒは一般にマツ チングロケーション内に書き込まれる。何が起こるかの特定事項は以下に詳述す る。

次いで処理はパイプライン３６の次のステージ内にて続く。ＡＬＵ演算ステージ ４２はタグ形成器４２ＡとＡＬＵ　４２　Ｂから成る。一般に、タグ形成器４２ Ａは出カドークンのタグ部を形成し、ＡＬＵ４２Ｂは出力トーク／の値部を形成 する。このステージ４２では、インの結果に対する新しいタグがタグ形成器４２ Ａによシ形成される。タグ形成器４２ＡとＡＬｏ　４２　Ｂは全体の性能をバラ ンスさせるように、更にサブステージにパイプライン化されてもよい。タグは実 行されるインストラクションのトークン形成ルールに従って形成される。このス テージ４２からの出力は、トークン形成ステージ４４に入り、そこでは出カドー クンが形成され一般に演算の結果を運ぶ、結果的出カドークンは、その後多くの 異なるロケーションに伝播する。第一に、トークンはトークン・キュー３４に又 はパイプライン３６に処理要素２内を伝播することができる。第二に、トークン は他の処理要素３へ伝播し、第三に、トークンはメモリユニット２に伝播する。

トークンがどこに伝播するかは各化カドークンのタグ部によシ指示される。理由 は、タグは以下に述べるように、特定の処理要素２又はメモリユニット３を特定 するからである。

化カドークン３０がメモリユニット２へ伝播していくと、化カドークンのタグは どのメモリユニット２がアクセスされるべきかを特定する。化カドークン３０は 又メモリロケーション上で実行されるべき動作（即ち、リード動作又はライト動 作）を特定する。メモリユニット２のメモリコントローラは所望の動作を実行す るために動作仕様書を使用する。リード動作が要求されると、メモリユニット２ はメモリユニット２からのデータリーげとある処理要素を特定するタグとから成 るトークン３０を生成する。一旦生成されると、このトークン３０は適当な処理 要素へ伝播し、そこでトークンがその宛先処理要素によシ処理されるべき他のト ークン３０と結合する。

化カドークン３０は、又上述の如く、他の処理要素３に伝播する。特に、出力ト ーク／を生成する処理要素３のパイプライン３６の出力時に、化カドークン３０ は相互接続ネットワークに導かれ、そこでトークン３０のタグによシ特定された 処理要素３へ伝播する。

そこで一旦、トークンは処理要素３にて他のトークンと結合し、処理される。

単一の処理要素３内の全てのトークンは同じ処理要素３を特定するタグを有する 。

化カドークン３０が従うことができる多くの異なるパスに留意すると、本発明に て使用可能な通信オプションの多様性と、そのような通信が実行される容易さを 認めるＫちがいない。各処理要素３は全ての他の処理要素と及びいかなるメモリ ユニット２とも通信できる。そのような構成要素と通信するためには、宛てられ た処理要素３又はメモリユニット２を特定するタグを有する化カドークンを発生 することが必要なだけで゛ある。更に、そのような通信は進行中の計算と並列に 実行されることができる。理由は処理要素３は通信に対する応答を待つ必要がな いからである。

上記に照らして、本発明内では多くの動作が並列に起夛うることは明らかである 。適切な同期を維持するためには、あるグラウンドルール（ｇｒｏｕｎｄ　ｒｕ ｌｅ　）に従う必要がある。グラウンドルールの一つは活性フレームは使用され る前に先ず割当てられなければならないということである。このようにして、活 性フレームは実行される各ルーチン毎に割当てられる。特に、ルーチンが一旦呼 出されるべきであると、活性フレームは割当てられる。この割当はオペレーティ ングシステムによシ実行される。オペレーティングシステムは、自由な活性７レ ームのリストを維持し、新しい活性フレームの要求を受取ると、その自由゛リス トから活性フレームを単にはじき出し、そのルーチンのコールにそれを割当てる 。更に、ルーチンのコールが完了すると、活性７レームは再び自由リストに追加 される。そのような割当と追加を実行する際に、オペレーティングシステムは同 じ活性フレームが同時に複数のルーチンコールに割当てられていないことを確認 する。

好適システムにおいて、各活性フレームは特定の処理要素によシ処理され、そし て各処理要素には数千の活性フレームが割当てられる。活性フレームは要求され た時割当てられ、先行するコードブロックの実行によシ要求されるので、処理要 素はコードの実行につれ動的に呼び出される。

ルーチンはコードブロックであシ、そのようなルーチンへのコールは先行コード ブロックによりなされる。

これらコードブロックは、データフローグラフのどのノードがコードブロックを 構成し、従って単一の活性７レームを共有するかを決定するコンパイ２によシ定 義される。コンパイ２は、従って、プロセスのゾロセサ間粒状物を構成する。

よシ小さなコードブロックはノロセサ間通信の増大につれて並列処理のための潜 在能力が高まる微粒子システムを特徴づける。

本実施例では、コードは共有されない。むしろ各処理要素３はその割当メモリ４ 内にコード全体の写しを有する。コード内にエンコードされたインストラクショ ンの全て各処理要素によシ実行されるわけではない。

その代シに、ある要素３によ）処理されるトークンによシ指示されるインストラ クションのみがその処理要素３によシ実行される。従ってコード全体の該当部分 のみが一般に処理要素により実行される。代シにキャシュシステムが必要によシ コードをローＶするために使用されてもよい。

一旦、割当フレームが割当てられ、コードブロックが定義されると、システムは オペランＶのマツチングを実行するように見ることができる。特に、オペ２ンｒ ・マツチング・ステージ４０は、実行されるべきインストラクション３２が含ま れるＥ、ｒフィールドと見られる。Ｅ、ｒフィールドは３つの有効アドレスモー ドの一つを特定する。一つの可能な有効アドレスモードはフレーム関連七−ｒで ある。フレーム関連モードでは、メモリロケーションのアドレスはオフセラ）　 （ｒ）を、トークン３０のタグ内に含まれるコンテキストポインタ（ｃ）に加算 することによシ活性フレーム４５内にされる。この手法を第４図に示す。第４図 で、Ｃからの矢印３５は活性フレーム４５の先頭を示し他の矢印３３はコンテキ スト（Ｃ）プラスオフセラ）　（ｒ）によシ特定されるロケーションを示すこと に注意。対照的に、絶対モーｒは絶対アドレス（ｒ）としてのアドレスを特定す る。最後に、コード関連モーＰでは、アドレスはタグプラスオフセラ）　（ｒ） からのステートメント番号によシ特定される。

一旦、マツチングルールが実行されるアドレスを決めると、処理要素３はマツチ ングルールを実行する。

マツチングルールは基本的には動作開始の手段である。

図示の目的のために、動作はタプル（ｃ、ｓ、ｖよ、”／ｒ、　Ａ　、Ｔ　。

ｄ）と考えられ、ここでｃ、ｓはマツチングトークンにより共有されるタグから のステートメント番号とコンテクスト〆インタである、Ｖ工は左側ボート上のト ークンの値であり、ｖｒは右側ボート上のトークンの値であシ。ＡはＡＬＵ演算 であシ、　Ｔ、ｄはトークン形成ルールである。

どのマツチングルールが適用されるかはインストラクションに規定された処理と オペランドに依る二最も一般的に使用されるマツチングルールは２個のオペラン ドについての演算である。このルールはＷａｙａ、ａよ。とじて参照される。こ のルールを実行すると、システムそりロケーションを見て、存在フィールドをチ ェックする。値が値フィールド内に現在存在すると、存在フィールドは”存在” に等しい。値がそこに現在存在しないと存在フィールドは“空”に等しい。

ロケーションの存在フィルｒが”空”状態４８（第５図）にあることを示すと、 システム５０はそのメモリロケーションの値フィールｒ内にトークンの値を書き 込み、存在フィールドを”存在”状態５２に変更する。他方、存在フィールドが 頭初”存在”状態５２にあると、メモリロケーションの値フィールｒが読み取ら れ、動作が発行される５４、発行された動作（活動度）がどのように発生される かは下記式によ）説明される。

（Ｃ，５１１ｖ１）、（仁ａｒ、Ｍｒ）　→（ｃ、ｓ、ｖｌ、ｖｒ＋Ａ、Ｔ、ｄ ）但しＡとＴ、ｄは関連するインストラクショ／から導かれ、ＣＳ　、’／１　 、’Ｖｒはトークン３０から導かれる。動作の発行に加えて、ルールは存在状態 を“存在”状態５２から１空”状態４８へ変更する。

この手法はダイアディック処理においてオペランＶをマツチングさせるタスクを 大巾に単純化する：もはや高価な連想メモリを必要としない。更に、一つのオに ランｒが他のオペランドの前に到着しても、それは失なわれない。むしろ、その オペランドは他゛のオペランドが可能状態になる迄単に待つ。この手法のこの観 点はインストラクションの実行のスケジューリングの非同期的性質を反映する。

更に、活性フレーム内のロケーションは値と状態を格納するために十分大きいこ とを要するにすぎない。第一のトークンのλカタグは、到着する第２のトークン のタグから再構築されることができるので、放棄される。

一つの演算子を特定すると、異なるマツチングルールが適用される。このルール はＷｍｏｎａｄｉ。ト表わされる。従来から、左側入力ボートはモナデイソク処 理の入力用に使用される。マツチングルールに従がって、左側入力ビート上のト ークンの値フィールｒは読み取られ、動作は発行される。存在状態は影響されな い。

動作は左側入力メート上の入カドークンのコンチクスト（ｃ）ステートメント番 号（Ｓ）、値（■、）を受け入れる。特に、 （ｃ、ｓｌ、ｖｌ）　−（ｃ、ｓｌ、ｖｌ、ｖｌ、Ａ、Ｔ、ｄ）他の可能性は、 ダイアディックオペ２ンドが特定されるが定数オペランド付きであるということ である。もしそうならば、Ｗｓｔｉｃｋｙとして表わされるスティンキー・マツ チング・ルールが適用される。それはスティンキー・マツチングルールと称され る。なぜならば、定数がロケーションに一旦書き込まれると、後続のアクセス時 にそれは抽出されないからである。

このルールが適用される定数オペランドには２つのタイプがある。第一のタイプ はコンパイレーンコンの時に知られたものである文字定数である。第二のタイプ は、フレーム定数であり、これらの定数はコードブロックのある実施内で多くの 動作にょシ共有される活性フレーム内に生成されることができる値である。

第６図はＷｓｔ工。ｋｙの状態遷位図を示す。定数の到着前に有効アドレスによ シ特定されるロケーションに単一のアクティブオペランドが書き込まれるのが許 される。

特に、存在状態が”空”状態５６であシ、かつアクティブオペランドがマツチン グステージにあると、オ（ランｒの値はロケーションに書き込まれ６２、存在状 態は”存在”状態５８に変更される。アクティブオペランドは左側メート入力に あることを要することに注意。定数がアクティブオペランドの後に到着すると（ 即ち右側？−ト上に入力オペランｒが続いて到着すると）、定数の値はロケーシ ョンのオぜランｒの値色交換され、動作は発行される６６゜存在状態は”定数” 状態６０に変更される。

他方、ロケーションが当初“空”状態５６にあり、定数が左側ボート入力のアク ティブオペランドに先立定数は特定のメモリロケーション６４に書き込まれ、存 在状態は”定数”状態６０に変更される。定数が一度メモリロケーションに書き 込まれると、左側ボート入力に後続アクティブオペランドが到着しても存在状態 は変更されず、代りに、定数を読み出しと動作の発行６８となる。この実施例に おいてこのルールが有効に働くためには、定数は右側ボートに入ることを要し、 非定数は左側−一トに入ることを要する。

存在状態は値の存在又は不存在をエンコーｒすることに限定される必要はなく、 むしろ存在状態は又データタイプのような他の情報をエンコーｒするものでもよ い。

更に、存在状態はインストラクションの実行を動的に変えてもよい。例えば、イ ンストラクションがステイキー・マツチング・ルールを特定すると、マツチング ルールが働くメモリロケーションにて実行される演算処理は存在状態によシ決定 される。従って、インストラクションは存在状態で条件づけられ、異なる操作、 所与の異なる存在状態を実行する。

動作（処理）が一度発生されると、処理はパイプライン３６の次のステージ即Ａ 、ＬＵ演算ステージ４２に送られる。このステージの中心目的はトークン形成ス テージ４４に送られるタグと値を生成することである。

このステージはインストラクション３２上のＡ及びＴ、ｄフィルドがシステム動 作を導くことを当てたする。

ＡＬＵ演算ステージ４２において、トークン形成ルール、Ｔ、ｄはどのようにし て新しいタグと値が形成されるかを特定する。形成されたタグは大部分トークン 形成ルールのｄフィールドによシ決定される。ｄフィールドは新しく形成された トークンに与えられる宛先アドレスを特徴する特に、ｄは（Ｓよイ、５２．　ｐ ｔｔ）と等しい。第一に新しく形成されたトークンのタグは一般にＣ，８’ｐ’ 　であシ、ここでｓ’　−ｓ　十Ｓｔ　、である。第２のトークンのタグは一般 にｃ、　Ｂ　、／／　であシ、ここでＳ／／ｘｓ＋ｓ２　である。

三つの基本的なトークン形成ルールがある（第７図参照）。第一は’ｒａｒ□ｔ ｈと表わされる数学的ルールである。それは出力値（Ｖ′）を発生するように動 作中に２つの値（ｖｌ、ｖｒ）にＡＬＵ演算（Ａ）を適用するようにＡＬＵ演算 ステージを導く。少なくとも一個のトークンが生成され、第二のトークン（第７ 図のカッコ内に注記）が生成されてもよい。トークン（Ｃ０ｓ’ｐ’とｃ　、ｓ ／′ｐ／／）の出力タグは入力タグに含まれるステートメント番号に増大（ｓｌ とｓ２　）を与え、かつトークン形成ルールのｄフィールげによシ特定されるよ うに、新しいボート（ｐ′とｐ“）を提供することによシ生成される。こ（Ｄｋ −ルの下ではこれら出カドークンはオリジナルトークンと同じコンテキストを有 する。

第ニド−クン形成ルール、送シルールはＴ８１ａ　ｎｄとして表わされる。この ルールは出カドークンタグを、データタイプＴＡＧである動作の左側値（ｖｌ） と等しく設定し、出カドークン値を動作の右側値（ｖｒ）と等しく設定する。必 要ならば他のトークンを発生できるが、増分をステートメント番号に加算するこ とによシ数学的ルールにおいて発生されるのと同様にして新しいトークンのタグ を発生する。第２出カド−クンの値フィールドは右側ボート値（ｖ　ｒ　）と等 しく設定される。このルールの主目的は異なるコンテキストに値を送ることであ る。そのようにルールは動作量通信能力を提供する。

第三かつ最後の基本的ルールは抽出ルール、Ｔｅｘｔｒａｃｔであシ、それは現 在のコンテキスト内のインストラクションに現在のコンテキストに等しい値を送 る。

ルールは一つの出カドークンを発生するだけである。

ルールは数学的ルール内にて行われるように８に増分（ｓｌと８２　）を加算す ることによ）、活性タグ（ｃ、ｓ）る。第一に発生したタグ（ｃ、ｓ’ｐ’　） は出カドークンタグとして使用され、第二のタグ（Ｃ，８／／　、／／　）は出 カドークンの値として使用される。

これら三つの基本的形成ルールは又付加的な）・−クン形成ルールを生成するこ とに関連して使用される。

例えば、抽出ルールと送信ルールは組み合わされて、他のコンテキスト（勺への アーギュメントとし°ての、一つのコンテキス）　（Ｃ）内からタグを送信する 抽出送信ルールを形成する。特に、ｖｌが新しいコンテキストを特定するタグ（ ｃ−鈴）に等しいと、出カドークンは下記に等しい。

組み合せトークン形成ルールの他の例Ｔ工。。−８−ｓａｎｄとして表わされる ｉｎｃ　−ｓ　−５ｅｎｄルールでアル。第二の増分（ｓ２）とｄフィールＶの 第二〆一トインヂイクータ（ｐ″）を使用して、新しい８フイールｒの調整を許 す。等式において％　Ｔｉｎ。−５−ｓｅｎｄは下記により表わされる。

（ｃ、ｓ　、Ｃ−Ｃ５，’／ｒ　、Ａ、Ｔｉｎｃ−ｓ−ｓｅｎｄ−ｄ）−（？ｌ ’、（９十６２）１〃、ｖ、）このインストラクションはアーギュメントと結果 を通過するために主に使用される。

他の組み合せトークン形成ルールはＴｆｅｔｃｌｌルールである。このルールは 基本的なトークン形成ルールの三つ全てを組み合せる。このルールは配列から要 素を読み込むために使用され、ここでＣはベースアｆレスでアシ、ｖｒはインデ ックスである。特に、（Ｃ−８、’；ａ、Ｇ’ｐ＋Ｖｒ、　１ｎｃ−Ｃ、Ｔｆｅ ｔｃｈ−（１）→（（Ｃ＋Ｖｒ）−’ａｐｔｌ＋ｃ、Ｂ’ｐ〆）。

又、述べる価値があるのはＴｓｗｉｔｃｈとして表わされる、特に定義されるス イッチ・マツチング・ルールである。このルールは下記に詳述されるスイッチイ ンストラクションと一致するように動作する。特に、（ｃ、ｓ　＋Ｖ１　、ＴＲ Ｕｇ、Ａ、Ｔ５ｗｉｔｃｂ、ｄ）　−ｅ　（ｃ　、ｓ’ｐ’　、ｖｌ　）　ａｎ ｃｌ（ｃ　、ｓ　、Ｖｌ　、ＦＡＬＳＥ、Ａ、ＴＢｙｌ　ｔｃｈ　、ａ）　→（ ｃ　、Ｂ”ｐｔｔ　、　Ｖｌ　）　。

数学的ルールが適用される時にのみ、インストラクションのＡＬＵ　フィールド （Ａ）はトークン形成フロセスにて大きな意義を有する。全ての他の場合におい て、トークン形成ルールは出力タグと出力値を規定する。更に、トークン形成ス テージ４４とＡＬＵ演算ステージ４２との間の密接な関係があることに注目すべ きである。両方共トークン形成ルール（Ｔ、ａ）に依存している。両ステージ間 の差異は、ＡＬＵ演算ステージ４２が非集合出力タグと出力値を生成するだけで ある点にある。出カドークンを生成するためにこれらの出力の組み合せはトーク ン形成ステージ４４によシ遂行される。

トークン形成ステージ４４は多くのマルチプレクサ−（７６，７８、第８図）の 助けによシ実行される。

特にＡＬＵ演算処理によシ生成される値とタグは、トーク／形成ルール（Ｔ、ａ 　）によシ規定されるように適切な組み合せを選択するマルチプレクサ−に送ら れる。

トークン３０のタグ部用のマルチプレクサ−Ｔ６と、トークン３０の値部用のマ ルチプレクサγ８がある。

マルチプレクサの選択ラインはインストラクションのオペコード（Ｔ、ａ　）に より制御される。オペコードは下記に詳述される。

トークン形成ステージ４４によシ発生されるトークン３０は一般にパイプライン ３６を出てトーク／キュー３４に戻る。トークンは次いでパイプライン３６によ シ処理される。

従って、動作が完了する迄パイプラインを介して連続的に流れる。トークンは、 しかしながら、他の宛先へ伝播スる。トークン形成ステージ４４は、出カドーク ンの宛先がどこか知るために出カドークンを調べ、また従って出カドークンをル ートづける。ロジックを含む。

出カドークンが伝播する他の宛先は他の処理要素３とメモリユニット２を含む。

変更タグインストラクション（後述する）が実行されるときに、他の処理要素に 、出カドークンは伝播し、それは異なる処理要素３と関連する新しいコンテキス トに出カドークンを送る。

更に、出カドークンは、メモリアクセスインストラクションがタグによシ特定さ れるときに、メモリユニット２へ伝播する。前記メモリアクセスインストラクシ ョン（例えばリード、ライト）はメモリユニット２によシ非同期に取シ扱われる 。

メモリアクセスが実行される間、処理要素は待つ必要はなく、むしろ、それは処 理を続ける。実際のメモリアクセスは、アクセスされる特定のメモリユニット２ 内のコントローラによシ実行される。

適切な場合には、メモリアクセスが完了すると、トークンはある処理要素３に、 メモリユニット２によシ送シ戻される。この非同期メモリアクセスは本発明の平 行処理の第三のレベルを構成する。理由はメモリアクセスは、種々の処理要素３ のパイプライン３６の計算と並列に実行されるからである。

ここ迄は、トークンキュー３４についてほんの少ししか述べていない。伝統的な キューを使用するが、一つの最適化は一連のスタック（第３図参照）から成るキ ューのためである。スタックの使用の背後のアイデアは一種のキャッシュ・キュ ーを作シ出すことを試みることである。ＦＩＦＯバッファは有益であるが本目的 のためには実用的でない。ＦＩＦＯは優先度によるスケジュールを容易に提供し ない。理由はＦＩＦ○手法においては、全てのトークンは処理される順番を待つ 必要があるからである。更に、ＦＩＦＯは誤った方法で並列処理を制御する。実 行されるべきタスクは木として見なされ、そこにおいて、他のタスクが実行され ることができるように実行プロセス内にて早く実行される必要があるタスクは、 木の頂上近くにあり、ＦＩＦＯ手法は広さ第一法でその木を解き放すであろう。

望まれるのは深さ第一法にて木の解放を制御できる技法である。

ＬＩＦＯ技法は前記深さ第一法にて解放を制御できる。

ＩＪ　ＦＯ技法はＦＩＦＯ技法よシも局部性に優れる。更に重要なことは、　Ｆ ＩＦＯキューはローカルメモリからキャシュされることができ、他方ＦＩＦ○キ ューはキャシュすることが難しい。

好適実施例は優先度によシ構成されるスタックを使用する。トークン３０は、そ れが空になる迄最高優先度スタックγ０（第３図）から除去される。一度量高優 先度スタック７０が空になると、トークン３０は次の最高優先度スタックγ２か ら除去される。これは実行が完了する迄続く。望ましい実行は唯２個のスタック を利用することである。はとんどのトークンは最高優先度スタックＴＯに入るが 、幾つかのトークンはそれらの処理を遅延するように、次の最高優先度スタック γ２内におかれる。トークン３０がどのスタックに入るかを決定するために優先 度を決定するために使用される一つのオプションは、タグの一部としてトークン ３０内の優先度をエンコードすることである。このオプションは動的であるとい う利点を有するが、システムを複雑にするという結果となる。前記技法は動的に 優先度をエンコードすることができるが、静的な制御をも可能にする。

他のオシジョンは、インストラクションのトーク／形成ルールのｄフィールｒに よシ特定される宛先内にエンコードされる優先権を有することである。このオプ ションはタグ内に優先度をエンコードするととよシ、よ）静的であるが、容易に 実行できるという利点を有このスタッキング法は迅速に処理されるべき高い優先 度のトークン３０を考慮に入れ、インストラクションの実行において早く考慮に 入れることとなる。この特徴によシ、待ちインストラクションの実行用のパスを 自由にするように実行プロセスにおいて早く完全に実行される多くの待ちインス トラクションの実行に先立つ条件であるインストラクションを許す。正味の結果 は表わされた並列処理についてのより大きな制御である。

本発明内で具体化された他の最適化はパイプライン３６からの出力をパイプライ ン３６の入力に戻す直接パス（第３図の７４）を提供することである。この直接 パス７４はトークン列をバイパスする。結果として、単一のボートキューのみを 必要とする。理由は、一つの出力又は一つの入力のみがある周期に対して必要と されるからである。パイプライン３６により２つの出カドークンが生成されると 、トークン３０の一つはバイパス路７４に従い、パイプライン３６内に再循環さ れる。他のト−クンはトークンキュー３４に入る。パイプライン３６により一つ の出カドークンのみが生成されると、トークンはバイパス路７４に従う。何らト ークンが生成されないと、トークンはトークンキューから除去され、パイプライ ン３６内に挿入される。

本発明は又例外取扱い用の最適化に関する。本発明に含まれるシステムは特別の レジスタセット（第３図の４１）を含む。このレジスタセット４１はパイプライ ン３６内の実行を記録する。特に、レジスタセットはパイプライン３６内の各動 作のタグを記録し、左側は例外が起こるときのシステム２動作を図式化する。

例外は演算中のミスマツチしたデータ型式、零ニょシ割算する試み、などの事象 である。

例外が起ると、それはＡＬＵ出力内に注記される。システムは例外を起した動作 の値をレジスタ４１内に凍結し、例外を起した動作にフラグを立てる。インター ラブドされないトークンは生成されて、例外取扱い演算を呼ぶ。この新しいトー クンはバイパス路に従って直接パイプライン３６に戻ル。

新しいトークンは、攻撃インストラクションを翻訳するか再起動するかを決める ために、レジスタ４１内にて凍結された動作を調べる例外ハンドラ４３ｔ−作動 させる。例外ハンドラ４３が決定した後に、処理は通常のように続く。

上記詳細な説明から明白なように、インストラクションセットはシステム演算に おいて特に重要な役割を果す。インストラクションセットはインストラクション の幾つかの異なるクラスから成る。インストラクションの主要クラスの一つはダ イアディック算術インストラクションクラスである。インストラクションのクラ スは２つの入力オペランドについての算術演算を実行する。ダイアディック算術 インストラクションの典型的例は加算インストラクションである。

このインストラクションは下記の如く要約できる。

ＣＣ−８ｒｒ　ｖｒ）　Ｃ，ＣＣ，Ｓ”ｐｉｔ　、　ｖ１＋　ｖρ〕指示は２つ の入力オペランドの和である値を出力する。他の例はｆｇｅｑインストラクショ ンである。

このインストラクションは下記の如く要約できる。

ｇｅｑ （Ｃ，Ｓ　Ｉ　Ｖ　）　（（Ｃ，Ｓ”ｐ７／　、　Ｖｌ　〉’ｔｙρ　ｒ 第一のオペランドが第二のオペランドより大きいか又は等しい場合に、ＴＲＵＥ の値を戻し、さもなければＦＡＬＳＦ：を戻す。

インストラクションの第二のクラスは算術インストラクションセラトラ充放する 。この第二のクラスはモナディツク算術インストラクションとして知られる。

それらのダイアディックな相手方のように、インストラクションは算術演算を実 行する。しかしながら２個のオペランドに対向して一つのオペランド上で働くの みである。モナディック算術インストラクションの先導例はフロートインストラ クションである。このインストラクションは下記の如く要約される。

（ｃ−ｓｌ＋　ｖｌ）　（Ｃ，Ｓ’ｐ／　、　ｆｌｏａｔ（ｖｌ））（（Ｃ，Ｓ ″ｐ／／　、　ｆｌｏａｔ（ｖｌ）））Ａ　＝　ｆｌｏａｔ Ｔ−Ｔａｒよ、ｈ インストラクションは整数オペランドを浮動小数点数に変換する。

同定インストラクションはインストラクションの付加的クラスを表わす。このク ラスの主要なインストラクションは同定インストラクションである。このインス トラクションは下記の如く要約される。

同定 Ａ　−ｎｏｐ Ｔ″″Ｔａｒｉｔｈ 同定インストラクションは入カオ（ランドの［ｔ−他のコンテキストへ通す。逆 にｒ−）インストラクションは下記の如く要約できる。

（ｃ−ｓｒ＋　ｘ）　ＣＣｃ、ｓ″ｐｕ　、　ｖｌ））ｒ−トインストラクショ ンはインストラクションが左側入力ポートのオにラン−をコピーシ、トリカド呼 ばれる値が右側入力ボートに受信される時にその値を送る点で異なる。

条件インストラクションは条件付き実行を指図するために使用される。使用され る唯一の条件インストラクションはスイッチインストラクションである。それは 二つの入力オペランドを要求する。入力オペランドの一方は値であることを要し 、他方の入力はプール値であることを要する。それはある入力に対して二つの出 力値の一方を選択することを可能とする。どちらの出力値を選ぶかはプール値入 力による。プール値入力が真（ＴＲＵＥ）ならば第一の出力が選ばれる。。

入力　出力 （ｃ、ｓｒ、　ＴＲＵＥ） プール値入力が誤（ＦＡＬＳＥ）ならば、第二出カド−クンが選ばれる。

（ｃ　−ｓ　ｒ　＊　ＦＡＬ　Ｓ　”’　）タグ処理はタグ処理インストラクシ ョンの特別クラスにより実行される。このクラスは三つの基本的インストラクシ ョンを含む。第一のインストラクションは変更タグであり下記の如く要約できる 。

（Ｃ−Ｓ　Ｌ　ｌ　’；！　−２６）　（ｅ　−９Ｓ　＊　ｖｒ）（Ｃ０Ｓｒ＋ 　ｖｒ　）　（（ｃ　−ｓ”　ｐ〃ｒ　ｖｒ　）　）Ａ　ｗ　ｎｏｐ Ｔ″−Ｔｓ８ｎｄ コンチクスト間の通信値においてそれは有益である。

注記した如く、それは２つの入力を要する。左側久方の値が新コンテクス）１示 し、右側大刀の値は新コンチクストへ送られる値に等しくなる。これら二つの入 力［’ｅ−諸にしたものが出カドークンを構成。更に、右側の入力［−有する現 在のコンチクストにおいて、第二）出カドークンを虫取するオプションがある。

抽出タグは逆に下記の如く要約できる。

抽出−タグ それは単一の出力に限定される。その結果としての出カドークンは入カオベラン ドと共にコンチクストロ共有するタグを有する。それはステートメント番号を有 し、それは、入力のステート番号と増分の和である。

更に、出カドークンの値フィールドは入力と同じコンチクストにおけるタグと等 しいが、ステートメント番号と追加的増分との和であるステートメント番号を有 する。

調整オフセットインストラクションは下記の如く要約できる。

調整−オフセット （ｃ、ｓｚ、　ｃ、ｓＡ）　（ｃ、ｓ’　ｔ　、包（つ＋１）＾）ｐ　ｐ　ｐ インストラクションはよシ複雑な演算を提供する。

それは二つの入力を利用する。第一の入力の値は新しいタグを特定し、第二の入 力の値はオフセットを特定する。このインストラクションは二つまでの出カドー クン生成する。第一の出カドークンは入力と同じコンチクスト内にアシ、第二の 入力の値による第一の入力値のオフセットに等しい値を有する。第二の出方）　 −クンも又、同じ値を有し、入力と同じコンチクストを共有するが、そのステー トメント番号はオフセットである。

他のインストラクションクラスも存在するが、しかしそれらは本議論では重要で はない。

にも拘らず、本発明はここで議論されたインストラクションにのみ限定されるも のではなく、むしろ、議論されたクラスによシ具体化されるインストラクション セット全体を含む。

本システムはループのような、反復の循環を容易に与える。システムはループの 各反復に新しいコンテクスト全割当てることによりループを実行する。それは次 いで現在の反復に対して、以前の反復からのトークンを送るように新コンチクス トに対し変更タグインストラクションを使用する。

反復が完了すると、反復はコンチフストラ自由にするので、コンチクストは次の 反復に割当てられることができる。そのようにして、族コンチクストは次から次 へと反復に通される。従って、Ｎ個の活性フレームの尾部循環として、実行中に ループは開く、ここでＮはルーズ内の反復数である。この技法において効率を維 持するために、ループで使用された活性フレームはリサイクルされる。

一般に、活性フレームは処理がコールされる度に割当てられる。データフロー処 理システムのオペレーティングシステムは自由な活性フレームのリストを維持す る。手続きがコールされると、それは自由リストから活性フレームをはじき出す 。同様に、手続コールが完了すると、それはもはや活性フレームを必要とせず、 従ってそれが使用した活性フレームは自由リストに戻される。

本発明の好適実施例はマルチプロセサシステムである。従ってそれは処理要素３ 間で容易に通信できることを必要する。好適実施例ではトークンが自由に一つの 処理要素から他の処理要素へ流れることができるようにしてこの能力を与える。

更に本発明は個々つ処理要素から容易に成る。同じ実体はプロセッサ間のトラヒ ックと共に、プロセッサ内トラヒックのためなので、マルチプロセサシステム内 の多数の処理要素は容易に実現される。更に、並列に実行される計算の微粒子的 特性は同様に、単一の処理要素２をマルチプロセサシステムで非常に容易に、構 成することを許す。システムの微粒子的特性は又コードのコンパイルを容易にす る利点を与える。

本発明はマルチプロセサシステムであるので、種々の処理要素２間にて間仕切り プロセスの手段であらねばならない。単純で作業可能な技法は各処理要素をメモ リ斌に割当てることである（第９図参照）。タグによりあるコンチクストに割当 てられた処理要素を、トークンが特定する。特に、コンチクストポインタの２つ の先頭ビットは適切な処理要素を示す。この技法はプロセサ間の競合の可能性を 除去し、メモリへの急速なアクセスを与える利点がある。メモリ空間の割当は必 ずしも固定されない。従って、一つの処理要素２により活性フレームのために使 用された空間は、次いで他の処理要素にも使用されることができる。従って、技 法は間仕切を動的に再割当できるという新たな利点を有する。

アドレス空間を間仕切する一つの欠点は大きなデータ構造の割当に関する如きも のである。本システムは大きなデータ構造をマルチプロセサにインターリーブし 、ネットワークのトラヒックとプロセサの負荷を等しく分配する。このインター リーブはワード単位で実行される。非インターリープ技法とインターリープ技法 は概念的にアドレス空間全多数の領域に分割し、そこではコンチクストへの増分 は特定される副領域に依存してプロセッサ内又はプロセッサ間で進む。

副領域は２　個の処理要素の集合であり、Ｎはトークンのタグにより生成される Ｎフィールド内で特定される（デコーディング記述に関して後述される）。Ｎ− 〇の場合に、Ｃへのいかなる増分も同じ処理要素にマツプする（第１０図参照） 。しかしながらＮ＝１の場合には、Ｃへのいかなる増分も２つの処理要素間にて 交換する。Ｎ＝２の場合には、Ｃへの増分は４つの処理要素間にて交換する、以 下同様である。第１０図はこの技法の基本的操作を示す。

各プロセサが排他的活性フレームに割当てられると、コードも共有されるかとい う疑問が生じる。一般に、各コードブロック用のコードのコピーが、そのコード ブロックを実行する各α埋要素上に存在するということが望ましい。従って、宛 先インストラクションはローカｋ　Ｔあり、ノンブロッキングである。結果は、 より大きなメモＩＪ　＝ｉ最小のコストで設計するための単純性を高めるという ことである。代案的に、キャッシュシステムも利用される。

各メモリロケーションが存在ビットと関連するということは以前に注記した。こ れらの大量の存在ビットが単一のインストラクションと共に同時に変更される場 合には手助けとなる。この能力を実現するために、隣りのロケーション用の存在 ビットはマシン語に等しいサイズの語に合体される。好適実施例において、各メ モリロケーション用に二つの存在ビットがある。

３２ビツトが一語を構成する。従って、１６セツトの存在ビットが一語として格 納される。

システムを実現する他の方法は選ばれる語長である。

好適実施例では７２ビツト語を利用し、そこでは６４ビツトが愼フィールドであ り、８ビツトはタイプフィールドである。トークンは二語から成る（第１１図参 照）。第一の語はタグであり、第二の語は値部分である。タグはデータタイプＴ ＡＧである。他方儀部分は、ＴＡＧＸＦＬＴ　（フローティングポイント）、Ｉ ＮＴ　（指麹及びＢＩＴＳ　（符号なし整数）を含む幾つかのデータタイプであ る。

タグは多くのフィールドに単に細分化される（第１２図参照）。タグの先頭ビッ トはオペランドの部分を示す。零（０）は左側ポートを示し、１は右側ボートを 示す。次の７ビツトはＭＡＰフィールドである（第１６図参照）。ＭＡＰフィー ルドの最初の２ビツトは、インターリーブ格納を選択する・・ツシュ（ＨＡＩＲ ）インストしである。他の５ビツトはＮフィールドであり、２を底とする副領域 内のプロセサの数の対数と等しい。

ＭＡＰフィールドに従うのは２４ビツトのＩＰフィールドであり、それはプロセ サ要素、ＰＥ１　フィールドにより特定されるプロセサ番号上のインストラクシ ョンのインストラクションポインタアドレスを与える。

メモリアクセストークンでは、ＰＥは処理要素よりはむしろメモリユニット２を 実際に特定する。ＰＥはインストラクションポインタ、ＩＰ、フィールドに従ｂ １それはメモリ内のインストラクションを示し、１０ビツトの長さである。タグ の最後のフィールドはＦＰフィールドである。それはフレームポインタであり、 ２２ビツト長である。それは特定の副領域に割当てられたフレームのうちの特定 のものを示す。

タグ”５ＵＰＥ、ＦＰ及びＩＰフィールドから主に形成される。特に、Ｃはフレ ームポインタＦＰと、処理要素指定ｐｇとからなシ、ＰＥはＣのＭＳＢからなり 、ＦＰはＣのり、ＳＢからなる。更に、ＳはｐＥとＩＰから底る。ＰＥはＳのＭ ＳＢから放り、ＩＰは５ＱＬＳＢから成る。

インストラクションに３２ビツト長のみであり、４つのフィールド、０ＰＣＯＤ Ｅ、　ｒ、　ＰＯＲＴ及びＳのみから放る（第１４図参照）。０ＰＣＯＤＥは１ ０ビツト長であシ、インストラクションｏｐＬｏＤｇ　ｔ　％定する。又１０ビ ツト長はｒである。それはオペランドの有効アドレスを計算するために使用され る符号なしのオフセットであで宛先タグの一つである。あるインストラクション では２つの宛先タグが要求されると、第二のタグは、入力ＩＰに１を加算し、設 定ボートに１を加算して、発生する。

タグ、トークン及びインストラクション用のフォーマットｔ−知れば、よシ詳細 にパイプライン３６のオペランドマツチングステージ４０を知ることができる。

特に、オペランドマツチングステージ４０は三つのサブステージに分割される。

第一のサブステージ８０は、オペランドマツチングが発生するメモリロケーシコ ンノ有効アドレスを計算する。第二のサブステージ８２は存在ビットに対して働 き、第三のサブステージ８４ハ有効アドレスのオペランドを７エツチし、又は格 納ＤｅＣＯｄ８　ｋ参照）、１０ビツトの０ＰＣＯＤＥ　９０のフイールトハ第 一のレベルデコード表への、アドレスとして使用される。第一レベルデコード表 へのエントリー１０９は四つのフィールドを有する。ＢＡＢｇフィールド９２は 第２レベルデコード内のエントリー用の基本アドレスを特定する。他方、ＴＭＡ Ｐフィールド９４は３２個のタイプマツプの一つを特定する。更に、ＰＭＡＰフ ィールド９６は６４個の存在マツプの一つを特定し、最後に、ＥＡフィールド９ ８は有効アドレス発生モードを特定する。

０ＰＣＯＤＥ　９０は第一レベルデコード表エントリ１０９ｔ−調べるために使 用され、エントリーのＥＡフィールド９８はテストされる。それは２ビツト長で ある。両ビットが０であると、アドレスはＦＰ十ｒに等しく、両ビットが１であ ると、アドレスはｒに等しくなり、先頭ビットが１であり、後続ビットがＯであ ると、アドレスはＩＰ＋ｒに等しい。

第一サグステージ８０（第３図）の間に、ＴＭＡＰ（第１５図の９４）フィール ドは又テストされた。上述の如く、ＴＭＡＰフィールド９４は３２個のタイプマ ツプの一つを選ぶ。タイプマツプはサイ７：２５６Ｘ２の二次元配列である。各 エントリは２ビツトを有する。これらの２ビツトはボートからのマツピングを表 わし、かつ第一サブステージのトークンの値のデータタイプを表わす。サブステ ージを結論するために、トークン、有効アドレス及びタイプコードは次のサブス テージ８２（第３図）に通される。

第２のサブステージ８２は存在ビットサブステージである。このサブステージ８ ２において、システムは特定のアドレスによシ特定されるメモリロケーションを 見る。そのロケーションからそれは２つの存在ビラトラ読み取る。サブステージ 内のトークンのボートと共にこれらビットを使用し、タイプコードビット１００ はタイプマツプと、第一レベルコードエントリーのｐｍｐフィールド９６とから 読み取られ存在マツプ表内のコントリー１１０ｔ−ｖ４べろ。存在マツプ表は６ ４のエントリーを有し、各エントリーは４フイールドを有する。

ＢＲＡフィールド１０２は４路ブランチコントロールであり、後述する。ＦＺフ ィールド１０４はフォース・ツウ・ゼロオーバーライドが行なわれるかを決定す る。

それも同様に後述する。ＦＯＰフィールド１０６は、どのオペランｒのフェッチ ／格納動作が実行されるべきか（即ち、読み取、書き取、交換又は交換減小）ｔ −特定する。最後のフィールド１０８は存在ビットの新しいＭｋ特定する。それ はＮ　ＥＸＴとして表わされる。

ＦＯＰが特定する第三かつ最後のサブステージ８４において、フェッチ／格納動 作は実行される。有効アドレスにより特定されるロケーションの内容は、パイプ ラインの次のステージに通される。更に、存在マツプのＢＲＡフィールド１０２ と、第一レベルデコードエントリーのＢＡＳｇフィールド９２はＯＲされ、第ニ レベルデコード内にアドレスを生成する。第二レベルデコード表エントリーは、 システムの処理に使用される係数を特定するために使用される。ＦＺフィールド が１であるとＢＡＳＥフィールド９２はＯＲされる前にＯにされる。

正味の結果は、第二レベルデロード表エントリー１１１が絶対アドレス０，１． ２又は３として設定されることである。

上述のシステムは、データ処理システム内の並列処理をしみ込ませる困難な仕事 をプログラマから解放する。平行主義は指示セットにおいて固有のものであるの で、かつハードウェアを介して割当てられるので、このシステムは、現在の平行 処理マシンよりもずっと使用が容易である。マツチング機構は単純化されて、連 結するメモリシステム内に見られる生来の複雑性を除去する。特異なメモリ設計 は減少した頭上のために主に責任がある。

更に、本システムの微粒子特性は多くの利点を与える。第一に、本システムは平 行主義の最大量全露呈する。第二に、メモリ潜在性を容易に緩和する。理由はメ モリアクセス要求が働いている間に他のトークンを逸埋できるからである。第三 に、粗粒子システムよシも編集容易である。加えて、本発明は、実行特性、単純 性及び原価有効性を最適化する。

本発明は望ましい実施例に関して特に図示、詳述したが、当業者にとって形状と 詳細の各種変更は添付請求の範囲に規定した本発明の精神と範囲から逸脱せずに なされるものと理解されよう。

第１図 第２図 第４図 第５図 算術ルール　ルールを送る　ルールを抽出第７図 格納部 第９区 国際調査報告 １＋″″″″Ａｌ＃１ｍ、　、、、、、、、　、Ｑ、ｎζ＋ｎｃ国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．下記構成要素から成ることを特徴とするデータ処理システム。 （ア）数学的／論理的インストラクシヨンを処理するための少なくとも一つのプ ロセサ。 （イ）前記少なくとも一つのプロセサにより処理された数学的／論理的インスト ラクシヨンのオペランドをマッチするため、データ処理システムの少なくとも一 つのプロセサにより各々アクセスされる複数個のメモリロケーション。 （ウ）オペランドがオペランドの適切なマッチングを実行するようにメモリロケ ーシヨンに存在するか否かを決定するために、少なくとも一つのプロセサにより アクセスされるメモリロケーシヨンの現状を検出するための論理手段。 ２．各メモリロケーシヨンは唯一のロケーシヨンであり、そこでインストラクシ ヨンの特定の実行のオペランドのマッチングが起り、かつ各メモリロケーシヨン は、値フィールドの重要性が状態フィールドに従うようにして、値フィールドと 共に状態フィールドを含むことを特徴とする上記第１項記載のデータ処理システ ム。 ３．上記第１項記載のデータ処理システムであって、各プロセサは下記構成要素 を含むことを特徴とすること。 （ア）処理されるためにトークンの待ちとしてオペランドを表わすトークンもメ モリするバツフア。 （イ）バツフア内にメモリされたトークンを処理するためのバツフアとメモリロ ケーションと通信する処理パイプラインであって下記要素から成るもの。 （ｉ）パイプライン内にてトークンを調整するために、インストラクシヨンを掴 むためのインストラクシヨン掴み段。 （ｉｉ）掴んだインストラクションに応答するオペランドをマッチングするため のオペランドマッチング段。 （ｉｉｉ）掴んだインストラクシヨンにより特定される操作を実行するための操 作段。 （ｉｖ）掴んだインストラクシヨンにより特定された操作の結果を運ぶ、新しい トークンを形成するためのトークン形成段。 ４．各トークンは作動フレームと共にトークン上に働くインストラクシヨン用の アドレスを示すためのタグから成り、かつ又データ片をメモリするための値から 成ることを特徴とする、上記第３項記載のデータ処理システム。 ５．掴んだインストラクシヨンは、マッチングオペランド用のマッチングルール 、マッチングルールが操作するメモリロケーションの有効アドレスを計算するた めのルール、データ処理システムのＡＬＵにより実行されるＡＬＵ操作、及びイ ンストラクションの実施から来る新しいトークンを形成するトークン形成ルール とるエンコードすることを特徴とする上記第３項記載のデータ処理システム。 ６データ処理システムは平行マルチプロセサシステムであることを特徴とする上 記第１、２、３、４又は５項記載のデータ処理システム。 ７．データ処理システムはデータフロー処理システムであることを特徴とする上 記第１、２、３、４又は５項記載のデータ処理システム。 ８．データ処理システムはオペランドをマッチングするための非連結メモリを当 てにするタタグドトークンデータ処理システムであり、そこにおいてオペランド をマッチングするために、システムは分担したメモリロケーションにオペランド を向けることを特徴とする、上記第１項記載のデータ処理システム。 ９．処理パイプラインと、メモリとを有し、オペランドをマツチングするための 非連結メモリを当てにし、そこにおいてオペランドをマッチングするために、方 式は分担したメモリ位置にオペランドを向けることを特徴とするタグドデータ処 理システムであるデータ処理システム。 １０．例外が起ると、例外を起こした実行が可能になるように、パイプラインの 各段にてトークンと連結する実行を記録するための複数個のレジスタ、及び起る 各例外用の実行を見つけるために複数個のレジスタを試験するパイプライフ内に 起る例外を解決する例外ハンドラとから成ることを特徴とする、上記第３項又は ９項記載のデータ処理システム。 １１．各分担されたメモリロケーションは値フィールドと状態フィールドとを含 むことを特徴とする、上記第９項記載のデータ処理システム。 １２．方式は、ロケーシヨンの状態フィールドが他の値が存在しないことを示す 場合にメモリロケーションの値フィールド内にトークンの値を書き込むために該 システムに述べるスライツキーマツチングルールを含むマツチングルールに従が い、トークンの値が定数でない場合に、値が存在することを示すためにロケーシ ョンの状態フィールドを変更し、かつトークンの値が定数である場合に定数が存 在することを示すために、ロケーションの状態フィールドを変更することを特徴 とする、上記第２項又は１１項記載データ処理システム。 １３．オペランドのロケーションは前記オペランドの容易なマッチングを実行さ せるためにオペランドのマッチング前に知られるので、オペランドのマッチング 前にインストラクションはデコードされることを特徴とする、上記第３項又は１ １項記載のデータ処理システム。 １４．データ処理システムにおいて、下記工程から成ることを特徴とする数学的 ／論理的インストラクションを実行する方法。 （ア）数学的／論理的インストラクシヨンを掴むこと。 （イ）数学的／論理的インストラクシヨンの実行に使用されるオペランドを探す ために数学的／論理的インストラクションにより示されるメモリロケーションを アクセスすること。 （ウ）メモリロケーションの現在状態を試験して、数学的／論理的インストラク ションを実行するか否かを決定すること。 １５．データフロー処理システムにおいて下記工程から成ることを特徴とする方 法。 （ア）トークンを与えること、各トークンはフレームポインタ、インストラクシ ョンポインタと値から成り、インストラクションポインタは同一のフレームポイ ンタと同一のインストラクシヨンポインタによりトークンの値を処理するインス トラクションにポイントすること。 （イ）トークンに応答してフレームポインタとインストラクションポインタによ り識別されるメモリ内にメモリロケーシヨンをアドレスすること。 （ウ）値がアドレスしたメモリロケーション内にメモリされたか否かを决定する こと。 （エ）値がメモリされると、メモリされた値と、新しいトークンを作るためのト ークンの値上にインストラクシヨンポインタにより決定される操作を実行するこ と。 （オ）値がメモリされないと、メモリロケーションにトークンの値をメモリする こと。 １６．データ処理システムにかいて、下記工程から成ることを特徴とする単一の インストラクションのオペランドをマツチングする方法。 （ア）空のメモリロケーション内に、インストラクシヨンの第一の可能なオペラ ンドをメモリすること。 （イ）インストラクションのオペランドがメモリロケーシヨンにメモリされるこ とを反映させるためにメモリロケーションの状態を変更すること。 （ウ）インストラクシヨンの第二可能なオペランドを探すこと。 （エ）インストラクシヨン第一の可能なオペランドが内にメモリされるか否かを 見るために、メモリロケーションをチエックすること。 （オ）メモリロケーシヨンから第一の可能なオペランドを読み取り、インストラ クシヨンを実行するために、処理手段へオペランドを送ること。 １７．上記第１６項記載の方法は更に、処理手段へオペランドを送る工程後に、 メモリロケーションが空であることを示すために、メモリロケーションの状態を 変更することから成ることを特徴とすること。 １８．データ処理システムはマルチプロセサシステムであることを特徴とする上 記第１６項記載の方法。 １９．下記工程から成ることを特徴とするパイプラインしたデータ処理システム 内の例外を取扱う方法。 （ア）実行がパイプラインに入るに連れ、レジスタ内に実行をメモリすること。 （イ）例外が起きたときに実行をフラッギングすること。 （ウ）実行の処理を休止させること。 （エ）実行の値が変更されないか又は交換されるので、レジスタ内の実行の値を 凍結すること。 （オ）例外をなすしや断できない例外実行と実行を交換すること。 （カ）例外実行を処理すること。 （キ）実行の処理を続行すること。 ２０．タグドトークンデータフロー処理方式において、トークンデータ目的は下 記構成要素から成ること。 （ア）作動フレームの始期に対するポインタ及びインストラクションに対するポ インタ。 （イ）値。