JPH0448843A - パケット送受信制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要〕 回線制御プロセッサと管理プロセッサとの間でパケット
を送受信するパケット送受信制御方式に関し、 バッファメモリの残存データ容量値に対応して効率良く
パケットの送受信を行わせることを目的とし、 回線制御プロセッサと回線対応部を介して管理プロセッ
サとの間でパケットの送受信を行うパケット送受信制御
方式に於いて、前記回線制御プロセ・７すのバッファメ
モリの残存データ蓄積容量値を、前記回線対応部のメモ
リに書込み、前記管理プロセッサは、前記メモリに書込
まれた前記残存データ蓄積容量値を定期的に読込み、該
管理プロセッサから前記回線制御プロセッサに、前記回
線対応部を介してパケットを送信する時に、前記残存デ
ータ蓄積容量値が送信すべきパケットの大きさ以上の場
合のみ、該パケットを送信するように構成した。

〔産業上の利用分野〕

本発明は、回線制御プロセッサと管理プロセッサとの間
でパケットを送受信するパケット送受信制御方式に関す
るものである。

パケット交換機は、回線を介して受信したパケットの分
析１分解２組立等の処理を行って、他の回線に送出する
ものであり、大量のデータを最小限の遅延時間で送信す
ることが要求されており、この為に、複数のプロセッサ
による負荷分散の構成が採用されている。従って、複数
のプロセッサ間に於ける効率の良いパケットの送受信を
行うことが要望されている。

〔従来の技術〕

パケット交換機は、例えば、第５図に示す構成を有する
ものであり、５１は回線制御プロセッサ（ＬＣＯ−ＬＣ
７）、５２は回線対応部（ＬＰＲＯ，ＬＰＲＩ、ＬＰＲ
２，・・・、ＬＰＲＩＩ）、５３は管理プロセッサ（Ｍ
ＰＲ）、５４はチャネル制御装置（ＣＨＣ）、５５は中
央処理装置（ＣＰＵ）、５６はメモリ（ＭＥＭ）　、５
７は回線制御プロセッサ・バス、５８は共通バス、５９
は回線である。

回線制御プロセッサ５１は、例えば、８ビツト処理装置
を備えて、２本の回線５９を制御する機能を有し、回線
対応部５２は、例えば、１６ビツト処理装置を備えて、
最大８個の回線制御プロセッサ５Ｉを制御する機能を有
し、又管理プロセッサ５３は、例えば、３２ビツト処理
装置を備えて、最大１２個の回線対応部５２を制御する
機能を有するものである。又回線制御プロセッサ５１は
、バッファメモリを備え、回線５９からのパケットを蓄
積して管理プロセッサ５１に転送し、管理プロセッサ５
１の中央処理装置５５による受信パケットの分解、送信
パケットの組立てを行い、送信パケットを宛先回線の回
線制御プロセッサ５１のバッファメモリに転送し、バッ
ファメモリから所定の回線速度でパケットを送信する。

第６図はパケットの分解９組立説明図であり、回線制御
プロセッサ５１−１で受信したパケットを、回線対応部
５２−ｊ（ＬＰＲ）を介して管理プロセッサ５３に送信
し、管理プロセッサ５３から回線対応部５２−１　（Ｌ
ＰＲ）を介して回線制御プロセッサ５１−ｋにパケット
を送信する場合のパケットの分解９組立ての一例を示す
ものである。

回線制御プロセッサ５１−１に於いて回線からのパケッ
トを受信し、順次バッファＢＡ、ＢＢ。

ＢＣに蓄積される。なお、ＣＴは制御情報部、ＨＤはヘ
ッダ部、ＤＩ、Ｄ２．Ｄ３はデータ部であり、バッファ
ＢＣに蓄積された最後のデータ部Ｄ３が短い為に、バッ
ファＢＣに空きが生じた場合を示す。

この回線制御プロセッサ５１−１から管理プロセッサ５
３に回線対応部５２−ｊを介してパケットを送信するも
ので、管理プロセッサ５３に於いては、バッファＢａ、
Ｂｂ、Ｂｃに蓄積される。

このパケットを、回線制御プロセッサ５１−ｋから回線
に送信する場合に、パケットサイズが小さい為に、管理
プロセッサ５３に於いて分解処理を行うもので、バッフ
ァＢｂ”をハントし、バッファＢａ、Ｂｂ’により１パ
ケツトを構成し、バラ・ファＢｂにヘッダ部ＨＤを形成
して、このバッファＢｂとバッファＢｃとにより１パケ
ツトを構成する。

このように受信１パケツトを送信２パケツトに分割し、
バッファＢａ、Ｂｂ”による１パケツトを、回線対応部
５２−！を介して回線制御プロセッサ５１−ｋに送信し
、バッファＢＡ、ＢＢに蓄積し、又管理プロセッサ５３
のバッファＢｂ、ＢＣによる１パケツトを、回線対応部
５２−１を介して回線制御プロセッサ５１−ｋに送信し
、ハ。

ファＢＣ，ＢＤに蓄積し、バッファＢＡ、ＢＢ。

ＢＣ，ＢＤから順次回線に送信する。

［発明が解決しようとする課題］ 前述の管理プロセッサ５３と回線制御プロセ・ンサ５１
との間のパケット送受信は、ＤＭＡ　（ダイレクト・メ
モリ・アクセス）転送により行われるものであるが、回
線制御プロセッサ５１に於けるバッファメモリの容量（
バッファＢＡ、ＢＢ、ＢＣ２・・の数）が比較的小さい
ものであるから、管理プロセッサ５３から回線制御プロ
セッサ５１に大量のパケットを送信すると、バッファの
使用率が輻較規制値を超えることになり、このような輻
較状態に於いては、回線制御プロセッサ５１は、一定時
間、回線５９からの受信も規制することになる。即ち、
回線５９には受信不可フレーム（ＲＮＲ）を送出して受
信規制を行うことになる。

このように、回線５９からのパケットの受信量に関係な
く、管理プロセッサ５１からのパケットのバッファメモ
リの受信蓄積量が増大するだけで、受信規制を行う欠点
があった。

本発明は、バッファメモリの残存データ容量値に対応し
て効率良くパケットの送受信を行わせることを目的とす
るものである。

〔課題を解決するための手段〕

本発明のパケット送受信制御方式は、回線制御プロセッ
サのバッファの残存データ蓄積容量値に従って管理プロ
セッサからパケットを送信するものであり、第１図を参
照して説明する。

回線制御プロセッサ１のバッファメモリ４の残存データ
蓄積容量値を、回線対応部２のメモリ５に書込み、管理
プロセッサ３は、このメモリ５に書込まれた残存データ
蓄積容量値を定期的に読込み、管理プロセッサ３から回
線制御プロセッサ１に回線対応部２を介してパケットを
送信する時に、残存データ蓄積容量値と送信すべきパケ
ットの大きさとを比較し、残存データ蓄積容量値が所定
値以上大きい場合に、そのパケットを送信するものであ
る。

〔作用〕

回線制御プロセッサｌのバッファメモリ４の残存データ
蓄積容量値を、例えば、変化した時に、回線対応部２０
メモリ５に書込み、管理プロセッサ３は、定期的にその
メモリ５の内容を読込み、送信すべきパケットの大きさ
と比較する。送信すべきパケットの大きさが大きい場合
は、バッファメモリ４が輻較規制値を超えることになる
がら、時間の経過に従って回線制御プロセッサ１から回
線にパケットを送信することにより、バッフ・ｒメモリ
４の残存データ蓄積容量値が増えるまで送信待ちとする
。又送信すべきパケットの方が小さく、バッファメモリ
４が輻稜規制値を超えるような状態とならない場合は、
そのパケットを回線制御プロセッサエに送信する。それ
によって、回線制御プロセンサＩに於ける輻較発注を未
然に防止することができる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のブロック図であり、１０は回
線制御プロセッサ（ＬＣ）、２０は回線対応部（ＬＰＲ
）、３０は管理プロセッサ（ＭＰＲ）、４０は回線、１
１，２１．３１は中央処理装置（ＣＰｔＪ）、１２は回
線制御部、１３．２２２３はインタフェース部（ＩＦ）
、１４，２４゜３４はメモリ　（ＭＥＭ）、１５．２５
．３３は内部バス、３２はチャネル制御部（ＣＨＣ）　
、４１は回線制御プロセッサ・バス、４２は共通バス、
１４ａはバッファ領域である。このバッファ領域は、単
位バッファが複数個形成され、残存データ蓄積容量値を
、残存バッファ数Ｎとした場合を示すものであり、この
残存バッファ数Ｎは、回線対応部２００メモリ２４に書
込まれる。

従来例と同様に、管理プロセッサ３吋こ共通ハス４２を
介して最大１２個の回線対応部２ｏが接続され、各回線
対応部２０に回線制御プロセッサ・バス４１を介して最
大８個の回線制御プロセッサ１０が接続され、各回線制
御プロセッサ１０に２回線４０が収容されて、パケット
交換機が構成されている。

回線制御プロセ・ンサ１０のメモリ１４の一部をバッフ
ァ領域１４ａとし、回線制御部１２を介して回線４０か
ら受信したパケ、７トを一時蓄積し、中央処理装置１１
の制御により、そのパケットを回線対応部２０を介して
管理プロセッサ３ｏに送信し、又管理プロセッサ３０が
ら回線対応部２゜を介して受信したパケットを一時蓄積
し、回線制御部１２から回線４０にそのパケットを送信
する。

このバッファ領域１４ａの残存データ蓄積容量値を示す
残存ハソファ数Ｎが、中央処理装置ＩＩの制御により回
線対応部２０に転送され、回線対応部２０のメモリ２４
に、回線制御プロセッサ１０対応に書込まれる。

回線対応部２０は、回線制御プロセッサ１０と管理プロ
セッサ３０との間のパケットを、インタフェース部２２
．２３を介して１パケツト毎に転送する制御を行うもの
である。

管理プロセッサ３０は、回線対応部２００メモリ２４に
書込まれた回線制御プロセッサ１０対応の残存バッファ
数Ｎを定期的に要求し、回線対応部２０はその要求に応
じて、メモリ２４から読出した残存バッファ数Ｎを管理
プロセッサ３０に転送する。管理プロセッサ３０は、パ
ケットを送信する回線制御プロセッサ１０を識別し、こ
の回線制御プロセッサ１０対応の残存バッファ数Ｎと、
送信すべきパケットの大きさとを比較して、パケットを
送信するか否か判定する。

第３図は本発明の実施例のフローチャートであり、前述
のように、管理プロセッサ３０は回線対応部２０に対し
て定期的に残存バッファ数Ｎを要求し■、それによって
、回線対応部２０では、中央処理装置２１の制御により
、メモリ２４から読出した残存バッファ数Ｎを送出する
から、管理プロセッサ３０は、その残存バッファ数Ｎを
受信し■、送信すべきパケットの大きさをバッファ数に
換算して、（残存バッファ数）−（送信パケット・バッ
ファ数）〉αか否か判定する■。このαは予め設定され
たバッファの余裕値である。この条件を満足した場合は
、残存バッファ数Ｎから送信パケット・バッファ数を減
算した値を、新たな残存バッファ数Ｎとし■、そのパケ
ットを回線制御プロセッサ１０へ送信する。

又ステップ■の条件を満足しない場合は、送信待ちキュ
ーに接続し、ステップ■に戻って、回線制御プロセッサ
ｌＯのバッファ領域１４ａの残存バッファ数Ｎが増加す
るまで待つことになる。

第４図は本発明の実施例のシーケンス説明図でアリ、回
線制御プロセッサＬＣから回線対応部ＬＰＨに、例えば
、残存バッファ数Ｎ＝１０が転送されて、回線対応部Ｌ
ＰＲのメモリ２４に書込まれ、管理プロセッサＭＰＲか
らの定期的な要求ＲＱにより、回線対応部ＬＰＲから管
理プロセッサＭＰＨに、メモリ２４に書込まれた残存バ
ッファ数Ｎ＝ｌＯが転送される。

管理プロセッサＭＰＲからバケツ）ＰＫＩ、ＰＫ２．Ｐ
Ｋ３を回線制御プロセッサＬＣへ送信する時に、パケッ
トＰＫＩのバッファ数ＢＦが２の場合は、（残存バッフ
ァ数Ｎ）−（送信パケット・バッファ数）＝１０−２＝
８となり、α＝４とすると、８〉４であるから送信条件
を満足することになり、このパケットＰＫＩは回線対応
部ＬＰＲを介して回線制御プロセッサＬＣに送信される
。

そして、新たな残存バッファ数Ｎは、１０−２＝８とな
る。

次のパケットＰＫ２のバッファ数ＢＦも２の場合、８−
２＝６＞αとなるから送信条件を満足し、このパケット
ＰＫ２も回線対応部ＬＰＲを介して回線制御プロセッサ
ＬＣに送信され、新たな残存バッファ数Ｎは６となる。

次のパケットＰＫ３のバッファ数ＢＦが３の場合、６−
３＝３＜αとなり、送信条件を満足しないので、このパ
ケットＰＫ３は送信待ちとなる。

そして、回線制御プロセッサＬＣから回線にパケットが
送信されて、残存バッファ数Ｎが８となった場合に、そ
の残存バッファ数Ｎが回線対応部ＬＰＲに転送されてメ
モリ２４に書込まれる。

管理プロセッサＭＰＲでは、定期的に回線対応部ＬＰＲ
のメモリ２４に書込まれた残存バッファ数Ｎを要求する
ので、その時の残存バッファ数Ｎ＝８が管理プロセッサ
ＭＰＲに転送される。

管理プロセッサＭＰＨに於いて送信待ちとなっているパ
ケソ）ＰＫ３のバッファ数ＢＦが３であるから、８−３
＝５＞αとなり、送信条件を満足することになるから、
このパケットＰＫ３が回線対応部ＬＰＲを介して回線制
御プロセッサＬＣＡこ送信される。

回線制御プロセッサＬＣでは、残存バッファ数Ｎが変化
する毎に、或いは管理プロセッサＭＰＲが要求ＲＱを送
出する前に、残存バッファ数Ｎを回線対応部ＬＰＲに転
送して、メモリ２４に書込むものであり、その残存バッ
ファ数Ｎを管理プロセッサＭＰＲが定期的に読込んで、
回線制御プロセッサＬＣのバッファメモリが輻較規制値
を超えることがないように、パケットを送信するもので
ある。従って、回線制御プロセッサＬＣに於けるバッフ
ァメモリによる輻較発生を回避することができる。

本発明は、前述の実施例にのみ限定されるものではなく
、例えば、αは、回線制御プロセッサのバッファメモリ
の容量に従って他の任意の値に設定することができるも
のである。又残存バッファ数Ｎの転送制御は、既に知ら
れている各種の制御手段により行うことができるもので
ある。

〔発明の効果〕

以上説明したように、本発明は、回線制御プロセッサ１
のバッファメモリ４の残存バッファ数Ｎ等による残存デ
ータ蓄積容量値を、回線対応部２のメモリ５に書込、こ
の残存データ蓄積容量値を定期的に管理プロセッサ３で
読込み、管理プロセッサ３から回線制御プロセッサ１ヘ
パケツトを送信する時に、パケットの大きさと残存デー
タ蓄積容量値を比較して、回線制御プロセッサ１のバッ
ファメモリ４に於いて輻較規制値を超えることがないよ
うに、パケットを送信するか否か判定するものであり、
回線制御プロセッサ１のバッファメモリ４による輻較規
制を回避することができる。

特に、大容量のパケット交換機を構成する場合は、回線
制御プロセッサ１の数によりパケット交換機の容量が決
定され、その回線制御プロセッサ１の価格がパケット交
換機の価格を決定することになる。従って、メモリ容量
の少ない安価な回線制御プロセッサ１を用いることによ
り、コストダウンを図ることができると共に、バッファ
メモリ４の容量が少なくても、回線に対する規制を回避
することができる利点がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
のブロック図、第３図は本発明の実施例のフローチャー
ト、第４図は本発明の実施例のシーケンス説明図、第５
図はパケット交換機の要部ブロック図、第６図はパケッ
トの分解９組立説明図である。 １は回線制御プロセッサ、２は回線対応部、３は管理プ
ロセッサ、４はバッファメモリ、５はメモリである。 烈存データ蓄積書重信

Claims (1)

1. 【特許請求の範囲】 回線制御プロセッサ（１）と回線対応部（２）を介して
   管理プロセッサ（３）との間でパケットの送受信を行う
   パケット送受信制御方式に於いて、前記回線制御プロセ
   ッサ（１）のバッファメモリ（４）の残存データ蓄積容
   量値を、前記回線対応部（２）のメモリ（５）に書込み
   、前記管理プロセッサ（３）は、前記メモリ（５）に書
   込まれた前記残存データ蓄積容量値を定期的に読込み、
   該管理プロセッサ（３）から前記回線制御プロセッサ（
   １）に、前記回線対応部（２）を介してパケットを送信
   する時に、前記残存データ蓄積容量値が送信すべきパケ
   ットの大きさ以上の場合のみ、該パケットを送信する ことを特徴とするパケット送受信制御方式。