JPH0447868A - フェード処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明はビデオ編集機等に用いられ、映像信号等のレ
ベルをそれぞれ徐々に増加し、あるいは減少し、映像や
音量をフェードイン／フェードアウト（ｆａｄｅ　ｉｎ
／ｆａｄｅ　ｏｕｔ）するフェード処理装置に係り、更
に詳しくはその増加あるいは減少をディジタル処理で行
なうようにしたフェード処理装置に関するものである。

［従来の技術］ 従来、この種のフェード（Ｆａｄｅ）処理装置は、例え
ばアナログ式である場合、スライド式の可変抵抗（アッ
テネータ）に映像信号等を入力し、その可変抵抗値を変
えることにより、つまり０％から１００％までの利得を
制御することにより、それら信号のレベルを変え、この
信号を混合するようになっている。

［発明が解決しようとする課題］ 上記フェード処理装置によるフェードイン、フェードア
ウトには、スライド式の可変抵抗を用いているため、安
価であるが、可変抵抗値をスライド操作で変える、つま
り手動に頼らざるを得なかった。

ところで、ビデオ編集機等はディジタル化が盛んに行わ
れるようになり、上記フェード処理装置もディジタル演
算処理にて可能になっている。

しかしながら、上記ディジタル演算によるフェード処理
装置はアナログと比較して複雑な回路構成、高コストに
なるという問題点があった。

この発明は上記問題点に鑑みなされたものであり、その
目的はディジタル処理によりフェードイン／アウトを行
なうことができ、回路の部品点数が少なく、安価にでき
るようにしたフェード処理装置を提供することにある。

［問題点を解決するための手段］ 上記目的を達成するために、この発明は、映像信号のレ
ベルを漸次増加あるいは漸次減少し、その映像のフェー
ドイン、フェードアウトを可能とするフェード処理装置
において、上記映像信号のディジタル映像データのビッ
ト数に対応して、漸次増加し、あるいは漸次減少してい
るデータを交互に異なる領域に書き込み可能なメモリと
、上記漸次増加したデータあるいは漸次減少したデータ
を上記メモリに書き込むためのバッファと、該バッファ
を介して漸次増減あるいは漸次減少しているデータを出
力し、かつ、このデータを上記メモリの異なる領域に交
互に書き込むマイクロコンピュータと、このマイクロコ
ンピュータからのアドレスと入力映像データとを切り替
えるセレクタとを備え、上記映像データを漸次増加ある
いは漸次減少するデータを上記映像信号のり同期期間の
度に上記マイクロコンピュータからのアドレスで上記メ
モリの異なる領域に交互に書き込み、上記映像データを
アドレスとして上記メモリの異なる領域のデータを上記
Ｖ同期経過毎に交互に読み出し、この読み出したデータ
を漸次増加あるいは漸次減少した映像データとして出力
するようにしたことを要旨とする。

［作　　用］ 上記構成としたので、上記メモリの異なる領域（Ａデー
タ部およびＢデータ部）には、映像信号のＶ同期期間の
度に、その映像信号のディジタル映像データに対応して
、漸次増加、あるいは漸次減少しているデータが交互に
書き込まれる。すなわち、フェードイン動作の場合、前
回のデータがＡデータ部に書き込まれているときには、
今回のデータはその前回のデータを漸次増加したもので
あり、かつ、Ｂデータ部に書き込まれることになる。

上記ディジタル映像データが８ビツトである場合、■同
期期間の度に、セレクタ部がマイクロコンピュータのア
ドレス側に切り替えられるため。

そのマイクロコンピュータからのデータがバッファを介
してメモリに書き込まれるが、そのデータは（ｏｏ、ｏ
ｏ、ｏｏ、・・・、ｏｏ、ｏｏ）から漸次増加し、最後
に（００，Ｏｆ、０２．・・・、ＦＥ、ＦＦ）のデータ
であり、上位ビットのアドレス“Ｏ″１”によって上記
Ａデータ部とＢデータ部の領域を指定するアドレス（０
００，００１゜００２、・・・、ＯＦＥ、０ＦＦ）ある
いは（１００，１０１，１０２，・・・、ＯＦＥ。

０ＦＦ）が得られるため、その漸次増加しているデータ
（８ビツトデータ）が交互にＡデータ部およびＢデータ
部に書き込まれる。

一方、上記Ｖ同期期間以外にあっては、セレクタがＢ側
に切り替えられ、ディジタル映像データがメモリの読み
出しアドレスにされるため、そのり同期期間経過毎に、
漸次増加したデータがメモリから読み出されて、映像デ
ータとして８力される。

また、フェードアウト動作の場合には、上記フェードイ
ン動作と逆に、メモリのＡデータ部およびＢデータ部に
は漸次減少しているデータが記憶され、これらデータが
ディジタル映像データにより読み出されて、映像データ
として出力される。

［実　施　例］ 以下、この発明の実施例を第１図乃至第３図に基づいて
説明する。

第１図において、フェード処理装置には、映像信号等の
ディジタル映像データのビット数（例えば８ビツト）に
対応して、漸次増加あるいは漸次減少しているデータを
異なる領域（データエリア）に映像信号のＶ同期期間（
約１ｍ）の度に交互に書き込み、そのディジタル映像デ
ータをアドレスとして異なる領域のデータをそのＶ同期
経過毎に交互に読み出し可能なメモリ（ＲＡＭ；ルック
アップテーブル）１と、上記漸次増加あるいは漸次減少
しているデータを交互にメモリ１に書き込むためのバッ
ファ部２と、その漸次増加あるいは漸次減少しているデ
ータをバッファ部２を介してメモリ１の異なる領域に交
互に書き込み制御を行なうマイクロコンピュータ３と、
このマイクロコンピュータ３からのアドレスと上記ディ
ジタル映像データとを切り替えてメモリ１に出力するセ
レクタ部４とが備えられている。また、マイクロコンピ
ュータ３のアドレスの上位ビットライン５はセＬ／クタ
部５を介さずにメモリ１のアドレス指定になっている。

したがって、その上位ビットの“０”、“１”により、
セレクタ部４を介したアドレスあるいは映像データがメ
モリ１の異なる領域（Ａデータ部およびＢデータ部）の
何れかのアドレスとなる。

次に、上記構成のフェード処理装置の動作を第２のタイ
ムチャートおよび第３図のメモリの模式図を参照して説
明する。

まず、映像信号等がディジタルに変換され、ディジタル
映像データが得られており、マイクロコンピュータ５に
はその映像信号等の映像をフェードイン（ｆａｄｅ　ｉ
ｎ）する指示が入力されているものとする。

すると、マイクロコンピュータ５においては、そのフェ
ードインのために漸次増減しているデータをメモリ１の
異なる領域に交互に書き込む制御が行われる。このとき
、上記映像信号等のＶ同期期間の度に（第２図（ａ）に
示す）、セレクタ部４がＡ側に切り替えられ（第２図（
ｂ）に示す）、マイクロコンピュータ５からのアドレス
がメモリ１の指定とされ、かつ、そのアドレスの上位ビ
ット５が“０”にされ（第２図（ｄ）に示す）、バッフ
ァ部２がＯＮにされる。したがって、マイクロコンピュ
ータ５によるアドレス（００，０１，０２，・・・、　
ＦＥ、ＦＦ）で最初のデータ（ｏｏ、ｏｏ、ｏｏ、・・
・、００，００）がバッファ部３を介してメモリ１の異
なる領域（第３因に示すＡデータ部）に書き込まれる。

そして、次のＶ同期期間で再びセレクタ部６がＡ側に切
り替えられ、マイクロコンピュータからのアドレスがメ
モリ１の指定とされ、かつ、そのアドレスの上位ビット
５が“１”にされ、バッファ部２がＯＮにされる。した
がって、マイクロコンピュータによるアドレス（１００
，１０１，１０２，・・・、ＩＦＥ、ＩＦＦ）で前回の
データより増加したデータ（例えばｏｏ　、　ｏｏ　、
　ｏｏ　、・・・、０１，０１，０２）がバッファ部２
を介してメモリ１の具なる領域（第３図に示すＢデータ
部）に書き込まれる。以下同様にして映像信号等のＶ同
期期間の度に、セレクタ部４がＡ側に切り替えられ、メ
モリ１の異なる領域、つまりＡデータ部およびＢデータ
部には漸次増加しているデータが交互に書き込まれ、最
後に（００，０１，０２，・・・、ＦＥ、ＦＦ）のデー
タが書き込まれることになる。すなわち、前回書き込ま
れた領域がＡデータ部である場合には今回の書き込みは
Ｂデータ部となり、漸次増加しているデータにより、そ
の異なる領域のＡデータ部およびＢデータ部の内容が交
互に更新される。

一方、上記映像信号のＶ同期期間以外は、セレクタ部６
がＢ側に切り替えられるため、入力ディジタル映像デー
タがセレクタ部４を介してメモリ１のアドレス指定とな
る。このとき、マイクロコンピュータ３からのアドレス
の上位ビット５により、その映像データはメモリ１の異
なる領域、Ａデータ部あるいはＢデータ部の何れかを指
定するアドレスとなる。そして、上記Ｖ同期期間が経過
する毎に、入力ディジタル映像データをアドレスとし、
メモリ１の異なる領域であるＡデータ部およびＢデータ
部に書き込まれているデータが交互に読み出される。

このように、フェードイン動作の場合、メモリ１の異な
る領域（Ａデータ部およびＢデータ部）に漸次増加して
いるデータを交互に書き込み、つまりＡデータ部および
Ｂデータ部のデータを漸次増加したデータで更新し、入
力ディジタル映像データに近づけるようにしたので、そ
のメモリ１をルックアップテーブルとし、このテーブル
のデータを読み出すアドレスを入力ディジタル映像デー
タとすることにより、フェードインが可能になり。

しかも簡単な回路構成で済ませられ、かつ、低コストで
できる。

なお、上記実施例ではフェードイン動作について説明し
たが、フェードアウト動作の場合であっても同じである
。この場合、上記映像信号のＶ同期期間の度にメモリｌ
の異なる領域（Ａデータ部およびＢデータ部）に交互に
書き込むデータは漸次減少しているものとなる。

［発明の効果］ 以上説明したように、この発明のフェード処理装置によ
れば、ディジタル映像データのビット数に対応して、漸
次増加あるいは漸次減少しているデータを映像信号のＶ
同期期間の度にメモリの異なる領域に交互に書き込み、
このメモリの異なる領域をルックアップテーブルとし、
ディジタル映像データをそのテーブルのアドレスとし、
上記Ｖ同期経過毎にメモリの漸次増加しているデータを
交互に読み出すことにより、フェードイン動作が可能と
なり、逆にＶ同期期間毎に漸次減少しているデータをメ
モリの異なる領域に交互に書き込み、上記ディジタル映
像データをその異なる領域のアドレスとし、上記Ｖ同期
経過毎にメモリの漸次減少しているデータを交互に読み
出すことにより、フェードアウト動作が可能となり、フ
ェードイン／アウトをディジタル処理で行なうことがで
き、簡単な回路構成で済ませられ、低コスト化を図るこ
とができるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すフェード処理装置の
概略的ブロック図、第２図は上記フェード処理装置の動
作を説明するためのタイムチャート図、第３図は上記フ
ェード処理装置に用いられるメモリの模式図である。 図中、１はメモリ部（ＲＡＭ）、２はバッファ部、３は
マイクロコンピュータ、４はセレクタ部、５は上位ビッ
トライン（アドレス）である。 特許呂願人　　株式会社　富士通ゼネラル代理人　弁理
士　　大　原　拓　也 手 続 補 正 書（自発） 平成３年３月１５日

Claims (1)

【特許請求の範囲】
1. （１）映像信号のレベルを漸次増加あるいは漸次減少し
   、その映像のフェードイン、フェードアウトを可能とす
   るフェード処理装置において、前記映像信号のディジタ
   ル映像データのビット数に対応して、漸次増加し、ある
   いは漸次減少しているデータを交互に異なる領域に書き
   込み可能なメモリと、 前記漸次増加したデータあるいは漸次減少したデータを
   前記メモリに書き込むためのバッファと、該バッファを
   介して漸次増減あるいは漸次減少しているデータを出力
   し、かつ、該データを前記メモリの異なる領域に交互に
   書き込むマイクロコンピュータと、 該マイクロコンピュータからのアドレスと入力映像デー
   タとを切り替えるセレクタとを備え、前記映像データを
   漸次増加あるいは漸次減少するデータを前記映像信号の
   り同期期間の度に前記マイクロコンピュータからのアド
   レスで前記メモリの異なる領域に交互に書き込み、前記
   映像データをアドレスとして前記メモリの異なる領域の
   データを前記Ｖ同期経過毎に交互に読み出し、該読み出
   したデータを漸次増加あるいは漸次減少した映像データ
   として出力するようにしたことを特徴とするフェード処
   理装置。